CN116097274A - 半导体装置 - Google Patents

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上妻宗广
青木健
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Abstract

提供一种新颖的结构的半导体装置。该半导体装置包括数字运算器、模拟运算器、第一存储电路、第二存储电路，其中，模拟运算器、第一存储电路及第二存储电路分别包括在沟道形成区域中包含氧化物半导体的晶体管，第一存储电路具有将第一权重数据作为数字数据供应到数字运算器的功能，数字运算器具有使用第一权重数据进行积和运算的功能，第二存储电路具有将第二权重数据作为模拟数据供应到模拟运算器的功能，模拟运算器具有使用第二权重数据进行积和运算的功能，在模拟运算器及第二存储电路所包括的在沟道形成区域中包含氧化物半导体的晶体管中的至少一个中，源极‑漏极间流过的电流量为在该晶体管在亚阈值区域工作时流过的电流量。

Description

半导体装置
技术领域
本说明书说明半导体装置等。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示系统、电子设备、照明装置、输入装置、输入/输出装置、其驱动方法或者其制造方法。
背景技术
具有包括CPU(Central Processing Unit：中央处理器)等的半导体装置的电子设备已经普及。为了使上述电子设备快速处理大量数据，有关提升半导体装置性能的技术开发日益火热。作为实现高性能化的技术，可以举出使GPU(Graphics Processing Unit：图形处理器)等加速器与CPU紧密结合的所谓的SoC(System on Chip：系统芯片)化技术。在通过SoC化实现了高性能化的半导体装置中，有发热及功耗增大的问题。
在AI(Artificial Intelligence)技术中，计算量及参数量庞大，所以运算量增大。运算量增大为发热及功耗增大的主要原因，因此人们已在积极提出用来降低运算量的体系结构。作为典型体系结构，可以举出Binary Neural Network(BNN)及Ternary NeuralNetwork(TNN)，它们对缩小电路规模和实现低功耗特别有效(例如参照专利文献1)。
[先行技术文献]
[专利文献]
[专利文献1]国际专利申请公开第2019/078924号
发明内容
发明所要解决的技术问题
在AI技术运算中，由于以庞大的次数反复进行利用权重数据和输入数据的积和运算，所以要求运算处理的高速化。存储单元阵列需要保持大量的权重数据及中间数据。在保持大量的权重数据及中间数据的存储单元阵列中，通过位线向运算电路读出权重数据及中间数据。由于读出权重数据及中间数据的频率较高，存储单元阵列与运算电路间的带宽可能会限制工作速度。
通过提高存储单元阵列与运算电路间的布线的并行数，可以以高带宽进行存储单元阵列与运算电路的连接，因此有利于运算处理的高速化。但是，由于运算电路与存储单元阵列间的布线数量增加，有可能会导致外围电路的面积大幅增加。
另外，在AI技术的运算中，如何尽量减少位线的充放电能量在实现低功耗化上十分重要。
缩短位线能够有效地减少位线的充放电能量。但是，由于交替地配置运算电路和存储单元阵列，所以有可能导致外围电路的面积大幅增大。以缩短位线为目的，有利用贴合技术等在垂直方向上集成晶体管的技术。但是，贴合技术有如下风险，用于进行电连接的连接部的间隔较大反而使寄生电容等增加而无法减少充放电能量。
本发明的一个方式的目的之一是提供一种实现低功耗化的半导体装置。另外，本发明的一个方式的目的之一是提供一种运算处理速度得到提高的半导体装置。此外，本发明的一个方式的目的之一是提供一种运算精度得到提高的半导体装置。此外，本发明的一个方式的目的之一是提供一种实现小型化的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。此外，上述目的的记载不妨碍其他目的的存在。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括数字运算器、模拟运算器、第一存储电路及第二存储电路，模拟运算器、第一存储电路及第二存储电路分别包括在沟道形成区域中包含氧化物半导体的晶体管，第一存储电路具有将第一权重数据作为数字数据供应到数字运算器的功能，数字运算器具有使用第一权重数据进行积和运算的功能，第二存储电路具有将第二权重数据作为模拟数据供应到模拟运算器的功能，模拟运算器具有使用第二权重数据进行积和运算的功能，在模拟运算器及第二存储电路所包括的在沟道形成区域中包含氧化物半导体的晶体管中的至少一个中，源极-漏极间流过的电流量为该晶体管在亚阈值区域工作时流过的电流量。
在上述中，也可以采用如下结构：数字运算器在模拟运算器的工作时为非工作状态；模拟运算器在数字运算器工作时为非工作状态。
在上述中，数字运算器优选进行卷积运算。此外，在上述中，模拟运算器优选进行全连接运算。
在上述中，数字运算器优选包括在沟道形成区域中包含硅的晶体管。此外，在上述中，优选的是，数字运算器设置在第一层，模拟运算器、第一存储电路及第二存储电路设置在第二层，第二层设置在第一层上。此外，在上述中，第一存储电路优选重叠地设置在数字运算器上。
注意，本发明的其他方式被记载于以下说明的实施方式及附图中。
发明效果
本发明的一个方式可以提供一种实现低功耗化的半导体装置。另外，本发明的一个方式可以提供一种运算处理速度得到提高的半导体装置。此外，本发明的一个方式可以提供一种运算精度得到提高的半导体装置。此外，本发明的一个方式可以提供一种实现小型化的半导体装置。此外，本发明的一个方式可以提供一种具有新颖结构的半导体装置。
多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图简要说明
图1A及图1B是说明半导体装置的结构例子的图。
图2A及图2B是说明半导体装置的结构例子的图。
图3A及图3B是说明半导体装置的结构例子的图。
图4是说明半导体装置的结构例子的图。
图5A及图5B是说明半导体装置的结构例子的图。
图6A及图6B是说明半导体装置的结构例子的图。
图7A及图7B是说明半导体装置的结构例子的图。
图8是说明半导体装置的结构例子的图。
图9A及图9B是说明半导体装置的结构例子的图。
图10A及图10B是说明半导体装置的结构例子的图。
图11A、图11B及图11C是说明半导体装置的结构例子的图。
图12是说明半导体装置的结构例子的图。
图13是说明半导体装置的结构例子的图。
图14A及图14B是说明半导体装置的结构例子的图。
图15A及图15B是说明半导体装置的结构例子的图。
图16A及图16B是说明半导体装置的结构例子的图。
图17A及图17B是说明半导体装置的结构例子的图。
图18是说明运算处理系统的结构例子的图。
图19是说明CPU的结构例子的图。
图20A及20B是说明CPU的结构例子的图。
图21是示出半导体装置的结构例子的截面示意图。
图22A至图22C是示出晶体管的结构例子的截面示意图。
图23是示出半导体装置的结构例子的截面示意图。
图24A及图24B是示出晶体管的结构例子的截面示意图。
图25是示出晶体管的结构例子的截面示意图。
图26A是说明IGZO的结晶结构的分类的图，图26B是说明结晶性IGZO的XRD谱的图，图26C是说明结晶性IGZO的纳米束电子衍射图案的图。
图27A是示出半导体晶片的一个例子的立体图，图27B是示出芯片的一个例子的立体图，图27C及图27D是示出电子构件的一个例子的立体图。
图28是示出电子设备的一个例子的立体图。
图29A至图29C是示出电子设备的一个例子的立体图。
实施发明的方式
下面，对实施方式进行说明。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
注意，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被设定为“第二”所指的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被省略。
在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素等，并有时省略重复说明。
在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。
此外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“[n]”，“[m，n]”等用于识别的符号。例如，将第二布线GL表示为布线GL[2]。
(实施方式1)
将说明本发明的一个方式的半导体装置的结构及工作等。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置以及电子设备等有时可以说是包括半导体装置。
图1A及图1B是说明本发明的一个方式的半导体装置100的图。
半导体装置100包括数字运算器(Digital Calculator)101、模拟运算器(AnalogCalculator)102、氧化物半导体存储器(OS Memory：Oxide Semiconductor Memory)103及氧化物半导体存储器(OS Memory)104。数字运算器101优选包括在沟道形成区域中包含硅的晶体管(Si晶体管)。此外，模拟运算器102优选包括在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)。此外，氧化物半导体存储器103及氧化物半导体存储器104包括OS晶体管。
半导体装置100被用作能够进行积和运算的处理的加速器，并可以根据运算的种类来选择数字运算器101和模拟运算器102。图1A示出使数字运算器101工作的状态，图1B示出使模拟运算器102工作的状态。此外，如图1A所示，在数字运算器101的工作时模拟运算器102为非工作状态。此外，如图1B所示，在模拟运算器102的工作时数字运算器101为非工作状态。
如图1A所示，数字运算器101使用从氧化物半导体存储器103输入的权重数据W1及输入数据A1进行积和运算，并将其结果作为输出数据MAC1输出。氧化物半导体存储器103所输出的权重数据W1作为数字数据被输出。
在此，氧化物半导体存储器103中的OS晶体管在关闭状态下流过源极和漏极间的电流，即，泄漏电流极小。氧化物半导体存储器103可以通过利用泄漏电流极小这一特性将对应于数据的电荷保持在存储电路内而被用作非易失性存储器。
并且，优选在氧化物半导体存储器103中设置能够以不破坏所保持的数据的方式进行读出(非破坏读出)的存储电路。由此，可以以高速运算处理速度反复进行使用同一权重数据的处理。因此，可以实现反复进行多次数据读出工作的神经网络的积和运算的并行处理的高速化。
此外，在数字运算器101中优选使输入数据A1及权重数据W1为抗噪声性能强的数字数据。由此，可以利用数字运算器101进行高精度的运算处理。
通过使用如上所述的氧化物半导体存储器103及数字运算器101，可以利用半导体装置100进行高精度且高性能的运算处理。由此，如卷积神经网络那样，半导体装置100可以有效地进行使用同一权重数据的处理。此外，关于氧化物半导体存储器103及数字运算器101的详细结构及具体例子，在后述实施方式进行说明。
如图1B所示，模拟数字运算器102使用从氧化物半导体存储器104输入的权重数据W2及输入数据A2进行积和运算，并将其结果作为输出数据MAC2输出。在此，氧化物半导体存储器104所输出的权重数据W2作为模拟数据被输出。
模拟运算器102可以使用利用亚阈值区域的跨导线性原理进行乘法。在此，用于模拟运算器102及氧化物半导体存储器104的OS晶体管的关态电流比Si晶体管小且可以扩大在亚阈值区域工作的栅极电压的范围。因此，模拟运算器102及氧化物半导体存储器104中，可以在电流值小的亚阈值区域中相对容易地驱动OS晶体管。
通过使OS晶体管在电流值小的亚阈值区域驱动，可以降低模拟运算器102及氧化物半导体存储器104的功耗。在AI技术运算中，由于以庞大的次数反复进行利用权重数据和输入数据的积和运算，所以其功耗也增大。尤其是在频繁地改写权重数据的全连接运算中，功耗显著增加。鉴于上述情况，通过使模拟运算器102及氧化物半导体存储器104在亚阈值区域驱动，可以有效地降低功耗。
通过使用如上所述的氧化物半导体存储器104及模拟运算器102，半导体装置100可以以低功耗进行运算处理。因此，半导体装置100能够高功率效率地进行如全连接运算等频繁地改写权重数据的运算处理。注意，在后述实施方式中说明氧化物半导体存储器104及模拟运算器102的详细结构及具体例子。
如上所述，本实施方式所示的半导体装置100可以在使用同一权重数据反复进行运算处理的情况下使数字运算器101工作而在频繁地改写权重数据的情况下使模拟运算器102工作。如此，通过分开使用数字运算器101与模拟运算器102，可以进行整体上高精度、高性能且低功耗的运算处理。
此外，本实施方式所示的半导体装置100也可以同时进行多个运算处理。在该多个运算包括使用同一权重数据的反复运算及频繁地改写权重数据的运算的情况下，数字运算器101及模拟运算器102可以同时进行工作。也就是说，可以在数字运算器101进行使用同一权重数据的反复运算处理的同时，在模拟运算器102进行频繁地改写权重数据的运算处理。例如，当利用CNN(Convolutional Neural Network)模型进行运算时，可以在模拟运算器102进行全连接运算的同时在数字运算器101进行下个卷积运算。
接着，参照图2A及图2B，说明半导体装置100中的数字运算器101、模拟运算器102、氧化物半导体存储器103及氧化物半导体存储器104的配置。
图2A示出在硅衬底上形成数字运算器101，在数字运算器101上配置模拟运算器102、氧化物半导体存储器103及氧化物半导体存储器104的例子。在图2A中，与硅衬底的顶面大致平行地设置有xy平面，在z轴方向上方设置有形成模拟运算器102、氧化物半导体存储器103及氧化物半导体存储器104的元件层。通过采用这种结构，可以实现用作加速器的半导体装置100的高集成化，从而可以提高单位面积的运算处理速度。由此，还可以实现半导体装置100的小型化。
此外，如图2A所示，优选在数字运算器101上重叠地设置氧化物半导体存储器103。通过采用这种结构，可以缩短电连接氧化物半导体存储器103与数字运算器101的布线的距离。由此，可以提高改写数字运算器101的权重数据时的处理速度，从而可以降低该处理的功耗。
本实施方式所示的半导体装置100的各部分的配置不局限于图2A所示的配置。例如，如图2B所示，也可以在形成氧化物半导体存储器103的元件层上层叠地设置形成模拟运算器102及氧化物半导体存储器104的元件层。通过采用这种结构，可以实现半导体装置100的进一步小型化。
此外，在上述中示出将Si晶体管用于数字运算器101的结构，但是本实施方式不局限于此，也可以具有将Si晶体管用于模拟运算器102的结构。
此外，在上述中示出将Si晶体管用于数字运算器101且将OS晶体管用于模拟运算器102的结构，但是本实施方式不局限于此。例如，也可以具有将OS晶体管用于数字运算器101及模拟运算器102的双方的结构。
在此情况下，如图3A所示，可以在硅电路(Si Circuit)107上配置氧化物半导体运算器(OS Calculator)105及氧化物半导体存储器(OS Memory)106。在此，氧化物半导体运算器105为由OS晶体管形成的运算器，而混合安装数字运算器及模拟运算器。此外，氧化物半导体存储器106具有对氧化物半导体运算器105供应权重数据的功能。此外，硅电路107也可以具有任何功能，例如，也可以被用作驱动电路、读出电路、存储电路、运算电路等。
图3A示出硅衬底上设置有形成氧化物半导体运算器105及氧化物半导体存储器106的元件层的结构。
此外，本实施方式所示的半导体装置100的各部分的配置不局限于图3A所示的配置。例如，如图3B所示，也可以具有在形成氧化物半导体运算器105的元件层上层叠地设置形成氧化物半导体存储器106的元件层的结构。通过采用这种结构，可以实现用作加速器的半导体装置100的高集成化，从而可以提高单位面积的运算处理速度。由此，还可以实现半导体装置100的小型化。
此外，如图4所示，上述半导体装置100可以为包括CPU110及总线120的半导体装置。通过采用这种结构，用作加速器的半导体装置100可以执行由CPU110执行的程序的部分运算。
CPU110具有进行操作系统的执行、数据的控制、各种运算及程序的执行中的至少一个的通用处理的功能。在此，CPU110包括CPU核心200及备份电路222。CPU核心200相当于一个或多个CPU核心。
CPU110中的备份电路222即使电源电压停止供应也能够保持CPU核心200内的数据。通过使用电源开关等电离开电源域(电源定域)，可以控制电源电压的供应。例如，备份电路222优选为包括OS晶体管的OS存储器。
此外，总线120电连接CPU110和用作加速器的半导体装置100。也就是说，CPU110与用作加速器的半导体装置100能够通过总线120进行数据传送。
此外，在后述实施方式说明CPU110、CPU核心200、备份电路222及总线120的详细结构。
如上所述，本发明的一个方式可以提供实现低功耗化的半导体装置。另外，本发明的一个方式可以提供运算处理速度得到提高的半导体装置。此外，本发明的一个方式可以提供运算精度得到提高的半导体装置。此外，本发明的一个方式可以提供实现小型化的半导体装置。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，说明上述实施方式所示的半导体装置100的一部分的结构及工作等。
图5A是说明本发明的一个方式的半导体装置10的图。在此，半导体装置10为半导体装置100的一部分且包括上述实施方式所示的数字运算器101及氧化物半导体存储器103。
半导体装置10具有执行从主程序中调用出来的程序(也称为内核或内核程序)的作为加速器的功能。半导体装置10可以进行图像处理中的行列运算的并行处理、神经网络的积和运算的并行处理、科学计算中的浮点运算的并行处理等。
半导体装置10包括存储电路部20(也称为存储单元阵列)、运算电路30及切换电路40。在此，运算电路30对应于上述实施方式所示的数字运算器101，存储电路部20对应于上述实施方式所示的氧化物半导体存储器103。运算电路30及切换电路40设置在图中的xy平面上的包括晶体管的层11中。存储电路部20设置在图中的xy平面上的包括晶体管的层12中。
层11包括在沟道形成区域中包含硅的晶体管(Si晶体管)。层12包括在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)。层11及层12在大致垂直于xy平面的方向(图5A中z方向)上设置在不同的层中。因此，图5B所示的半导体装置10具有与图2A或图2B所示的数字运算器101及氧化物半导体存储器103相同的叠层结构。
由OS晶体管构成的存储电路部20可以层叠可由Si晶体管构成的运算电路30及切换电路40来设置。也就是说，存储电路部20设置在设置有运算电路30及切换电路40的衬底上。由此，可以在不增加电路面积的情况下设置存储电路部20。与存储电路部20、运算电路30及切换电路40配置在同一层上的情况相比，通过将存储电路部20设置在设置有运算电路30及切换电路40的衬底上，可以增大用作加速器的半导体装置10进行运算处理时所需的存储容量。通过增大存储容量，可以减少外部存储装置向半导体装置传送运算处理所需的数据的次数，由此可以实现低功耗化。
以多个存储电路部20_1至20_4为例示出存储电路部20。各存储电路部包括多个存储电路21。如图5A所示，多个存储电路21在各存储电路部20_1至20_4中通过布线LBL_1至LBL_4(也称为局部位线、读出位线)与切换电路40连接。
存储电路21也可以采用NOSRAM的电路结构。“NOSRAM(注册商标)”是“NonvolatileOxide Semiconductor RAM”的简称。NOSRAM是指存储单元为两个晶体管型(2T)或三个晶体管型(3T)增益单元且存取晶体管为OS晶体管的存储器。存储电路21是由OS晶体管构成的存储器。包括存储电路21的层12可以层叠地设置在包括运算电路30及切换电路40的层11上。由于包括存储电路21的存储电路部20设置在包括运算电路30及切换电路40的层11上，通过包括存储电路部20能够减少面积开销。
另外，OS晶体管在关闭状态下流过源极与漏极间的电流，即，泄漏电流极小。NOSRAM可以通过利用泄漏电流极小这一特性将对应于数据的电荷保持在存储电路内而被用作非易失性存储器。尤其是，NOSRAM能够以不破坏所保持的数据的方式进行读出(非破坏读出)，因此适用于只反复进行多次数据读出工作的神经网络的积和运算的并行处理。
存储电路21优选使用NOSRAM或DOSRAM这样的包括OS晶体管的存储器(以下也称为OS存储器)。用作氧化物半导体的金属氧化物带隙为2.5eV以上，所以OS晶体管具有极小的关态电流(off-state current)。作为一个例子，可以将源极与漏极间的电压为3.5V且室温(25℃)下的每沟道宽度1μm的关态电流设定为低于1×10-20A，优选低于1×10-22A，更优选低于1×10-24A。因此，在OS存储器中，通过OS晶体管从保持节点泄漏的电荷量极少。由此，OS存储器可以被用作非易失性存储电路，所以可以进行半导体装置10的电源门控。
以高密度集成的晶体管有时因驱动电路而发热。由于该发热而晶体管的温度增高，因此该晶体管的特性发生变化，这有可能导致场效应迁移率的变化或工作频率的下降等。OS晶体管的耐热性比Si晶体管高，因此不易发生温度变化所导致的场效应迁移率的变化，并且不易发生工作频率的下降。再者，在OS晶体管中，即使温度增高，也容易维持漏极电流相对于栅极-源极间电压呈指数式增长的特性。因此，通过使用OS晶体管，可以在高温环境下稳定工作。
作为应用于OS晶体管的金属氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。尤其是在将使用Ga作为M的金属氧化物用于OS晶体管的情况下，优选调整元素比例，由此可以形成场效应迁移率等电特性优良的晶体管。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
为了提高OS晶体管的可靠性、电特性，用于半导体层的金属氧化物优选为CAAC-OS、CAC-OS、nc-OS等的具有结晶部的金属氧化物。CAAC-OS是c-axis-aligned crystallineoxide semiconductor的简称。CAC-OS是Cloud-Aligned Composite oxide semiconductor的简称。nc-OS是nanocrystalline oxide semiconductor的简称。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
CAC-OS具有使成为载流子的电子(或空穴)流过的功能以及不使成为载流子的电子流过的功能。通过分离使电子流过的功能和不使电子流过的功能，可以最大限度地提高双方的功能。换言之，通过将CAC-OS用于OS晶体管的沟道形成区域，可以实现高通态电流及极低关态电流的双方。
因为金属氧化物的带隙大，电子不容易被激发，空穴的有效质量大，所以OS晶体管与一般的Si晶体管相比有时不容易发生雪崩击穿等。因此，例如有时可以抑制起因于雪崩击穿的热载流子劣化等。通过能够抑制热载流子劣化，可以以高漏极电压驱动OS晶体管。
OS晶体管是以电子为多数载流子的积累型晶体管。由此，该OS晶体管与具有pn结的反转型晶体管(典型的是，Si晶体管)相比作为短沟道效应之一的DIBL(Drain-InducedBarrier Lowering，漏极导致的势垒降低)的影响小。换言之，与Si晶体管相比，OS晶体管对短沟道效应具有高耐性。
由于OS晶体管对短沟道效应具有高耐性，可以缩小其沟道长度而不降低其可靠性，因此通过使用OS晶体管，可以提高电路的集成度。漏极电场随沟道长度的微型化而变强，但如上所述，OS晶体管与Si晶体管相比不容易发生雪崩击穿。
此外，OS晶体管的抗短沟道效应能力强，所以与Si晶体管相比可以增加栅极绝缘膜的厚度。例如，即使是沟道长度及沟道宽度为50nm以下的微型晶体管，有时也可以设置10nm左右的较厚的栅极绝缘膜。通过增加栅极绝缘膜的厚度可以降低寄生电容，所以可以提高电路的工作速度。此外，通过增加栅极绝缘膜的厚度，可以减少经过栅极绝缘膜的泄漏电流，所以可以降低静态功耗。
如此，通过使半导体装置10包括作为OS存储器的存储电路21，在电源电压停止供应的情况下也可以保持数据。因此，可以进行半导体装置10的电源门控，可以实现功耗的大幅度的降低。
存储电路21储存的数据是对应于神经网络的积和运算所使用的权重参数的数据(权重数据)。通过将权重数据转换为数字数据，可以实现抗噪声性能强、可进行高速运算的半导体装置。另外，权重数据也可以为模拟数据。由于NOSRAM可以保持模拟值的电位，也可以将该数据适当地转换为数字数据来使用。可保持模拟数据的存储电路21在显示高位数的权重数据时可以在不增加存储电路的情况下保持数据。
作为切换电路40的一个例子示出的切换电路40_1至40_4具有选择从多个存储电路部20_1至20_4的每一个延伸的布线LBL_1至LBL_4的电位并将其供应到布线GBL(也称为全局位线)的功能。布线GBL连接有切换电路40_1至40_4的输出端子。切换电路40需要防止被同时供应被选择的切换电路40与非选择的切换电路40的输出电位而发生贯通电流。切换电路40例如可以使用以控制信号控制输出电位的状态的三态缓冲器。在该结构例子中，被选择的切换电路将输入电位输出至缓冲器而非选择的切换电路的输出处于高阻抗状态，由此可以避免输出电位同时供应到布线GBL。此外，优选切换电路40由Si晶体管构成。通过采用该结构可以高速地进行连接状态的切换。
作为运算电路30的一个例子示出的运算电路30_1至30_4具有反复进行同一处理(如积和运算)的功能。优选被输入运算电路30中的用于积和运算的输入数据及权重数据为数字数据。数字数据不容易受噪声的影响。因此，运算电路30适合进行被要求高精度运算结果的运算处理。此外，运算电路30优选由Si晶体管构成。通过采用该结构，可以与OS晶体管层叠地设置。
运算电路30_1至30_4经由布线LBL_1至LBL_4及布线GBL被供应保持在存储电路21中的权重数据。另外，运算电路30_1至30_4被供应从外部输入的输入数据(A1、A2、A3、A4)。运算电路30_1至30_4使用存储电路21所保持的权重数据及从外部输入的输入数据进行积和运算的运算处理。
被多个存储电路部20_1至20_4选择的权重数据由切换电路40_1至40_4进行切换并经由布线GBL被提供到运算电路30_1至30_4。也就是说，在运算电路30_1至30_4中，可以进行使用相同权重数据的运算处理，如积和运算。因此，本发明的一个方式中的半导体装置10可以如卷积神经网络那样高效地进行使用相同权重数据的处理。
另外，由于可以在通过切换电路40_1至40_4切换预先提供给布线LBL_1至LBL_4的数据之后，将提供给运算电路30_1至30_4的权重数据提供给布线GBL，所以提供给布线GBL的权重数据可以以对应Si晶体管的电特性的速度进行切换。因此，即使从存储电路部20_1至20_4向布线LBL_1至LBL_4读出权重数据的期间较长，通过预先将权重数据读出到布线LBL_1至LBL_4，可以高速切换权重数据进行运算处理。
注意，从存储电路部20向切换电路40延伸的布线LBL如图5B所示成为用来使权重数据Wdata从层12传至层11的布线。为了从存储电路21高速地向布线LBL读出权重数据Wdata，优选缩短布线LBL。另外，为了减少伴随充放电的能量消耗，优选缩短布线LBL。也就是说，切换电路40优选以靠近在z方向上延伸地设置的布线LBL(图中向z方向延伸的箭头)的方式在层11的xy平面上分散地配置。
另外，运算电路30_1至30_4采用对每个为存储电路21的读出用位线的布线LBL_1至LBL_4(也就是说，对每列(Column))设置运算电路30_1至30_4的结构(Column-ParallelCalculation)。通过采用该结构，可以并行进行布线LBL的所有列的数据的运算处理。与使用CPU或GPU的积和运算相比，数据总线尺寸(32位等)不受限制，所以Column-ParallelCalculation可以大幅提高运算的并行度，由此可以提高与作为AI技术的深度神经网络的学习(深度学习)以及进行浮点数运算的科学技术计算等庞大的运算处理有关的运算效率，再加上可以结束从运算电路30输出的数据的运算并进行读出，由此可以减少存储器访问(运算电路与存储器间的数据传送等)产生的功耗，由此可以抑制发热及功耗的增加。再者，通过拉近运算电路30与存储电路部20的物理距离，例如，通过层叠缩短布线距离，可以减少信号线产生的寄生电容，由此可以实现低功耗化。
接着，参照图6A说明包括用作AI加速器的半导体装置10、CPU110及总线120的方框图。注意，CPU110及总线120对应于上述实施方式所示的CPU110及总线120。
图6A中，除了图5A、图5B中说明的半导体装置10之外，还示出了CPU110及总线120。CPU110包括CPU核心200及备份电路222。作为用作加速器的半导体装置10，示出驱动电路50、存储电路部20_1至20_N(N为2以上的自然数)、存储电路21、切换电路40及运算电路30_1至30_N。
CPU110具有进行操作系统的执行、数据的控制、各种运算及程序的执行中等通用处理的功能。CPU110包括CPU核心200。CPU核心200相当于一个或多个CPU核心。此外，CPU110包括即使电源电压停止供应也能够保持CPU核心200内的数据的备份电路222。通过使用电源开关等电离开电源域(电源定域)，可以控制电源电压的供应。此外，电源电压有时被称为驱动电压。例如，备份电路222优选为包括OS晶体管的OS存储器。
由OS晶体管构成的备份电路222可以与可由Si晶体管构成的CPU核心200层叠而设置。备份电路222的面积小于CPU核心200的面积，因此可以在不导致电路面积增加的情况下将备份电路222配置在CPU核心200上。备份电路222具有保持CPU核心200所具有的寄存器的数据的功能。备份电路222也被称为数据保持电路。关于包括具有OS晶体管的备份电路222的CPU核心200的详细结构将在实施方式5中也叙述。
存储电路部20_1至20_N将分别由存储电路21保持的权重数据W1至WN通过布线LBL(未图示)输出到切换电路40。切换电路40将被选择的权重数据通过布线GBL(未图示)以权重数据WSEL的方式输出到各运算电路30_1至30_N。驱动电路50通过输入数据线向运算电路30_1至30_N输出输入数据A1至AN。
驱动电路50具有输出控制存储电路部20_1至20_N中的权重数据的写入及读出的信号的功能。另外，驱动电路50向运算电路30_1至30_N供应输入数据来进行神经网络的积和运算等，并具有保持通过神经网络的积和运算等得到的输出数据等的功能。
总线120电连接CPU110和半导体装置10。也就是说，CPU110与半导体装置10能够通过总线120进行数据传送。
图6B是用于说明图6A所示的半导体装置10中的N为6时各构成要素的位置关系的图。
由OS晶体管构成的存储电路部20_1至20_6与运算电路30_1至30_6通过在大致垂直于设置有驱动电路50、切换电路40及运算电路30_1至30_6的衬底表面的方向上延伸而设置的布线LBL_1至LBL_6电连接。注意，“大致垂直”是指以85°以上且95°以下的角度配置的状态。在本说明书中，图6B等所示的X方向、Y方向以及Z方向是彼此正交或交叉的方向。此外，X方向及Y方向平行于或大致平行于衬底面，Z方向垂直于或大致垂直于衬底面。
存储电路部20_1至20_6分别包括存储电路21。存储电路部20_1至20_6有时也被称为器件存储器或公共存储器。存储电路21包括晶体管22。晶体管22所包括的半导体层23采用氧化物半导体(金属氧化物)，由此可以形成上述由OS晶体管构成的存储电路21。
存储电路部20_1至20_6所包括的多个存储电路21分别与布线LBL_1至LBL_6连接。布线LBL_1至LBL_6通过在z方向上延伸的布线与切换电路40连接。切换电路40采用放大布线LBL_1至LBL_6中的任一个的电位并将其传送给布线GBL的结构。通过采用该结构，可以通过控制切换电路40来高速地切换供应到布线GBL的权重数据。
运算电路30_1至30_6根据经布线GBL输入的权重数据以及从驱动电路50经输入数据线供应的输入数据AIN进行运算。保持权重数据的存储电路部20_1至20_6可以配置在上层，由此可以有效地配置运算电路30_1至30_6。由此，可以缩短从驱动电路50延伸的输入数据线，从而可以实现半导体装置10的低功耗化及高速化。
接着，说明采用图6B的结构时的优点。为了便于说明，图7A将图6B的各构成要素以方框图示出。另外，假设从六个存储电路部20_1至20_6中的存储电路21将权重数据W1至W6读出到布线LBL_1至LBL_6来进行说明。另外，作为切换电路40，以与布线LBL_1至LBL_6连接的切换电路40_1至40_6为例进行说明。另外，在以下说明中，将由切换电路40从权重数据W1至W6中选择并提供至布线GBL的权重数据称为权重数据WSEL。假设输入数据A1至A6分别被供应到运算电路30_1至30_6而得到输出数据MAC1至MAC6来进行说明。
布线LBL_1至LBL_6的连接上层与下层的垂直方向上延伸的布线LBLP比水平方向上延伸的布线短。由此，可以减少布线LBL_1至LBL_6的寄生电容，减少布线充放电所需的电荷，从而可以实现低功耗化及运算效率的提高。另外，可以高速进行从存储电路21向布线LBL_1至LBL_6的读出。
可以通过布线GBL在运算电路30_1至30_6中进行使用相同权重数据的运算处理。该结构适用于使用相同权重数据进行运算处理的卷积神经网络的运算处理。
图7B示出可用于图7A所示的切换电路40的电路结构的一个例子。图7B所示的三态缓冲器具有对应控制信号EN放大布线LBL的电位并将其传送到布线GBL的功能。切换电路40可视为多路复用器，其具有从多个输入信号选择一个信号的功能。
图8示出用于说明图7A说明的结构的工作的时序图。在半导体装置10中，对应时钟信号CLK的切换工作(toggle operation)(例如，时刻T1至T7)进行运算处理。通过采用提高时钟信号CLK的频率的结构，可以实现运算处理的高速化。
当输入数据A1至A6分别如图示那样对应时钟信号CLK高速切换为A1a至A111、A2a至A211、A3a至A311、A4a至A411、A5a至A511、A6a至A611时，需要高速切换供应权重数据的布线GBL的数据。
在本发明的一个方式的结构中，通过采用切换电路40从布线LBL到布线GBL中选择的权重数据被预先读出至布线LBL_1至LBL_6的结构，可以高速切换供应权重数据的布线GBL的数据。例如，可以采用如下结构：在时刻T1向布线LBL_1读出权重数据W1，在时刻T6切换切换电路40从布线LBL_1向布线GBL输出权重数据W1。在时刻T2至T7及时刻T7之后的时刻，通过在不同的时刻进行向布线LBL的权重数据的读出以及布线GBL的权重数据的选择，由此可以进行对应时钟信号CLK的权重数据的切换。
图9A示出运算电路的具体的结构例子。图9A示出能够进行8位权重数据与输入数据的积和运算的运算电路30的结构例子。图9A示出乘法电路24、加法电路25及寄存器26。由乘法电路24相乘的16位数据被输入到加法电路25。加法电路25的输出保持在寄存器26中，由乘法电路24相乘的数据由加法电路25加在一起，由此进行积和运算。寄存器由时钟信号CLK及复位信号reset_B控制。注意，图中“17+α”中的“α”表示通过将乘法数据相加而发生的进位。通过采用该结构，可以得到相当于权重数据WSEL与输入数据AIN的积和运算的输出数据MAC。
另外，虽然在图9A中说明了使用8位数据进行运算处理的结构，但是本发明的一个方式也可以采用使用1位数据的结构。图9B中以与图9A同样的方式示出该结构。当使用1位数据时，可以如图9B所示地进行对应于位数的运算处理。
图10A是说明可用于本发明的半导体装置10中的存储电路部20的电路结构例子。图10A示出M行N列(M、N为2以上的自然数)行列方向上排列配置的写入用字线WWL_1至WWL_M、读出用字线RWL_1至RWL_M、写入用位线WBL_1至WBL_N及布线LBL_1至LBL_N。此外，还示出了与各字线及位线连接的存储电路21。
图10B是说明可以用于存储电路21的电路结构例子的图。存储电路21包括晶体管61、晶体管62、晶体管63、电容元件64(也称为电容器)。
晶体管61的源极和漏极中的一方与写入用位线WBL连接。晶体管61的栅极与写入用字线WWL连接。晶体管61的源极和漏极中的另一方与电容元件64的一个电极及晶体管62的栅极连接。晶体管62的源极和漏极中的一方及电容元件64的另一个电极与供应恒定电位(如接地电位)的布线连接。晶体管62的源极和漏极中的另一方与晶体管63的源极和漏极中的一方连接。晶体管63的栅极与读出用字线RWL连接。晶体管63的源极和漏极中的另一方与布线LBL连接。布线LBL通过切换电路40与布线GBL连接。如上所述，布线LBL通过在与设置有运算电路30的衬底表面大致垂直的方向上延伸地设置的布线与切换电路40连接。
图10B所示的存储电路21的电路结构相当于三个晶体管型(3T)增益单元的NOSRAM。晶体管61至晶体管63是OS晶体管。OS晶体管在关闭状态下流过源极与漏极间的电流，即，泄漏电流极小。NOSRAM利用泄漏电流极小这一特性将对应于数据的电荷保持于存储电路内而可以用作非易失性存储器。
可用于图10A的存储电路21的电路结构不局限于图10B的3T型NOSRAM。例如，也可以是相当于图11A所示的DOSRAM的电路。图11A示出包括晶体管61A及电容元件64A的存储电路21A。晶体管61A为OS晶体管。存储电路21A示出与位线BL、字线WL及背栅极线BGL连接的例子。
可用于图10A的存储电路21的电路结构，也可以是相当于图11B所示的2T型NOSRAM的电路。图11B示出包括晶体管61B、晶体管62B及电容元件64B的存储电路21B。晶体管61B及晶体管62B为OS晶体管。晶体管61B及晶体管62B可以是在不同层上配置半导体层的OS晶体管，也可以是在同一层上配置半导体层的OS晶体管。存储电路21B示出与写入用位线WBL、读出用位线RBL、写入用字线WWL、读出用字线RWL、源极线SL及背栅极线BGL连接的例子。
可用于图10A的存储电路21的电路结构也可以是图11C所示的组合3T型NOSRAM的电路。图11C示出包括可保持逻辑不同的数据的存储电路21_P及存储电路21_N的存储电路21C。图11C示出包括晶体管61_P、晶体管62_P、晶体管63_P及电容元件64_P的存储电路21_P以及包括晶体管61_N、晶体管62_N、晶体管63_N及电容元件64_N的存储电路21_N。存储电路21_P及存储电路21_N所包括的各晶体管都是OS晶体管。存储电路21_P及存储电路21_N所包括的各晶体管可以是在不同层上配置半导体层的OS晶体管，也可以是在同一层上配置半导体层的OS晶体管。存储电路21C示出与写入用位线WBL_P、布线LBL_P、写入用位线WBL_N、布线LBL_N、写入用字线WWL、读出用字线RWL连接的例子。存储电路21C可以保持逻辑不同的数据，将逻辑不同的数据读出到布线LBL_P及布线LBL_N，并可以与图7等同样地通过切换电路40将其输出至布线GBL_P及布线GBL_N。
另外，在图11C的结构中，也可以设置如下异或电路(XOR电路)：该电路将相当于存储电路21_P与存储电路21_N所保持的数据相乘的数据输出到布线LBL。通过采用该结构，可以省略运算电路30中相当于乘法的运算，由此可以实现低功耗化。
图12示出卷积神经网络的运算处理的流程。图12示出输入层90A、中间层90B(也称为隐藏层)、输出层90C。输入层90A示出输入数据的输入处理91(图中标为Input)。中间层90B示出卷积运算处理92、93、95(图中标为Conv.)、多个池化运算(pooling operation)处理94、96(图中标为Pool.)。输出层90C示出全连接运算处理97(图中标为Full)。输入层90A、中间层90B、输出层90C中的运算处理的流程只是一个例子，实际卷积神经网络的运算处理中也可能进行Softmax运算等其他的运算处理。
图12所示的卷积神经网络中，如图12所示，进行多次卷积运算处理92、93、95。卷积运算处理中进行使用相同权重数据的运算处理。因此，通过采用利用相同权重数据进行运算处理的本发明的一个方式的结构，可以同时实现工作速度与低功耗化。
此外，如上述实施方式所示，关于全连接运算处理97，优选使用模拟运算器102及氧化物半导体存储器104进行运算。模拟运算器102及氧化物半导体存储器104可以在亚阈值区域中进行驱动，由此可以实现低功耗化。
接着，图13示出半导体装置10的具体的方框图。
图13除了示出对应于图5A及图5B以及图6A及图6B中说明的存储电路部20、存储电路21、运算电路30、切换电路40、层11、层12的构成要素之外，还示出了图6A及图6B所示的驱动电路50的结构例子。
图13中，作为对应于图6A及图6B说明的驱动电路50的构成要素，示出控制器71、行译码器72、字线驱动器73、列译码器74、写入驱动器75、预充电电路76、输入/输出缓冲器81及运算控制电路82。
图14A是抽出图13所示的各结构中的控制存储电路部20的方框的图。图14A示出控制器71、行译码器72、字线驱动器73、列译码器74、写入驱动器75及预充电电路76。
控制器71处理来自外部的输入信号，以生成行译码器72及列译码器74的控制信号。来自外部的输入信号是如写入使能信号或读出使能信号等用来控制存储电路部20的控制信号。另外，控制器71通过总线120进行CPU110与半导体装置10间的数据的输入/输出。
行译码器72生成用于驱动字线驱动器73的信号。字线驱动器73生成供应到写入用字线WWL及读出用字线RWL的信号。列译码器74生成用于驱动写入驱动器75的信号。写入驱动器75生成供应到存储电路21的权重数据。预充电电路76具有对布线LBL等进行预充电的功能。对应于从存储电路部20的存储电路21读出的权重数据的信号如图6A及图6B等说明的那样经由布线LBL被输入切换电路40。
图14B是抽出图13所示的各结构中的控制运算电路30及切换电路40的方框的图。
控制器71处理来自外部的输入信号，以生成运算控制电路82的控制信号。控制器71生成用于控制运算电路30的地址信号以及时钟信号等各种信号。运算控制电路82根据控制器71的控制以及输入/输出缓冲器81的输出来生成要供应给数据输入线的输入数据A1至AN。运算控制电路82输出用于控制切换电路40的控制信号。如图6A及图6B等所述，切换电路40将多个布线LBL供应的权重数据中的任一个经由布线GBL供应给多个运算电路30。运算电路30通过切换供给的权重数据和输入数据，生成对应积和运算的输出数据MAC。生成的输出数据MAC作为中间数据经由输入/输出缓冲器81被暂时保持在运算控制电路82内的SRAM或寄存器等的存储器。被保持的中间数据被再次输入运算电路30。
在本发明的一个方式中，优选采用组合多个半导体装置10的结构，由此能够实现并行数多的并行计算。参照图15A和图15B说明该情况的结构例子。
在图15A中，作为对应于上述半导体装置10的构成要素示出半导体装置10_1至10_n(n为2以上的数)以及进行半导体装置10_1至10_n间的数据的输入/输出及控制的控制器71G。控制器71G的内部有SRAM等存储电路60。控制器71G将从多个半导体装置10_1至10_n获得的输出数据MAC保持在存储电路60中。然后，存储电路60所保持的输出数据MAC作为多个半导体装置10_1至10_n中的输入数据AIN被输出。通过采用该结构，可以利用多个半导体装置进行并行数多的并行计算。
另外，在与图15A为不同结构例子的图15B中，在控制器71G中，将对存储电路60所保持的输出数据进行不同的运算处理得到的输入数据作为多个半导体装置10_1至10_n中的输入数据AIN_1至AIN_n输出。采用该结构时，例如，在控制器71G中，对存储电路60所保持的输出数据进行基于激活函数的运算处理、池化处理、归一化运算处理(normalization)等。通过采用该结构除了可以进行使用多个半导体装置的并行数多的并行计算之外，还可以高效地进行卷积运算处理以外的运算处理。
在半导体装置10中，利用输入/输出缓冲器81中的缓冲存储器将对应运算电路30的运算结果的输出数据MAC作为中间数据输入运算控制电路82。运算控制电路82可以将该中间数据作为输入数据输出到运算电路30。因此，可以在不使运算中途的数据读出到半导体装置10的外部的主存储器等的情况下进行运算处理。另外，在半导体装置10中，存储电路部与运算电路间的电连接可以通过绝缘膜等中设置的开口部的布线来进行，由此可以通过增加布线数来增加并行数。所以，半导体装置10可以进行CPU110的数据总线宽度以上的位数的并行计算。另外，可以减少与CPU110间传送庞大数量的权重数据的次数，由此可以实现低功耗化。
如上所述，本发明的一个方式可以提供实现了小型化的用作加速器的半导体装置。本发明的一个方式可以提供实现了运算处理速度得到提高的用作加速器的半导体装置。本发明的一个方式可以提供实现了运算精度得到提高的用作加速器的半导体装置。本发明的一个方式可以提供实现了低功耗化的用作加速器的半导体装置。本发明的一个方式可以提供新颖的结构的用作加速器的半导体装置。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明上述实施方式所示的半导体装置100的一部分的结构及工作等。本实施方式所示的半导体装置为半导体装置100的一部分，包括上述实施方式所示的模拟运算器102及氧化物半导体存储器104。
<结构例子>
图16A及图16B示出为本发明的一个方式的半导体装置的乘法单元的结构例子。作为一个例子，该乘法单元具有利用跨导线性原理进行乘法的结构。此外，作为一个例子，该乘法单元具有保持第一数据的功能，此外，该乘法单元还具有当被输入第二数据时输出第一数据与第二数据之积的功能。在此，第一数据对应图1B所示的权重数据W2，第二数据对应图1B所示的输入数据A2。
图16A所示的电路MC包括晶体管M1至晶体管M10、电容器C1及电容器CG。电路MC从功能上可以分为包括晶体管M5至晶体管M10的电路MC1和包括晶体管M1至晶体管M4及电容器C1的电路MC2。在此，电路MC1对应上述实施方式所示的模拟运算器102，电路MC2对应上述实施方式所示的氧化物半导体存储器104。
与图2A及图2B所示的模拟运算器102及氧化物半导体存储器104同样地，电路MC1及电路MC2可以设置在同一层上。虽然图2A及图2B中将模拟运算器102的区域及氧化物半导体存储器104的区域分开示出，但是不局限于此，也可以采用将电路MC1及电路MC2组合而成的电路MC设置为阵列状的结构。
在电路MC设置为阵列状的情况下，如图16B所示，也可以采用将电路MC1设置在图中xy平面上包括晶体管的层MCL1中并将电路MC2设置在图中xy平面上包括晶体管的层MCL2中的结构。层MCL1及层MCL2包括在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)。层MCL1及层MCL2设置在大致垂直于xy平面的方向(图16B中，z方向)上的不同的层中。通过采用这种结构，如图16B所示，可以缩短从电路MC2向电路MC1传送权重数据W2的布线。由此，可以实现权重数据W2的读出的高速化并降低读出的功耗。
作为晶体管M1至晶体管M10，例如可以使用OS晶体管。尤其是，作为在OS晶体管的沟道形成区域中包含的金属氧化物，例如优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等。此外，作为晶体管M1至晶体管M10，例如也可以采用在沟道形成区域中包含硅的晶体管(Si晶体管)。此外，作为硅，例如可以使用单晶硅、非晶硅(有时被称为氢化非晶硅)、微晶硅、多晶硅等。另外，作为除了OS晶体管及Si晶体管以外的晶体管，例如可以使用在沟道形成区域中包含Ge等的晶体管、在沟道形成区域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体的晶体管、在沟道形成区域中包含碳纳米管的晶体管、在沟道形成区域中包含有机半导体的晶体管等。
例如，除非特别说明均包括晶体管M1、晶体管M3及晶体管M4各自被用作开关元件的情况。也就是说，包括上述晶体管各自的栅极、源极及漏极合适地被输入在上述晶体管起到开关元件作用的范围的电压的情况。但是，本发明的一个方式不局限于此。例如，上述晶体管中的至少一个可以在开启状态下工作在饱和区域或线性区域。此外，为了减少流过上述晶体管的电流量，晶体管M1、晶体管M3及晶体管M4中的至少一个可以工作在亚阈值区域。此外，晶体管M1、晶体管M3及晶体管M4中的至少一个工作在线性区域的情况、工作在饱和区域的情况以及工作在亚阈值区域的情况可以混合存在。此外，晶体管M1、晶体管M3及晶体管M4中的至少一个工作在线性区域的情况和工作在饱和区域的情况可以混合存在，工作在饱和区域的情况和工作在亚阈值区域的情况可以混合存在，或者，工作在线性区域的情况和工作在亚阈值区域的情况可以混合存在。
此外，在本说明书等中，饱和区域为栅极-源极间电压比阈值电压大且栅极-源极间电压与阈值电压之差比源极-漏极间电压大的区域。或者，饱和区域为即使源极-漏极间电压改变晶体管的漏极电流也几乎不变的区域。或者，饱和区域为漏极电流与栅极-源极间电压的平方成正比的区域。此外，饱和区域包括可被视为上述各区域的区域。
在本说明书等中，线性区域为栅极-源极间电压比阈值电压大且栅极-源极间电压与阈值电压之差比源极-漏极间电压小的区域。或者，线性区域是指因沟道形成区域用作电阻源极-漏极间电压改变而使晶体管的漏极电流呈现线性变化的区域。此外，线性区域包括可被视为上述各区域的区域。
在本说明书等中，亚阈值区域是指在示出晶体管的栅极电压(Vg)-漏极电流(Id)特性的图表中栅极电压低于阈值电压的区域。此外，亚阈值区域是指偏离缓变沟道近似(只考虑漂移电流的模型)的伴随载流子扩散的电流流过的区域。此外，亚阈值区域是指相对于栅极电压的增大漏极电流以指数函数增大的区域。此外，亚阈值区域包括可被视为上述各区域的区域。
此外，晶体管工作在亚阈值区域时的漏极电流被称为亚阈值电流。亚阈值电流不依赖漏极电压而相对于栅极电压以指数函数增大。在使用亚阈值电流的电路工作中，可以减少漏极电压不均匀的影响。
OS晶体管每沟道宽度1μm的漏极电流小于1×10-20A、小于1×10-22A或者小于1×10-24A。此外，在OS晶体管的阈值电压下，每沟道宽度1μm的漏极电流为1.0×10-8A以下、1.0×10-12A以下或1.0×10-15A以下。也就是说，OS晶体管可以扩大工作在亚阈值区域的栅极电压的范围。具体而言，在OS晶体管的阈值电压为Vth的情况下，可以在亚阈值区域中利用在Vth-1.0V以上且Vth以下或者在Vth-0.5V以上且Vth以下的范围的栅极电压进行电路工作。
另一方面，Si晶体管的关态电流大，工作在亚阈值区域的栅极电压的范围窄。在利用亚阈值电流的情况下，与Si晶体管相比，OS晶体管能够在宽的栅极电压范围进行电路工作。通过使OS晶体管在电流值小的亚阈值区域驱动，可以降低电路MC的功耗。
此外，在本说明书等中，晶体管的截止区域是指栅极-源极间电压低于亚阈值区域的电压的区域。此外，晶体管的栅极-源极间电压为截止区域时，晶体管处于关闭状态。此外，在本说明书等中，将晶体管为关闭状态时流过的电流称为关态电流或泄漏电流。
此外，除非特别说明均包括晶体管M2、晶体管M5至晶体管M10各自在亚阈值区域工作的情况。
晶体管M1的第一端子与布线VDE电连接，晶体管M1的第二端子与晶体管M2的第一端子电连接，晶体管M1的栅极与布线WWLB及电容器CG的第一端子电连接。此外，晶体管M3的第一端子与布线WDL电连接，晶体管M3的第二端子与晶体管M2的栅极、电容器CG的第二端子及电容器C1的第一端子电连接。此外，晶体管M2的第二端子与晶体管M4的第一端子、电容器C1的第二端子、晶体管M5的栅极、晶体管M7的第一端子及晶体管M8的栅极电连接。此外，晶体管M4的第二端子与布线VGE电连接，晶体管M4的栅极与布线WWL电连接。此外，晶体管M5的第一端子与布线VDE电连接，晶体管M5的第二端子与晶体管M6的第一端子及晶体管M7的栅极电连接。晶体管M6的栅极与布线XDL电连接，晶体管M6的第二端子与布线VGE电连接。此外，晶体管M7的第二端子与布线VGE电连接。此外，晶体管M8的第一端子与布线VDE电连接，晶体管M8的第二端子与晶体管M9的第一端子及晶体管M10的栅极电连接。此外，晶体管M9的栅极与布线BDL电连接，晶体管M9的第二端子与布线VGE电连接。此外，晶体管M10的第一端子与布线OL电连接，晶体管M10的第二端子与布线VGE电连接。
作为一个例子，布线VDE被用作供应恒电压的布线。该恒电压例如可以为高电源电压。
作为一个例子，布线VGE被用作供应恒电压的布线。该恒电压例如可以为低电源电压、接地电位等。
作为一个例子，布线WWL被用作对电路MC写入第一数据的写入信号线。
作为一个例子，布线WWLB被用作传送对应于传送到布线WWL的写入信号的反转信号的布线。此外，布线WWLB也可以不供应上述反转信号而供应可变电位(例如，高电平电位、低电平电位等)的布线。
作为一个例子，布线WDL被用作将对应于第一数据的电压写入到电路MC的写入数据线。
作为一个例子，布线XDL被用作将对应于第二数据的电压输入到电路MC的信号线。
由此，包括与布线XDL电连接的栅极的晶体管M6被用作电流源。此外，如上所述，由于晶体管M6可以在亚阈值区域工作，所以晶体管M6的第一端子-第二端子间流过亚阈值区域的电流。
作为一个例子，布线BDL被用作将用于调整对应于第一数据与第二数据的运算结果的电流量的电压输入到电路MC的信号线。
由此，包括与布线BDL电连接的栅极的晶体管M9被用作电流源。此外，如上所述，因为包括晶体管M9在亚阈值区域工作的情况，所以晶体管M9的第一端子-第二端子间流过亚阈值区域的电流。
此外，作为晶体管M9流过的电流量，例如，可以使用后述电路ACTV所包括的根据函数系统进行运算的电路所使用的变数、常数等。
作为一个例子，布线OL被用作将对应于第一数据与第二数据之积的电流输出的布线。
<工作例子>
接着，说明图16A的电路MC的工作例子。此外，本工作例子中，布线VDE供应的电位为高电源电位，布线VGE供应的电位为接地电位(VGND)。
<<写入工作>>
首先，说明将第一数据写入到电路MC的工作的一个例子。
布线WWL被输入高电平电位。由此，晶体管M3、晶体管M4各自的栅极被输入该高电平电位，因此晶体管M3及晶体管M4成为开启状态。
此时，通过晶体管M4，布线VGE与电容器C1的第二端子(晶体管M2的第二端子)之间成为导通状态，因此电容器C1的第二端子(晶体管M2的第二端子)的电位为VGND。
此外，此时通过晶体管M3，布线WDL与电容器C1的第一端子(电容器CG的第二端子、晶体管M2的栅极等)之间成为导通状态。在此，通过将对应于第一数据的信号(以下称为电压VW)传送到布线WDL，电容器C1的第一端子(电容器CG的第二端子、晶体管M2的栅极等)被写入对应于第一数据的电压VW。
此外，布线WWLB被输入传送到布线WWL的信号的反转信号。具体而言，布线WWLB被输入低电平电位。因此，晶体管M1的栅极(电容器CG的第一端子)被施加该低电平电位。由此，晶体管M1成为关闭状态。
电容器C1的第一端子(电容器CG的第二端子、晶体管M2的栅极等)被写入电压VW之后，布线WWL被输入低电平电位。由此，因为晶体管M3、晶体管M4各自的栅极被输入该低电平电位，所以晶体管M3及晶体管M4成为关闭状态。另外，由此，因为电容器C1的第一端子成为浮动状态，所以保持电容器C1的第一端子-第二端子间的电压VW-VGND。
严格地说，当晶体管M3的栅极被供应的电位从高电平电位变为低电平电位时，由于晶体管M3的栅极-第二端子间的寄生电容，写入电容器C1的第一端子的电压VW有时降低。此外，在本说明书中，为了方便起见，由于晶体管M3的栅极-第二端子间的寄生电容而从电压VW降低的电压也可以称为对应于第一数据的电压。为了防止电压VW的降低，图16A的电路MC中设置有电容器CG。当晶体管M3的栅极被供应的电位从高电平电位变为低电平电位时，也就是说，当布线WWL供应的电位从高电平电位变为低电平电位时，布线WWLB被输入传送到布线WWL的信号的反转信号，因此布线WWLB的电位从低电平电位变为高电平电位。此时，电容器CG的第一端子的电位从低电平电位上升至高电平电位，电容器CG的第二端子的电位(电容器C1的第一端、晶体管M2的栅极等)因电容器CG的电容耦合而升高，理想的是，仅升高高电平电位与低电平电位之电位差那么大。在此，通过使升高的电位差等于电压VW因晶体管M3的栅极-第二端子间的寄生电容而降低的电位差，可以防止晶体管M3为关闭状态时的电压VW的降低。此外，将在后面说明用于使因电容器CG的电容耦合升高的电位差等于因晶体管M3的栅极-第二端子间的寄生电容而降低的电位差的电容器CG的结构。
另外，此时，也可以对布线WWLB供应低电平电位代替传送到布线WWL的信号的反转信号，使晶体管M1为关闭状态。由此，可以同时进行保持电路MC的第一数据及停止对晶体管M2的第一端子供应高电源电位。
<<乘法工作>>
接着，在电路MC，说明第一数据与第二数据的乘法工作的一个例子。
通过对布线WWLB输入高电平电位，晶体管M1成为开启状态，由此晶体管M2的第一端子被输入高电源电位，晶体管M2的第一端子-第二端子间流过对应于晶体管M2的栅极-第二端子间的电压的电流。另外，在此，晶体管M2的第一端子-第二端子间流过的电流量为IW。此外，晶体管M2在亚阈值区域工作的情况下，IW为在亚阈值区域中的电流范围内的电流量。
此外，晶体管M2的第一端子-第二端子间流过的电流通过晶体管M7流过布线VGE。在此，晶体管M7也在亚阈值区域工作，晶体管M7的第一端子-第二端子间流过电流量IW的电流。此时，电流量IW可以由如下算式表示。
[算式1]
IW＝I0exp(JVM7gs)       …(1.1)
此外，VM7gs为晶体管M7的栅极-第二端子间的电压。此外，I0是VM7gs为0时流过的电流值，由晶体管M7的阈值电压、温度、器件结构等决定。此外，J为由温度、器件结构等设定的校正系数。
此外，对布线XDL输入VX作为对应第二数据的电压。此时，晶体管M6的栅极-第二端子间的电压为VX-VGND，晶体管M6的第一端子-第二端子间流过对应VX-VGND的电流。另外，在此，晶体管M6的第一端子-第二端子间流过的电流量为IX。此外，晶体管M6在亚阈值区域工作的情况下，IX为在亚阈值区域中的电流范围的电流量。
此外，晶体管M6的第一端子-第二端子间流过的电流为从布线VDE通过晶体管M5流到晶体管M6的第一端子的电流。在此，晶体管M5也在亚阈值区域工作，晶体管M5的第一端子-第二端子间流过电流量IX的电流。此时，电流量IX可以表示为如下算式。
[算式2]
IX＝I0exp(JVM5gs)       …(1.2)
此外，VM5gs为晶体管M5的栅极-第二端子间的电压。此外，I0是VM5gs为0时流过的电流值，由晶体管M5的阈值电压、温度、器件结构等决定。此外，J为由温度、器件结构等设定的校正系数。注意，算式(1.2)中的I0及J与算式(1.1)中的I0及J相等。
此外，对布线BDL输入VB作为调整输出电流的电压。此时，晶体管M9的栅极-第二端子间的电压为VB-VGND，晶体管M9的第一端子-第二端子间流过对应VB-VGND的电流。另外，在此，晶体管M9的第一端子-第二端子间流过的电流量为IB。此外，晶体管M9在亚阈值区域工作的情况下，IB为在亚阈值区域中的电流范围的电流量。
此外，晶体管M9的第一端子-第二端子间流过的电流为从布线VDE通过晶体管M8流到晶体管M9的第一端子的电流。在此，晶体管M8也在亚阈值区域工作，晶体管M8的第一端子-第二端子间流过电流量IB的电流。此时，电流量IB可以表示为如下算式。
[算式3]
IB＝I0exp(JVM8gs)      …(1.3)
此外，VM8gs为晶体管M8的栅极-第二端子间的电压。此外，I0是VM8gs为0时流过的电流值，由晶体管M8的阈值电压、温度、器件结构等被决定。此外，J为由温度、器件结构等被设定的校正系数。注意，算式(1.3)中的I0及J与算式(1.1)及(1.2)中的I0及J相等。
此外，晶体管M10的第一端子-第二端子间流过的电流根据晶体管M10的栅极-第二端子间的电压而决定。另外，晶体管M10的第一端子-第二端子间流过的电流量为IY时，电流量IY可以表示为如下算式。
[算式4]
IY＝I0exp(JVM10gs)       …(1.4)
此外，VM10gs为晶体管M10的栅极-第二端子间的电压。此外，I0是VM10gs为0时流过的电流值，由晶体管M10的阈值电压、温度、器件结构等被决定。此外，J为由温度、器件结构等被设定的校正系数。注意，算式(1.4)中的I0及J与算式(1.1)至(1.3)中的I0及J相等。
在此，考虑布线VGE、晶体管M7的第二端子、晶体管M7的栅极、晶体管M5的第二端子、晶体管M5的栅极、晶体管M8的栅极、晶体管M8的第二端子、晶体管M10的栅极、晶体管M10的第二端子、布线VGE的顺序的闭合电路。该闭电路中，根据基尔霍夫第二定律(电压定律)，以下算式成立。
[算式5]
VM5gs+VM7gs＝VM8gs+VM10gs      …(1.5)
此外，通过参照算式(1.1)至算式(1.4)改写算式(1.5)中的各电压的项，可以得到如下算式。
[算式6]
Figure BPA0000334649630000401
就是说，晶体管M10的第一端子-第二端子间流过的电流IY可以表示为IW与IX之积。由此，通过测量从布线OL流过的电流量IY，可以算出对应于IW与IX之积的值。
注意，本发明的一个方式的半导体装置所包含的乘法单元的结构不局限于图16A所示的电路MC。本发明的一个方式的半导体装置所包含的乘法单元也可以采用根据情况，对图16A所示的电路MC进行了改动的结构。
此外，图16A所示的晶体管M1至晶体管M10例如采用在沟道上下包括栅极的结构的n沟道型晶体管，晶体管M1至晶体管M10都包括第一栅极及第二栅极。注意，在本说明书等中，为了方便起见，例如将第一栅极记为栅极(有时记为前栅极。)，将第二栅极记为背栅极来进行区分，但是第一栅极和第二栅极可以相互调换。因此，在本说明书等中，“栅极”可以记为“背栅极”。同样地，“背栅极”可以记为“栅极”。具体而言，“栅极与第一布线电连接且背栅极与第二布线电连接”的连接结构可以调换为“背栅极与第一布线电连接且栅极与第二布线电连接”的连接结构。
另外，本发明的一个方式的半导体装置不取决于晶体管的背栅极的连接结构。在图16A所示的晶体管M1至晶体管M10中示出背栅极而不示出该背栅极的连接关系，但是可以在进行设计时决定该背栅极的电连接点。例如，在包括背栅极的晶体管中，为了提高该晶体管的通态电流，可以使栅极与背栅极电连接。此外，例如，在包括背栅极的晶体管中，为了使该晶体管的阈值电压改变或降低该晶体管的关态电流，也可以设置与外部电路等电连接的布线而通过该外部电路等对该晶体管的背栅极供应固定电位或可变电位。
<半导体装置的结构例子>
在此，说明可以使用图16A所示的电路MC的半导体装置的结构例子。
图17A是示出可以使用图16A的电路MC的半导体装置的结构例子的电路图。作为一个例子，图17A所示的半导体装置SDV1包括电路WDC、电路XDC、电路BDC、电路WWC、单元阵列CA、电路ACTV。此外，作为一个例子，电路ACTV包括电路ADR[1]至电路ADR[n]。
作为一个例子，单元阵列CA包括图16A中的多个电路MC。具体而言，在单元阵列CA中，多个电路MC配置为m行n列(m为1以上的整数，n为1以上的整数)的阵列状。作为一个例子，在图17A的单元阵列CA中作为电路MC示出电路MC[1，1]、电路MC[m，1]、电路MC[1，n]及电路MC[m，n]。
电路MC[1，1]与布线WDL[1]、布线WWL[1]、布线WWLB[1]、布线XDL[1]、布线BDL[1]、布线OL[1]电连接。此外，电路MC[m，1]与布线WDL[1]、布线WWL[m]、布线WWLB[m]、布线XDL[m]、布线BDL[m]、布线OL[1]电连接。此外，电路MC[1，n]与布线WDL[n]、布线WWL[1]、布线WWLB[1]、布线XDL[1]、布线BDL[1]、布线OL[n]电连接。此外，电路MC[m，n]与布线WDL[n]、布线WWL[m]、布线WWLB[m]、布线XDL[m]、布线BDL[m]、布线OL[n]电连接。
就是说，当i为1以上且m以下的整数且j为1以上且n以下的整数时，可以说电路MC[i，j](在图17A未图示)与布线WDL[j]、布线WWL[i]、布线WWLB[i]、布线XDL[i]、布线BDL[i]、布线OL[j]电连接。
此外，布线WDL[j]相当于图16A所示的布线WDL。此外，布线WWL[i]相当于图16A所示的布线WWL，此外，布线WWLB[i]相当于图16A所示的布线WWLB。此外，布线XDL[i]相当于图16A所示的布线XDL，布线BDL[i]相当于图16A所示的布线BDL。此外，布线OL[j]相当于图16A所示的布线OL。
电路WDC与布线WDL[1]至布线WDL[n]电连接。此外，电路XDC与布线XDL[1]至布线XDL[m]电连接。此外，电路BDC与布线BDL[1]至布线BDL[m]电连接。此外，电路WWC与布线WWL[1]至布线WWL[m]及布线WWLB[1]至布线WWLB[m]电连接。此外，电路ADR[1]至电路ADR[n]分别与布线OL[1]至布线OL[n]、布线ZL[1]至布线ZL[n]电连接。
作为一个例子，电路WDC被用作如下驱动电路，其对布线WDL[1]至布线WDL[n]的各自供应对应于用来写入到单元阵列CA中的电路MC的第一数据的电压。
作为一个例子，电路XDC被用作如下驱动电路，其对布线XDL[1]至布线XDL[m]的各自供应对应于用来输入到单元阵列CA中的电路MC的第二数据的电压。
作为一个例子，电路BDC被用作如下驱动电路，其对布线BDL[1]至布线BDL[m]的各自供应用来调整用来输入到单元阵列CA中的电路MC的布线OL中流过的对应运算结果的电流量的电压。
作为一个例子，电路WWC具有当对单元阵列CA中的电路MC写入第一数据时为布线WWL[1]至布线WWL[m]的各自选择成为第一数据的写入对象的电路MC的功能。具体而言，例如，当对位于单元阵列CA的第i行的电路MC[i，1]至电路MC[i，n]写入第一数据时，电路WWC通过对布线WWL[i]供应高电平电位且对布线WWL[i]以外的布线WWL[1]至布线WWL[m]供应低电平电位，可以选择电路MC[i，1]至电路MC[i，n]作为第一数据的写入对象。
此外，作为一个例子，电路WWC具有对布线WWLB[i]传送对布线WWL[i]传送的选择信号的反转信号的功能。此外，电路WWC也可以对布线WWLB[i]传送与该反转信号不同的信号。例如，电路WWC也可以具有在布线WWL[i]被输入低电平电位时也对布线WWLB[i]输入低电平电位的功能。由此，图16A的电路MC可以同时进行保持第一数据及停止对晶体管M2的第一端子供应高电源电位。
另外，着眼于存储单元阵列CA的第j列，作为电流量，在布线OL中流过电路MC[1，j]至电路MC[m，j]各自输出的IY之和。在此，电路MC[i，j]的晶体管M2中流过的电流为IW[i，j]，电路MC[i，j]的晶体管M6中流过的电流为IX[i]，从布线OL流到电路MC[i，j]的电流量为IY[i，j]。而且，电路MC[1，j]至电路MC[m，j]各自的晶体管M9中流过的电流量为IB时，布线OL中流过的电流量IS[j]可以表示为如下算式。
[算式7]
Figure BPA0000334649630000431
作为一个例子，电路ADR[j]例如具有输出对应于从布线OL[j]流过电路ADR[j]的电流量的电压的功能、使用该电压根据预定的函数系统进行运算的功能、将该函数运算的结果输出到布线ZL[j]的功能。
此外，如图17B所示的半导体装置SDV2那样，也可以采用设置电路BGC的结构。电路BGC与布线BGL[1]至布线BGL[m]电连接。作为一个例子，电路BGC具有对布线BGL[1]至布线BGL[m]的各自输入所希望的恒电压的功能。也就是说，电路BGC被用作对电路MC[1，1]至电路MC[m，n]所包含的各晶体管的背栅极供应恒电压的电路。
如上所述，通过使用图16A所示的电路MC，可以将对应于第一数据的电压写入到电路MC。此外，由电路MC可以将对应于第一数据与第二数据之积的电流IY输出到布线OL。此外，通过使用图17A的半导体装置SDV1或图17B的半导体装置SDV2，可以进行多个第一数据和多个第二数据的积和运算。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，对上述实施方式所示的CPU110所执行的程序中的部分运算由作为半导体装置100进行了说明的加速器执行时的工作的一个例子进行说明。
图18是说明由加速器执行CPU所执行的程序中的部分运算时的工作的一个例子的图。根据运算的种类，加速器可以选择数字运算器101或模拟运算器102。
CPU中执行主程序(主程序执行；步骤S1)。
当CPU确认到在存储电路部中确保利用加速器进行运算时所需的数据用区域的指令时(存储确保指令；步骤S2)，在存储电路部中确保该数据用区域(存储确保；步骤S3)。
接着，CPU从主存储器或外部存储装置向上述存储电路部传送作为输入数据的权重数据(数据传送；步骤S4)。上述存储电路部接收该权重数据，并将该权重数据储存至步骤S3中确保的区域(数据接收；步骤S5)。
当CPU确认到启动内核程序的指令时(内核程序的启动；步骤S6)，加速器开始执行内核程序(运算开始；步骤S7)。
另外，也可以在加速器开始执行内核程序后立即使CPU从进行运算的状态切换至PG(电源门控)状态(PG状态转换；步骤S8)。在该情况下，在加速器马上要结束内核程序的执行之前，CPU从PG状态切换为进行运算的状态(PG状态停止；步骤S9)。通过在步骤S8至步骤S9的期间使CPU为PG状态，可以抑制整个运算处理系统的功耗及发热。
当加速器结束内核程序的执行后，输出数据被储存至加速器内保持运算结果的存储部中(运算结束；步骤S10)。
在结束内核程序的执行后，当CPU确认到将储存于存储部的输出数据传送到主存储器或外部存储装置的指令时(数据传送要求；步骤S11)，上述输出数据被传送至主存储器或外部存储装置并被储存至主存储器或外部存储装置(数据传送；步骤S12)。
通过反复进行上述步骤S1至步骤S12，可以在抑制CPU及加速器的功耗及发热的同时利用加速器进行CPU执行的部分运算。本发明的一个方式的半导体装置具有非诺依曼体系结构，与随着处理速度的增加功耗增大的诺依曼体系结构相比，可以以极少的功耗进行运算处理。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式5)
在本实施方式中，说明包括能够进行电源门控的CPU核心的CPU的一个例子。
图19示出CPU110的结构例子。CPU110包括CPU核心(CPU Core)200、L1(电平1)高速缓冲存储装置(L1 Cache)202、L2高速缓冲存储装置(L2 Cache)203、总线接口部(Bus I/F)205、电力开关210至212、电平转换器(LS)214。CPU核心200包括触发器220。
通过总线接口部205，CPU核心200、L1高速缓冲存储装置202与L2高速缓冲存储装置203彼此连接。
根据从外部输入的中断信号(Interrupts)、CPU110所生成的信号SLEEP1等的信号，PMU193进行时钟信号GCLK1、各种的PG(电源门控)控制信号(PG control signals)的生成。时钟信号GCLK1、PG控制信号被输入到CPU110。PG控制信号控制电力开关210至212、触发器220。
电力开关210、211分别控制向虚拟电源线V_VDD(以下，称为V_VDD线)供应电压VDDD、VDD1。电力开关212控制向电平转换器(LS)214供应电压VDDH。CPU110及PMU193不通过电力开关被输入电压VSSS。PMU193不通过电力开关被输入电压VDDD。
电压VDDD、VDD1是CMOS电路用驱动电压。电压VDD1是低于电压VDDD的休眠状态下的驱动电压。电压VDDH是OS晶体管用驱动电压且高于电压VDDD。
L1高速缓冲存储装置202、L2高速缓冲存储装置203和总线接口部205的每一个至少包括一个能够进行电源门控的电源定域。能够进行电源门控的电源定域设置有一个或多个电力开关。上述电力开关被PG控制信号控制。
触发器220用于寄存器。触发器220设置有备份电路。以下，说明触发器220。
图20A示出触发器220(Flip-flop)的电路结构例子。触发器220包括扫描触发器(Scan Flip-flop)221、备份电路(Buckup Circuit)222。
扫描触发器221包括节点D1、Q1、SD、SE、RT、CK、时钟缓冲电路221A。
节点D1是数据(data)输入节点，节点Q1是数据输出节点，节点SD是扫描测试用数据的输入节点。节点SE是信号SCE的输入节点。节点CK是时钟信号GCLK1的输入节点。时钟信号GCLK1被输入到时钟缓冲电路221A。扫描触发器221的模拟开关与时钟缓冲电路221A的节点CK1、CKB1连接。节点RT是复位信号(reset signal)的输入节点。
信号SCE是扫描使能信号，在PMU193生成。PMU193生成信号BK、RC。电平转换器214对信号BK、RC进行电平转移，生成信号BKH、RCH。信号BK是备份信号，信号RC是恢复信号。
扫描触发器221的电路结构不局限于图20，也可以使用在标准的电路库中准备的触发器。
备份电路222包括节点SD_IN、SN11、晶体管M11至M13及电容元件C11。
节点SD_IN是扫描测试数据的输入节点，连接于扫描触发器221的节点Q1。节点SN11是备份电路222的保持节点。电容元件C11是用来保持节点SN11的电压的存储电容器。
晶体管M11控制节点Q1与节点SN11之间的导通状态。晶体管M12控制节点SN11与节点SD之间的导通状态。晶体管M13控制节点SD_IN与节点SD之间的导通状态。晶体管M11、M13的开启/关闭被信号BKH控制，晶体管M12的开启/关闭被信号RCH控制。
与上述存储电路21所包括的晶体管61至63同样，晶体管M11至M13是OS晶体管。晶体管M11至M13具有包括背栅极的结构。晶体管M11至M13的背栅极与供应电压VBG1的电源线电连接。
优选的是，至少晶体管M11、M12为OS晶体管。由于OS晶体管的关态电流极小的特征，因此可以抑制节点SN11的电压下降，并且在保持数据时几乎不耗电，所以备份电路222具有非易失性特性。由于通过电容元件C11的充放电改写数据，所以备份电路222在原理上对改写次数没有限制，可以以低能量进行数据的写入及读出。
特别优选的是，备份电路222的所有晶体管为OS晶体管。如图20B所示，可以在由硅CMOS电路构成的扫描触发器221上层叠备份电路222。
与扫描触发器221相比，备份电路222的元件个数非常少，由此不需要为了层叠备份电路222改变扫描触发器221的电路结构及布局。也就是说，备份电路222是通用性非常高的备份电路。此外，可以在形成有扫描触发器221的区域内设置备份电路222，由此即使安装备份电路222也可以使触发器220的面积开销为0。因此，通过将备份电路222设置在触发器220，可以进行CPU核心200的电源门控。电源门控所需要的能量少，所以能够高效地对CPU核心200进行电源门控。
通过设置备份电路222，虽然晶体管M11所产生的寄生电容附加到节点Q1，但是其小于与节点Q1连接的逻辑电路所产生的寄生电容，因此不影响到扫描触发器221的工作。也就是说，即使设置备份电路222，实质上触发器220的性能也不会下降。
作为CPU核心200的低功耗状态，例如，可以设定时钟门控状态、电源门控状态及休眠状态。PMU193根据中断信号、信号SLEEP1等选择CPU核心200的低功耗模式。例如，在从正常工作状态转移到时钟门控状态时，PMU193停止生成时钟信号GCLK1。
例如，在从正常工作状态转移到休眠状态时，PMU193进行电压及/或频率调节。例如，在进行电压调节时，为了将电压VDD1输入到CPU核心200，PMU193使电力开关210开启并使电力开关211关闭。电压VDD1是不使扫描触发器221的数据消失的电压。在进行频率调节时，PMU193使时钟信号GCLK1的频率下降。
在将CPU核心200从正常工作状态转移到电源门控状态时，进行将扫描触发器221的数据备份到备份电路222的工作。在将CPU核心200从电源门控状态恢复到正常工作状态时进行将备份电路222的数据再次写入到触发器221的恢复工作。
使用OS晶体管的备份电路222的动态及静态功耗都小，所以非常适合于常闭运算。此外，可以将包括含有使用OS晶体管的备份电路222的CPU核心200的CPU110称为NoffCPU(注册商标)。NoffCPU包括非易失性存储器，在不需要工作时可以停止供电。即便安装触发器220，也几乎不会发生CPU核心200的性能下降以及动态电力的增加。
此外，CPU核心200也可以包括能够进行电源门控的多个电源定域。多个电源定域设置有用来控制电压的输入的一个或多个电力开关。此外，CPU核心200也可以具有一个或多个不进行电源门控的电源定域。例如，可以在不进行电源门控的电源定域设置用来控制触发器220、电力开关210至212的控制的电源门控控制电路。
注意，触发器220的应用不局限于CPU110。在CPU110中，也可以将触发器220用于设置在能够进行电源门控的电源定域中的寄存器。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式6)
在本实施方式中，说明上述实施方式所示的半导体装置的结构例子及可以应用于上述实施方式所示的半导体装置的晶体管的结构例子。
<半导体装置的结构例子>
图21示出上述实施方式所示的半导体装置的一个例子，该半导体装置包括晶体管300、晶体管500以及电容器600。此外，图22A是晶体管500的沟道长度方向上的截面图，图22B是晶体管500的沟道宽度方向上的截面图，并且图22C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。晶体管500具有关态电流低且场效应迁移率在高温下也不容易变化的特性。通过将晶体管500应用于上述实施方式所示的模拟运算器102、氧化物半导体存储器103及氧化物半导体存储器104等所包括的晶体管，可以实现性能在高温下也不容易下降的半导体装置。尤其是，通过利用关态电流小的特性将晶体管500应用于氧化物半导体存储器103及氧化物半导体存储器104所包含的晶体管，可以长时间保持写入的电位。
晶体管500例如设置在晶体管300上方，电容器600例如设置在晶体管300及晶体管500上方。此外，电容器600可以为上述实施方式所示的氧化物半导体存储器103及氧化物半导体存储器104等所包括的电容器等。此外，根据电路结构，不一定需要设置图21所示的电容器600。
晶体管300设置在衬底310上，包括元件分离层312、导电体316、绝缘体315、由衬底310的一部构成的半导体区域313、用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b。此外，晶体管300例如可以应用于上述实施方式所示的数字运算器101等所包括的晶体管等。此外，图21示出晶体管300的栅极通过电容器600的一对电极电连接于晶体管500的源极和漏极中的一个的结构，但是也可以根据数字运算器101等的结构而具有如下结构：晶体管300的源极及漏极中的一个通过电容器600的一对电极电连接于晶体管500的源极及漏极中的一个；晶体管300的源极及漏极中的一个通过电容器600的一对电极电连接于晶体管500的栅极；晶体管300的各端子不分别电连接于晶体管500的各端子及电容器600的各端子。
通过采用上述结构，如图2A、图2B、图3A、图3B所示，可以在包含Si的元件层上形成包含OS的元件层。
作为衬底310，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图22C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
此外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)、GaN(氮化镓)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(HighElectron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用包含氮化钛或氮化钽等中的至少一个的材料。为了兼具导电性和嵌入性，作为导电体优选使用包含钨或铝等中的至少一个的金属材料的叠层，尤其在耐热性方面上优选使用钨。
为了使形成在衬底310上的多个晶体管彼此分离设置有元件分离层312。元件分离层例如可以使用LOCOS(LOCal Oxidation of Silicon：硅局部氧化)法、STI(ShallowTrench Isolation：浅沟槽隔离)法或台面隔离法等形成。
此外，图21所示的晶体管300只是一个例子，本发明不局限于该结构，可以根据电路结构、驱动方法而使用合适的晶体管。例如，晶体管300也可以具有平面型结构而不具有图22C所示的FIN型结构。例如，当在半导体装置中使用只由OS晶体管构成的单极性电路时，如图23所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。关于晶体管500将在后面详细描述。此外，在本说明书等中，单极性电路是指只包括n沟道型晶体管及p沟道型晶体管中的一个极性的晶体管的电路。
在图23中，晶体管300设置在衬底310A上，在此情况下，也可以使用与图21的半导体装置的衬底310同样的半导体衬底作为衬底310A。此外，在图23中，使用与图21的半导体装置的衬底310同样的半导体衬底作为衬底310A，该情况下，也可以在该半导体衬底上形成图21所示的晶体管300等。作为衬底310A，例如可以使用SOI衬底、玻璃衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等，可以举出如下例子。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作为例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜、纸类等。
通过采用上述结构，如图2B、图3B、图5B、图16B所示，可以在第一包含OS的元件层上形成第二包含OS的元件层。
图21所示的晶体管300从衬底310一侧依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因被绝缘体320及绝缘体322覆盖的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP：Chemichal Mechanical Polishing)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢、杂质等从衬底310或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当换算为氢原子的脱离量时，绝缘体324的单位面积的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的包含钨或钼等中的至少一个的高熔点材料，尤其优选使用钨。或者，优选使用包含铝或铜等中的至少一个的低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图21中，在绝缘体326及导电体330的上方依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对包含水或氢等中的至少一个的杂质具有阻挡性的绝缘体。此外，与绝缘体326同样，绝缘体352及绝缘体354优选使用相对介电常数较低的绝缘体以降低布线间产生的寄生电容。此外，导电体356优选包含对包含水或氢等中的至少一个的杂质具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，在绝缘体354及导电体356上依次层叠有绝缘体360、绝缘体362及绝缘体364。
此外，与绝缘体324等同样，绝缘体360优选使用对包含水或氢等中的至少一个的杂质具有阻挡性的绝缘体。因此，绝缘体360例如可以使用可用于绝缘体324等的材料。
绝缘体362及绝缘体364被用作层间绝缘膜及平坦化膜。此外，与绝缘体324同样，绝缘体362及绝缘体364例如优选使用对包含水或氢等中的至少一个的杂质具有阻挡性的绝缘体。因此，绝缘体362及/或绝缘体364可以使用可用于绝缘体324等的材料。
此外，绝缘体360、绝缘体362及绝缘体364各自的重叠于部分导电体356的区域中形成有开口部，并以嵌入该开口部的方式设置有导电体366。此外，导电体366还形成在绝缘体362上。导电体366例如具有与晶体管300连接的插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料设置。
在绝缘体364及导电体366上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的任意个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢等杂质从衬底310或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中例如嵌入有导电体518、构成晶体管500的导电体(例如，图22A及图22B所示的导电体503)等。此外，导电体518被用作与电容器600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体516上方设置有晶体管500。
如图22A及图22B所示，晶体管500包括绝缘体514上的绝缘体516、以嵌入绝缘体514或绝缘体516中的方式配置的导电体503(导电体503a及导电体503b)、绝缘体516及导电体503上的绝缘体522、绝缘体522上的绝缘体524、绝缘体524上的氧化物530a、氧化物530a上的氧化物530b、氧化物530b上的导电体542a、导电体542a上的绝缘体571a、氧化物530b上的导电体542b、导电体542b上的绝缘体571b、氧化物530b上的绝缘体552、绝缘体552上的绝缘体550、绝缘体550上的绝缘体554、位于绝缘体554上并与氧化物530b的一部分重叠的导电体560(导电体560a及导电体560b)、以及配置在绝缘体522、绝缘体524、氧化物530a、氧化物530b、导电体542a、导电体542b、绝缘体571a及绝缘体571b上的绝缘体544。在此，如图22A及图22B所示，绝缘体552与绝缘体522的顶面、绝缘体524的侧面、氧化物530a的侧面、氧化物530b的侧面及顶面、导电体542的侧面、绝缘体571的侧面、绝缘体544的侧面、绝缘体580的侧面及绝缘体550的底面接触。此外，导电体560的顶面以高度与绝缘体554的最上部、绝缘体550的最上部、绝缘体552的最上部及绝缘体580的顶面的高度大致一致的方式配置。此外，绝缘体574与导电体560、绝缘体552、绝缘体550、绝缘体554和绝缘体580各自的顶面的至少一部分接触。
在绝缘体580及绝缘体544中形成到达氧化物530b的开口。在该开口内设置绝缘体552、绝缘体550、绝缘体554及导电体560。此外，在晶体管500的沟道长度方向上，绝缘体571a及导电体542a与绝缘体571b及导电体542b间设置有导电体560、绝缘体552、绝缘体550及绝缘体554。绝缘体554具有与导电体560的侧面接触的区域及与导电体560的底面接触的区域。
氧化物530优选包括绝缘体524上的氧化物530a及氧化物530a上的氧化物530b。当在氧化物530b下包括氧化物530a时，可以抑制杂质从形成在氧化物530a的下方的结构物向氧化物530b扩散。
在晶体管500中，氧化物530具有氧化物530a及氧化物530b这两层的叠层结构，但是本发明不局限于此。例如，可以具有氧化物530b的单层结构或三层以上的叠层结构，也可以具有氧化物530a及氧化物530b分别为叠层的结构。
导电体560被用作第一栅(也称为顶栅极)电极，导电体503被用作第二栅(也称为背栅极)电极。此外，绝缘体552、绝缘体550及绝缘体554被用作第一栅极绝缘体，绝缘体522及绝缘体524被用作第二栅极绝缘体。注意，有时将栅极绝缘体称为栅极绝缘层或栅极绝缘膜。此外，导电体542a被用作源极和漏极中的一个，导电体542b被用作源极和漏极中的另一个。此外，氧化物530的与导电体560重叠的区域的至少一部分被用作沟道形成区域。
在此，图24A示出图22A中的沟道形成区域附近的放大图。由于氧化物530b被供应氧，沟道形成区域形成在导电体542a和导电体542b之间的区域中。因此，如图24A所示，氧化物530b包括被用作晶体管500的沟道形成区域的区域530bc及以夹着区域530bc的方式设置并被用作源极区域或漏极区域的区域530ba及区域530bb。区域530bc的至少一部分与导电体560重叠。换言之，区域530bc设置在导电体542a与导电体542b间的区域中。区域530ba与导电体542a重叠，区域530bb与导电体542b重叠。
被用作沟道形成区域的区域530bc是与区域530ba及区域530bb相比其氧空位(在本说明书等中，金属氧化物中的氧空位有时被称为VO(oxygen vacancy))少或杂质浓度低，由此载流子浓度低的高电阻区域。因此，区域530bc可以说是i型(本征)或实质上i型的区域。
在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域存在杂质或氧空位(VO)，电特性则容易变动，有时降低可靠性。此外，氧空位(VO)附近的氢形成氢进入氧空位(VO)中的缺陷(下面有时称为VOH)而可能会生成成为载流子的电子。因此，当在氧化物半导体中的形成沟道的区域中包含氧空位时，晶体管会成为常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。
此外，在被用作源极区域或漏极区域的区域530ba及区域530bb中，氧空位(VO)多并且氢、氮及金属元素等中的至少一个的杂质的浓度高。因此，区域530ba及区域530bb的载流子浓度提高，所以被低电阻化。就是说，区域530ba及区域530bb是比区域530bc载流子浓度高且电阻低的n型区域。
在此，被用作沟道形成区域的区域530bc的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对被用作沟道形成区域的区域530bc的载流子浓度的下限值没有特别的限定，例如，可以将其设定为1×10-9cm-3。
此外，也可以在区域530bc与区域530ba或区域530bb之间形成载流子浓度等于或低于区域530ba及区域530bb的载流子浓度且等于或高于区域530bc的载流子浓度的区域。换言之，该区域被用作区域530bc与区域530ba或区域530bb的接合区域。该接合区域的氢浓度有时相等于或低于区域530ba及区域530bb的氢浓度且等于或高于区域530bc的氢浓度。此外，该接合区域的氧空位有时等于或少于区域530ba及区域530bb的氧空位且等于或多于区域530bc的氧空位。
注意，图24A示出区域530ba、区域530bb及区域530bc形成在氧化物530b中的例子，但是本发明不局限于此。例如，上述各区域也可以形成在氧化物530b和氧化物530a中。
在氧化物530中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度并不需要按每区域分阶段地变化，也可以在各区域中逐渐地变化。就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度越低即可。
优选在晶体管500中将被用作半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物530(氧化物530a、氧化物530b)。
被用作半导体的金属氧化物优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
例如，作为氧化物530优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。此外，作为氧化物530也可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
在此，优选的是，用于氧化物530b的金属氧化物中的In与元素M的原子个数比大于用于氧化物530a的金属氧化物中的In与元素M的原子个数比。
如此，通过在氧化物530b下配置氧化物530a，可以抑制杂质及过多的氧从形成在氧化物530a的下方的结构物向氧化物530b扩散。
此外，氧化物530a及氧化物530b除了氧以外还包含共同元素(作为主要成分)，所以可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因为可以降低氧化物530a与氧化物530b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
氧化物530b优选具有结晶性。尤其是，优选使用CAAC-OS(c-axis alignedcrystalline oxide semiconductor：c轴取向结晶氧化物半导体)作为氧化物530b。
CAAC-OS具有结晶性高的致密结构且是杂质、缺陷(例如，氧空位(VO等)少的金属氧化物。尤其是，通过在形成金属氧化物后以金属氧化物不被多晶化的温度(例如，400℃以上且600℃以下)进行热处理，可以使CAAC-OS具有结晶性更高的致密结构。如此，通过进一步提高CAAC-OS的密度，可以进一步降低该CAAC-OS中的杂质或氧的扩散。
另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性且可靠性良好。
在使用氧化物半导体的晶体管中，如果在氧化物半导体的形成沟道的区域中存在杂质或氧空位，电特性则容易变动，有时降低可靠性。此外，氧空位附近的氢形成氢进入氧空位中的缺陷(下面有时称为VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体的形成沟道的区域中包含氧空位时，晶体管会具有常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。换言之，优选的是，氧化物半导体中的形成沟道的区域的载流子浓度降低且被i型化(本征化)或实质上被i型化。
相对于此，通过在氧化物半导体附近设置包含通过加热脱离的氧(以下，有时称为过剩氧)的绝缘体而进行热处理，可以从该绝缘体向氧化物半导体供应氧而减少氧空位及VOH。注意，在对源极区域或漏极区域供应过多的氧时，有可能引起晶体管500的通态电流下降或者场效应迁移率的下降。并且，在供应到源极区域或漏极区域的氧量在衬底面内有不均匀时，包括晶体管的半导体装置特性发生不均匀。
因此，优选的是，在氧化物半导体中，被用作沟道形成区域的区域530bc的载流子浓度得到降低且被i型化或实质上被i型化。另一方面，优选的是，被用作源极区域或漏极区域的区域530ba及区域530bb的载流子浓度高且被n型化。换言之，优选减少氧化物半导体的区域530bc的氧空位及VOH且区域530ba及区域530bb不被供应过多的氧。
于是，本实施方式以在氧化物530b上设置导电体542a及导电体542b的状态在含氧气氛下进行微波处理来减少区域530bc的氧空位及VOH。在此，微波处理例如是指使用包括利用微波生成高密度等离子体的电源的装置的处理。
通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化而使该氧等离子体作用。此时，也可以将微波或RF等高频照射到区域530bc。通过等离子体、微波等的作用，可以使区域530bc的VOH分开。可以将氢(H)从区域530bc去除而由氧填补氧空位(VO)。换言之，在区域530bc中发生“VOH→H+VO”的反应，可以降低区域530bc的氢浓度。由此，可以减少区域530bc中的氧空位及VOH而降低载流子浓度。
此外，当在含氧气氛下进行微波处理时，微波、RF等高频、氧等离子体等被导电体542a及导电体542b遮蔽而不作用于区域530ba及区域530bb。再者，可以通过覆盖氧化物530b及导电体542的绝缘体571及绝缘体580降低氧等离子体的作用。由此，在进行微波处理时在区域530ba及区域530bb中不发生VOH的减少以及过多的氧的供应，因此可以防止载流子浓度的降低。
此外，优选在形成成为绝缘体552的绝缘膜之后或者在形成成为绝缘体550的绝缘膜之后以含氧气氛进行微波处理。如此，通过经由绝缘体552或绝缘体550以含氧气氛进行微波处理，可以对区域530bc高效地注入氧。此外，通过以与导电体542的侧面及区域530bc的表面接触的方式配置绝缘体552，可以抑制区域530bc被注入不必要的氧，因此可以抑制导电体542的侧面的氧化。此外，可以抑制在形成成为绝缘体550的绝缘膜时导电体542的侧面被氧化。
此外，作为注入到区域530bc中的氧，有氧原子、氧分子、氧自由基(也称为O自由基，包含不成对电子的原子、分子或离子)等各种方式。注入到区域530bc中的氧可以为上述方式中的任一个或多个，尤其优选为氧自由基。此外，由于可以提高绝缘体552及绝缘体550的膜品质，晶体管500的可靠性得到提高。
如上所述，可以在氧化物半导体的区域530bc中选择性地去除氧空位及VOH而使区域530bc成为i型或实质上i型。并且，可以抑制对被用作源极区域或漏极区域的区域530ba及区域530bb供应过多的氧而保持n型。由此，可以抑制晶体管500的电特性变动而抑制在衬底面内晶体管500的电特性不均匀。
通过采用上述结构，可以提供一种晶体管特性不均匀小的半导体装置。此外，可以提供一种可靠性良好的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。
此外，如图22B所示，在从晶体管500的沟道宽度的截面看时，也可以在氧化物530b的侧面与氧化物530b的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部也可以弯曲(以下，也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体542重叠的区域的氧化物530b的厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以提高绝缘体552、绝缘体550、绝缘体554及导电体560的氧化物530b的覆盖性。
氧化物530优选具有化学组成互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的In与元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物530a的金属氧化物中的In与元素M的原子个数比。
此外，氧化物530b优选为具有CAAC-OS等的结晶性的氧化物。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物530b抽出氧。因此，即使进行热处理也可以减少氧从氧化物530b被抽出，所以晶体管500对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
在此，在氧化物530a与氧化物530b的接合部中，导带底平缓地变化。换言之，也可以将上述情况表示为氧化物530a与氧化物530b的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了包含氧之外还包含共同元素作为主要成分，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-M-Zn氧化物的情况下，作为氧化物530a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、铟氧化物等。
具体而言，作为氧化物530a使用In∶M∶Zn＝1∶3∶4[原子个数比]或其附近的组成或者In∶M∶Zn＝1∶1∶0.5[原子个数比]或其附近的组成的金属氧化物，即可。此外，作为氧化物530b，使用In∶M∶Zn＝1∶1∶1[原子个数比]或其附近的组成、In∶M∶Zn＝4∶2∶3[原子个数比]或其附近的组成的金属氧化物，即可。注意，附近的组成包括所希望的原子个数比的±30％的范围。此外，作为元素M优选使用镓。
此外，在通过溅射法形成金属氧化物时，上述原子个数比不局限于所形成的金属氧化物的原子个数比，而也可以是用于金属氧化物的形成的溅射靶材的原子个数比。
此外，如图22A等所示，由于以与氧化物530的顶面及侧面接触的方式设置由氧化铝等形成的绝缘体552，氧化物530所包含的铟有时分布在氧化物530和绝缘体552的界面及其附近。因此，氧化物530的表面附近具有接近铟氧化物的原子个数比或者接近In-Zn氧化物的原子个数比。在如此氧化物530，尤其是氧化物530b的表面附近的铟的原子个数比较大时，可以提高晶体管500的场效应迁移率。
通过使氧化物530a及氧化物530b具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导带来的影响减少，从而晶体管500可以得到高通态电流及高频特性。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选被用作抑制水、氢等杂质从衬底一侧或晶体管500的上方扩散到晶体管500的阻挡绝缘膜。因此，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
此外，在本说明书中，阻挡绝缘膜是指具有阻挡性的绝缘膜。在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘体，例如可以使用氧化铝、氧化镁、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。例如，作为绝缘体512、绝缘体544及绝缘体576，优选使用氢阻挡性更高的氮化硅等。此外，例如，作为绝缘体514、绝缘体571、绝缘体574及绝缘体581，优选使用俘获并固定氢的性能高的氧化铝或氧化镁等。由此，可以抑制水、氢等杂质经过绝缘体512及绝缘体514从衬底一侧扩散到晶体管500一侧。或者，可以抑制水、氢等杂质从配置在绝缘体581的外方的层间绝缘膜等扩散到晶体管500一侧。或者，可以抑制包含在绝缘体524等中的氧经过绝缘体512及绝缘体514扩散到衬底一侧。或者，可以抑制含在绝缘体580等中的氧经过绝缘体574等向晶体管500的上方扩散。如此，优选采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581围绕晶体管500的结构。
在此，作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有非晶结构的氧化物。例如，优选使用AlOx(x是大于0的任意数)或MgOy(y是大于0的任意数)等金属氧化物。上述具有非晶结构的金属氧化物有时具有如下性质：氧原子具有悬空键而由该悬空键俘获或固定氢。通过将上述具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以俘获或固定含在晶体管500中的氢或存在于晶体管500的周围的氢。尤其是，优选俘获或固定含在晶体管500中的沟道形成区域的氢。通过将具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以制造具有良好特性的可靠性高的晶体管500及半导体装置。
此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581优选具有非晶结构，但是也可以在其一部分形成多晶结构的区域。此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581也可以具有层叠有非晶结构的层与多晶结构的层的多层结构。例如，也可以具有在非晶结构的层上层叠有多晶结构的层的叠层结构。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的成膜例如可以利用溅射法。溅射法不需要作为沉积气体使用包含氢的分子，所以可以降低绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的氢浓度。作为成膜方法，除了溅射法以外还可以适当地使用化学气相沉积(CVD：ChemicalVapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积法(ALD：Atomic Layer Deposition)法等。
此外，有时优选降低绝缘体512、绝缘体544及绝缘体576的电阻率。例如，通过使绝缘体512、绝缘体544及绝缘体576的电阻率约为1×1013Ωcm，在半导体装置制造工序的利用等离子体等的处理中，有时绝缘体512、绝缘体544及绝缘体576可以缓和导电体503、导电体542、导电体560的电荷积聚。绝缘体512、绝缘体544及绝缘体576的电阻率为1×1010Ωcm以上且1×1015Ωcm以下。
此外，绝缘体516、绝缘体574、绝缘体580及绝缘体581的介电常数优选比绝缘体514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体516、绝缘体580及绝缘体581，适当地使用氧化硅、氧氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
此外，绝缘体581例如优选为被用作层间膜、平坦化膜等的绝缘体。
导电体503以与氧化物530及导电体560重叠的方式配置。在此，导电体503优选以嵌入绝缘体516的开口中的方式设置。此外，导电体503的一部分有时嵌入绝缘体514中。
导电体503包括导电体503a及导电体503b。导电体503a以与该开口的底面及侧壁接触的方式设置。导电体503b以嵌入形成在导电体503a的凹部中的方式设置。在此，导电体503b的顶面与导电体503a的顶面的高度及绝缘体516的顶面的高度大致一致。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体503a使用具有抑制氢的扩散的功能的导电材料，可以防止含在导电体503b中的氢等杂质通过绝缘体524等扩散到氧化物530。此外，通过作为导电体503a使用具有抑制氧的扩散的功能的导电材料，可以抑制导电体503b被氧化而导电率下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。因此，作为导电体503a使用单层或叠层的上述导电材料即可。例如，作为导电体503a使用氮化钛即可。
此外，导电体503b优选使用以钨、铜或铝为主要成分的导电材料。例如，导电体503b可以使用钨。
导电体503有时被用作第二栅电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压(Vth)。尤其是，通过对导电体503施加负电位，可以增大晶体管500的Vth而减少关态电流。由此，与不对导电体503施加负电位的情况相比，在对导电体503施加负电位的情况下，可以减少对导电体560施加的电位为0V时的漏极电流。
此外，导电体503的电阻率根据上述施加到导电体503的电位设计，导电体503的厚度根据该电阻率设定。此外，绝缘体516的厚度与导电体503大致相同。在此，优选在导电体503的设计允许的范围内减少导电体503及绝缘体516的厚度。通过减少绝缘体516的厚度，可以降低含在绝缘体516中的氢等杂质的绝对量，所以可以抑制该杂质扩散到氧化物530。
此外，导电体503在被俯视时优选比氧化物530的不与导电体542a及导电体542b重叠的区域大。尤其是，如图22B所示，导电体503优选延伸到氧化物530a及氧化物530b的沟道宽度方向的端部的外侧的区域。就是说，优选在氧化物530的沟道宽度方向的侧面的外侧，导电体503和导电体560隔着绝缘体重叠。通过具有上述结构，可以由被用作第一栅电极的导电体560的电场和被用作第二栅电极的导电体503的电场电围绕氧化物530的沟道形成区域。在本说明书中，将由第一栅极及第二栅极的电场电围绕沟道形成区域的晶体管结构称为surrounded channel(S-channel)结构。
在本说明书等中，S-channel结构的晶体管是指由一对栅电极中的一方及另一方的电场电围绕沟道形成区域的晶体管的结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以实现对短沟道效应的耐性得到提高的晶体管，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，如图22B所示，将导电体503延伸来用作布线。但是，本发明不局限于此，也可以在导电体503下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体503。例如，在多个晶体管中可以共同使用导电体503。
注意，示出在晶体管500中作为导电体503层叠有导电体503a及导电体503b的结构，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
绝缘体522及绝缘体524被用作栅极绝缘体。
绝缘体522优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，与绝缘体524相比，绝缘体522优选具有抑制氢和氧中的一方或双方的扩散的功能。
绝缘体522优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放到衬底一侧及氢等杂质从晶体管500的周围部扩散到氧化物530的层。因此，通过设置绝缘体522，可以抑制氢等杂质扩散到晶体管500的内侧，而可以抑制在氧化物530中生成氧空位。此外，可以抑制导电体503与绝缘体524及氧化物530等所包含的氧起反应。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇或氧化锆。或者，也可以对上述绝缘体进行氮化处理。此外，作为绝缘体522还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
此外，作为绝缘体522，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，作为绝缘体522有时可以使用锆钛酸铅(PZT)、钛酸锶(SrTiO3)、(Ba，Sr)TiO3(BST)等介电常数高的物质。
作为与氧化物530接触的绝缘体524，例如适当地使用氧化硅、氧氮化硅等即可。
此外，在晶体管500的制造工序中，热处理优选在氧化物530的表面露出的状态下进行。该热处理例如优选以100℃以上且600℃以下，更优选以350℃以上且550℃以下进行。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，热处理优选在氧气氛下进行。由此，对氧化物530供应氧，从而可以减少氧空位(VO)。热处理也可以在减压状态下进行。此外，也可以在氮气体或惰性气体的气氛下进行热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。此外，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理，然后连续地在氮气体或惰性气体的气氛下进行热处理。
通过对氧化物530进行加氧化处理，可以由所供应的氧填补氧化物530中的氧空位，换言之可以促进“VO+O→null”的反应。再者，氧化物530中残留的氢与被供给的氧发生反应而可以将氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位再结合而形成VOH。
此外，绝缘体522及绝缘体524也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。此外，绝缘体524也可以形成为岛状且与氧化物530a重叠。在此情况下，绝缘体544与绝缘体524的侧面及绝缘体522的顶面接触。
导电体542a及导电体542b与氧化物530b的顶面接触。导电体542a及导电体542b分别被用作晶体管500的源电极或漏电极。
作为导电体542(导电体542a及导电体542b)例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
注意，有时包含在氧化物530b等中的氢扩散到导电体542a或导电体542b。尤其是，通过作为导电体542a及导电体542b使用包含钽的氮化物，有时包含在氧化物530b等中的氢容易扩散到导电体542a或导电体542b，该扩散的氢与导电体542a或导电体542b所包含的氮键合。也就是说，有时包含在氧化物530b等中的氢被导电体542a或导电体542b吸收。
此外，优选在导电体542的侧面与导电体542的顶面之间不形成弯曲面。通过使导电体542不具有该弯曲面，可以增大沟道宽度方向的截面上的导电体542的截面积。由此，增大导电体542的导电率，从而可以增大晶体管500的通态电流。
绝缘体571a与导电体542a的顶面接触，绝缘体571b与导电体542b的顶面接触。绝缘体571优选被用作至少对氧具有阻挡性的绝缘膜。因此，绝缘体571优选具有抑制氧扩散的功能。例如，与绝缘体580相比，绝缘体571优选具有进一步抑制氧扩散的功能。作为绝缘体571，例如可以使用氮化硅等包含硅的氮化物。此外，绝缘体571优选具有俘获氢等杂质的功能。在此情况下，绝缘体571可以使用具有非晶结构的金属氧化物，例如，氧化铝或氧化镁等绝缘体。尤其是，绝缘体571特别优选使用具有非晶结构的氧化铝或由非晶结构组成的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体544以覆盖绝缘体524、氧化物530a、氧化物530b、导电体542及绝缘体571的方式设置。绝缘体544优选具有俘获并固定氢的功能。在此情况下，绝缘体544优选包括氮化硅或具有非晶结构的金属氧化物，例如，氧化铝或氧化镁等绝缘体。此外，例如，作为绝缘体544也可以使用氧化铝与该氧化铝上的氮化硅的叠层膜。
通过设置上述绝缘体571及绝缘体544，可以由对氧具有阻挡性的绝缘体包围导电体542。换言之，可以抑制包含在绝缘体524及绝缘体580中的氧扩散到导电体542中。由此，可以抑制包含在绝缘体524及绝缘体580中的氧而导致导电体542直接被氧化使得电阻率增大而通态电流减少。
绝缘体552被用作栅极绝缘体的一部分。作为绝缘体552优选使用氧阻挡绝缘膜。作为绝缘体552使用上述可用于绝缘体574的绝缘体即可。作为绝缘体552优选使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，可以使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体552，使用氧化铝。此时，绝缘体552是至少包含氧及铝的绝缘体。
如图22B所示，绝缘体552以与氧化物530b的顶面及侧面、氧化物530a的侧面、绝缘体524的侧面及绝缘体522的顶面接触的方式设置。就是说，在沟道宽度方向的截面中氧化物530a、氧化物530b及绝缘体524的与导电体560重叠的区域被绝缘体552覆盖。因此，可以利用具有氧阻挡性的绝缘体552防止在进行热处理等时氧化物530a及氧化物530b中的氧脱离。因此，可以减少在氧化物530a及氧化物530b中形成氧空位(VO)。由此，可以减少形成在区域530bc中的氧空位(VO)及VOH。因此，可以提高晶体管500的电特性及可靠性。
此外，反之，即使绝缘体580及绝缘体550等包含过多的氧，也可以抑制该氧过度供应到氧化物530a及氧化物530b。因此，可以抑制区域530ba及区域530bb通过区域530bc被过度氧化而导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，如图22A所示，绝缘体552以与导电体542、绝缘体544、绝缘体571及绝缘体580各自的侧面接触的方式设置。因此，可以减少导电体542的侧面被氧化而氧化膜形成在该侧面。因此，可以抑制导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，绝缘体552需要与绝缘体554、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体552的厚度优选小。绝缘体552的厚度为0.1nm以上、0.5nm以上或1.0nm以上且1.0nm以下、3.0nm以下或5.0nm以下。上述下限值及上限值可以分别组合。此时，绝缘体552的至少一部分是具有上述厚度的区域即可。此外，绝缘体552的厚度优选比绝缘体550的厚度小。此时，绝缘体552的至少一部分是厚度比绝缘体550小的区域即可。
为了如上所述地将绝缘体552形成得薄，优选利用ALD法形成绝缘体552。ALD法有只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用收到等离子体激发的反应物的PEALD(Plasma Enhanced ALD)法等。在PEALD法中，通过利用等离子体可以在更低温下进行形成，所以有时是优选的。
此外，ALD法可以利用作为原子的性质的自调整性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。因此，可以在形成于绝缘体580等中的开口的侧面等以上述较小的厚度且高覆盖性形成绝缘体552。
ALD法中使用的前驱物有时包含碳等。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用二次离子质谱分析(SIMS：Secondary Ion Mass Spectrometry)或X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)测量。
绝缘体550被用作栅极绝缘体的一部分。绝缘体550优选以与绝缘体552的顶面接触的方式配置。绝缘体550可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此时，绝缘体550是至少包含氧及硅的绝缘体。
与绝缘体524同样，优选绝缘体550中的水、氢等杂质的浓度得到降低。绝缘体550的厚度优选为1nm以上或0.5nm以上且15.0nm以下或20nm以下。上述下限值及上限值可以分别组合。此时，绝缘体550的至少一部分是具有上述厚度的区域即可。
在图22A及图22B等中，示出绝缘体550具有单层的结构，但是本发明不局限于此，也可以采用两层以上的叠层结构。例如，如图24B所示，绝缘体550也可以具有绝缘体550a与绝缘体550a上的绝缘体550b这两层的叠层结构。
如图24B所示，在使绝缘体550具有两层叠层结构的情况下，优选的是，下层的绝缘体550a使用容易使氧透过的绝缘体形成，而上层的绝缘体550b使用具有抑制氧的扩散的功能的绝缘体形成。通过采用这种结构，可以抑制包含在绝缘体550a中的氧扩散到导电体560。换言之，可以抑制对氧化物530供应的氧量的减少。此外，可以抑制因包含在绝缘体550a中的氧导致的导电体560的氧化。例如，绝缘体550a使用上述的能够用于绝缘体550的材料，绝缘体550b使用包含铝和铪中的一方或双方的氧化物的绝缘体，即可。作为该绝缘体，可以使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体550b，使用氧化铪。此时，绝缘体550b是至少包含氧及铪的绝缘体。此外，绝缘体550b的厚度优选为0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。此时，绝缘体550b的至少一部分是具有上述厚度的区域即可。
注意，当绝缘体550a使用氧化硅或氧氮化硅等时，绝缘体550b也可以使用相对介电常数高的high-k材料的绝缘材料形成。通过作为栅极绝缘体采用绝缘体550a及绝缘体550b的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。因此，可以提高绝缘体550的绝缘耐压。
绝缘体554被用作栅极绝缘体的一部分。作为绝缘体554优选使用氢阻挡绝缘膜。由此，可以防止包含在导电体560中的氢等杂质扩散到绝缘体550及氧化物530b。作为绝缘体554使用上述可用于绝缘体576的绝缘体即可。例如，作为绝缘体554使用利用PEALD法形成的氮化硅即可。此时，绝缘体554是至少包含氮、硅的绝缘体。
此外，绝缘体554也可以还具有氧阻挡性。由此，可以抑制包含在绝缘体550中的氧扩散到导电体560。
此外，绝缘体554需要与绝缘体552、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体554的厚度优选小。绝缘体554的厚度为0.1nm以上、0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。上述下限值及上限值可以分别组合。此时，绝缘体554的至少一部分是具有上述厚度的区域即可。此外，绝缘体554的厚度优选比绝缘体550的厚度小。此时，绝缘体554的至少一部分是厚度比绝缘体550小的区域即可。
导电体560被用作晶体管500的第一栅电极。导电体560优选包括导电体560a以及配置在导电体560a上的导电体560b。例如，优选以包围导电体560b的底面及侧面的方式配置导电体560a。此外，如图22A及图22B所示，导电体560的顶面与绝缘体550的顶面大致对齐。虽然在图22A及图22B中导电体560具有导电体560a和导电体560b的两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体560a具有抑制氧的扩散的功能时，可以抑制绝缘体550所包含的氧使导电体560b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。
此外，由于导电体560还被用作布线，所以优选使用导电性高的导电体。例如，导电体560b可以使用钨、铜或铝为主要成分的导电材料。此外，导电体560b可以具有叠层结构。具体而言，导电体560b例如可以包含钛或氮化钛与上述导电材料。
此外，在晶体管500中，以嵌入绝缘体580等的开口中的方式自对准地形成导电体560。通过如此形成导电体560，可以在导电体542a和导电体542b之间的区域中无需对准并确实地配置导电体560。
此外，如图22B所示，在晶体管500的沟道宽度方向上，以绝缘体522的底面为基准，导电体560的导电体560不与氧化物530b重叠的区域的底面的高度优选比氧化物530b的底面的高度低。通过采用被用作栅电极的导电体560隔着绝缘体550等覆盖氧化物530b的沟道形成区域的侧面及顶面的结构，容易使导电体560的电场作用于氧化物530b的沟道形成区域整体。由此，可以提高晶体管500的通态电流及频率特性。以绝缘体522的底面为基准时的氧化物530a及氧化物530b不与导电体560重叠的区域的导电体560的底面的高度与氧化物530b的底面的高度之差为0nm以上、3nm以上或5nm以上且20nm以下、50nm以下或100nm以下。上述下限值及上限值可以分别组合。
绝缘体580设置在绝缘体544上，在将设置绝缘体550及导电体560的区域中形成开口。此外，绝缘体580的顶面也可以被平坦化。
优选的是，被用作层间膜的绝缘体580的介电常数低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体580例如优选使用与绝缘体516同样的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
绝缘体580中的水、氢等杂质浓度优选得到降低。例如，作为绝缘体580适当地使用氧化硅、氧氮化硅等包含硅的氧化物即可。
绝缘体574优选被用作抑制水、氢等杂质从上方向绝缘体580扩散的阻挡绝缘膜且具有俘获氢等杂质的功能。此外，绝缘体574优选被用作抑制氧透过的阻挡绝缘膜。作为绝缘体574，使用具有非晶结构的金属氧化物，例如氧化铝等绝缘体即可。此时的绝缘体574是至少包含氧及铝的绝缘体。通过在夹在绝缘体512与绝缘体581的区域内设置与绝缘体580接触且具有俘获氢等杂质的功能的绝缘体574，可以俘获包含在绝缘体580等中的氢等杂质而将该区域内的氢量为一定的值。尤其是，绝缘体574优选使用具有非晶结构的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体576可以被用作抑制水、氢等杂质从上方扩散到绝缘体580的阻挡绝缘膜。绝缘体576配置在绝缘体574上。作为绝缘体576，优选使用氮化硅或氮氧化硅等包含硅的氮化物。例如，作为绝缘体576使用通过溅射法形成的氮化硅。通过使用溅射法形成绝缘体576，可以形成密度高的氮化硅膜。此外，作为绝缘体576，也可以在通过溅射法形成的氮化硅上还层叠通过PEALD法或CVD法形成的氮化硅。
此外，晶体管500的第一端子及第二端子中的一个与用作插头的导电体540a电连接，晶体管500的第一端子及第二端子中的另一个与用作插头的导电体540b电连接。在本说明书等中，将导电体540a及导电体540b统称为导电体540。
作为一个例子，导电体540a设置在与导电体542a重叠的区域。具体而言，在与导电体542a重叠的区域，在图22A所示的绝缘体544、绝缘体571、绝缘体580、绝缘体574、绝缘体576、绝缘体581、图21所示的绝缘体582以及绝缘体586中形成有开口部，在该开口部的内侧设置有导电体540a。此外，作为一个例子，导电体540b设置在与导电体542b重叠的区域。具体而言，在与导电体542b重叠的区域，在图22A所示的绝缘体544、绝缘体571、绝缘体580、绝缘体574、绝缘体576、绝缘体581、图21所示的绝缘体582以及绝缘体586中形成有开口部，在该开口部的内侧设置有导电体540b。关于绝缘体582及绝缘体586将在后面描述。
此外，如图22A所示，也可以在与导电体542a重叠的区域中的开口部的侧面与导电体540a之间设置绝缘体541a作为具有杂质阻挡性的绝缘体。同样，也可以在与导电体542b重叠的区域中的开口部的侧面与导电体540b之间设置绝缘体541b作为具有杂质阻挡性的绝缘体。在本说明书等中，将绝缘体541a及绝缘体541b统称为绝缘体541。
导电体540a及导电体540b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体540a及导电体540b也可以具有叠层结构。
当作为导电体540采用叠层结构时，作为配置在绝缘体581、绝缘体576、绝缘体574、绝缘体580、绝缘体544及绝缘体571附近的第一导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。此外，可以防止包含在绝缘体576的上方的层的水、氢等杂质通过导电体540a及导电体540b混入到氧化物530。
作为绝缘体541a及绝缘体541b，使用可用于绝缘体544等的阻挡绝缘膜即可。作为绝缘体541a及绝缘体541b，例如可以使用氮化硅、氧化铝、氮氧化硅等绝缘体。因为绝缘体541a及绝缘体541b与绝缘体576、绝缘体574及绝缘体571接触地设置，所以可以抑制包含在绝缘体580等中的水、氢等杂质经过导电体540a及导电体540b混入氧化物530。尤其是，氮化硅的氢阻挡性高，所以是优选的。此外，可以防止绝缘体580所包含的氧被导电体540a及导电体540b吸收。
在绝缘体541a及绝缘体541b具有如图22A所示那样的叠层结构时，作为与绝缘体580等的开口的内壁接触的第一绝缘体以及其内侧的第二绝缘体优选组合使用氧阻挡绝缘膜和氢阻挡绝缘膜。
例如，作为第一绝缘体使用利用ALD法形成的氧化铝且作为第二绝缘体使用利用PEALD法形成的氮化硅即可。通过采用这样的结构，可以抑制导电体540的氧化，并且可以抑制氢进入导电体540中。
此外，在晶体管500中，层叠有绝缘体541的第一绝缘体与绝缘体541的第二导电体，但是本发明不局限于此。例如，绝缘体541也可以具有单层结构或者三层以上的叠层结构。此外，在晶体管500中，层叠有导电体540的第一导电体与导电体540的第二导电体，但是本发明不局限于此。例如，导电体540也可以具有单层结构或者三层以上的叠层结构。
此外，如图21所示，也可以以与导电体540a的上部及导电体540b的上部接触的方式配置被用作布线的导电体610、导电体612等。导电体610、导电体612优选使用以钨、铜或铝为主要成分的导电材料。此外，该导电体可以具有叠层结构。具体而言，例如，该导电体也可以具有钛或氮化钛与上述导电材料的叠层。此外，该导电体也可以嵌入设置在绝缘体中的开口而形成。
此外，本发明的一个方式的半导体装置所包括的晶体管的结构不局限于图21、图22A、图22B及图23所示的晶体管500。本发明的一个方式的半导体装置所包括的晶体管的结构也可以根据状况而改变。
例如，图21、图22A、图22B及图23所示的晶体管500也可以具有图25所示的结构。图25的晶体管包括氧化物543a及氧化物543b，这一点与图21、图22A、图22B及图23所示的晶体管500不同。在本说明书等中，将氧化物543a及氧化物543b统称为氧化物543。此外，图25的晶体管的沟道宽度方向上的截面结构可以与图22B所示的晶体管500的截面结构同样。
氧化物543a设置在氧化物530b和导电体542a之间，氧化物543b设置在氧化物530b和导电体542b之间。在此，氧化物543a优选与氧化物530b的顶面及导电体542a的底面接触。此外，氧化物543b优选与氧化物530b的顶面及导电体542b的底面接触。
氧化物543优选具有抑制氧透过的功能。通过在被用作源电极或漏电极的导电体542与氧化物530b之间配置具有抑制氧透过的功能的氧化物543，导电体542与氧化物530b之间的电阻被减少，所以是优选的。通过采用这样的结构，有时可以提高晶体管500的电特性、场效应迁移率及可靠性。
作为氧化物543也可以使用包含元素M的金属氧化物。尤其是，作为元素M优选使用铝、镓、钇或锡。氧化物543的元素M的浓度优选比氧化物530b高。此外，作为氧化物543也可以使用氧化镓。此外，作为氧化物543也可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的In与元素M的原子个数比。此外，氧化物543的厚度优选为0.5nm以上或1nm以上且2nm以下、3nm以下或5nm以下。上述下限值及上限值可以分别组合。此外，氧化物543优选具有结晶性。在氧化物543具有结晶性的情况下，可以适当地抑制氧化物530中的氧的释放。例如，在氧化物543具有六方晶等结晶结构的情况下，有时可以抑制氧化物530中的氧的释放。
在绝缘体581上设置有绝缘体582，在绝缘体582上设置有绝缘体586。
绝缘体582优选使用对氧或氢中的至少一个具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜或氧氮化硅膜等。
接着，说明图21及图23所示的半导体装置所包括的电容器600及其周边的布线或插头。此外，在图21及图23所示的晶体管500上方设置有电容器600、布线及/或插头。
作为一个例子，电容器600包括导电体610、导电体620、绝缘体630。
导电体610设置在导电体540a及导电体540b中的一个、导电体546及绝缘体586上。导电体610被用作电容器600的一对电极中的一个。
此外，导电体612设置在导电体540a及导电体540b中的另一个及绝缘体586上。导电体612具有电连接晶体管500与上方的布线或电路元件等的插头、布线、端子等的功能。具体而言，例如，导电体612可以为实施方式3所说明的半导体装置SDV1中的布线WDL等。
此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图21中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
在绝缘体586及导电体610上设置有绝缘体630。此外，绝缘体630被用作夹在电容器600的一对电极间的介电质。
作为绝缘体630，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪、氧化锆等。此外，绝缘体630可以使用上述材料形成为叠层或单层。
例如，绝缘体630可以使用氧氮化硅等介电强度高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器600可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括介电强度高的绝缘体来提高介电强度，从而可以抑制电容器600的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
此外，作为绝缘体630，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的绝缘体。此外，作为绝缘体630也可以使用包含铪、锆的化合物等，例如，包含锆及铪的氧化物。随着半导体装置微型化及高集成化，由于用于栅极绝缘体及电容器的介电质薄膜化，有时发生晶体管及电容器的泄漏电流等的问题。通过作为被用作栅极绝缘体及电容器的介电质的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容器的电容。
此外，作为绝缘体630，可以使用具有铁电性的材料。例如可以使用氧化铪和氧化锆的混晶(也称为“HZO”)或对氧化铪添加了元素X(元素X为硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)的材料。此外，绝缘体630也可以使用具有钙钛矿结构的压电陶瓷。例如，也可以使用锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)或钛酸钡。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。导电体610具有电容器600的一对电极中的一个的功能。例如，导电体620也可以被用作实施方式3所说明的半导体装置SDV1中的布线WWLB等。
作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的包含钨或钼等中的至少一个的高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等中的至少一个即可。此外，例如，导电体620可以使用可以应用于导电体610的材料。此外，导电体620也可以具有两层以上的叠层结构而不具有单层结构。
在导电体620及绝缘体630上设置有绝缘体640。作为绝缘体640，例如优选使用能够防止氢等杂质扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体640可以使用与绝缘体324同样的材料。
在绝缘体640上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650也可以被用作覆盖其下方的凹凸形状的平坦化膜。因此，绝缘体650可以使用可以应用于绝缘体324的材料。
虽然图21及图23所示的电容器600为平面型，但是电容器的形状不局限于此。电容器600例如也可以不是平面型而是圆柱型的电容器。
此外，也可以在电容器600上方设置有布线层。例如，在图21中，绝缘体411、绝缘体412、绝缘体413及绝缘体414依次设置在绝缘体650上方。此外，在绝缘体411、绝缘体412及绝缘体413中设置有被用作插头或布线的导电体416。作为一个例子，导电体416设置在与后述导电体660重叠的区域。
此外，在绝缘体630、绝缘体640及绝缘体650中，在与导电体612重叠的区域设置有开口部，以嵌入该开口部的方式设置有导电体660。导电体660被用作与上述布线层所包括的导电体416电连接的插头或布线。
与绝缘体324同样，绝缘体411及绝缘体414例如优选使用对包含水或氢等中的至少一个的杂质具有阻挡性的绝缘体。因此，绝缘体411及绝缘体414可以使用可用于绝缘体324等的材料。
例如，与绝缘体326同样，绝缘体412及绝缘体413优选使用相对介电常数较低的绝缘体以降低布线间产生的寄生电容。
此外，导电体612及导电体416例如可以使用与导电体328及导电体330同样的材料形成。
通过使用本实施方式所示的本结构作为使用包含氧化物半导体的晶体管的半导体装置，可以在抑制该晶体管的电特性的变动的同时提高可靠性。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式7)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(以下称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图26A进行说明。图26A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图26A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”及“Crystal(结晶)”。此外，在“Amorphous”中包含completely amorphous。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)。此外，在“Crystalline”的分类中不包含single crystal、poly crystal及completely amorphous(excluding single crystal and polycrystal)。此外，在“Crystal”中包含single crystal及poly crystal。
此外，图26A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”及在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
另外，可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图26B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图26B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图26B所示的CAAC-IGZO膜的组成是In∶Ga∶Zn＝4∶2∶3[原子个数比]附近。此外，图26B所示的CAAC-IGZO膜的厚度为500nm。
如图26B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图26B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图26C示出CAAC-IGZO膜的衍射图案。图26C是通过将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图26C所示的CAAC-IGZO膜的组成是In∶Ga∶Zn＝4∶2∶3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图26C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图26A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为再结合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入、缺陷的生成等而降低，因此可以说CAAC-OS是杂质、缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及良好可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS及非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的构成>>
接着，说明上述的CAC-OS的详细内容。此外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(以下也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比分别记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制开启/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体中的载流子浓度优选为1×1017cm-3以下，更优选为1×1015cm-3以下，进一步优选为1×1013cm-3以下，更进一步优选为1×1011cm-3以下，还进一步优选低于1×1010cm-3且为1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。此外，有时将载流子浓度低的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳中的至少一个时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中的硅或碳中的至少一个的浓度、与氧化物半导体的界面附近的硅或碳中的至少一个的浓度(通过二次离子质谱分析法(SIMS：SecondaryIon Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
另外，当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式8)
本实施方式示出形成上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
<半导体晶片>
首先，使用图27A说明形成有半导体装置等的半导体晶片的例子。
图27A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图27B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个方式的元件衬底的形状不局限于图27A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图27C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图27C所示的电子构件4700在模子4711中包括芯片4800a。如图27C所示，芯片4800a可以具有层叠有电路部4802的结构。在图27C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图27D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片模块)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的半导体装置、宽带存储器(HBM：High Bandwidth Memory)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有使端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。另一方面，硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP、MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图27D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式9)
在本实施方式中，说明包括上述实施方式所说明的半导体装置的电子设备的一个例子。图28示出具有该半导体装置的电子构件4700包括在各电子设备中的情况。
[移动电话机]
图28所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括框体5510及显示部5511，作为输入接口在显示部5511中包括触控面板，并且在框体5510上设置有按钮。
通过将上述实施方式所说明的半导体装置应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所包括的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等中的至少一个的生物识别的应用程序等。
[可穿戴终端]
此外，图28示出可穿戴终端的一个例子的手表型信息终端5900。手表型信息终端5900包括框体5901、显示部5902、操作按钮5903、表把5904、表带5905等。
与上述信息终端5500同样，通过将上述实施方式所说明的半导体装置应用于可穿戴终端，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如可以举出管理戴上可穿戴终端的人的健康状态的应用程序、通过输入目的地选择适当的路径而带路的导航系统等。
[信息终端]
另外，图28示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将上述实施方式所说明的半导体装置应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图28示出智能手机、台式信息终端、可穿戴终端作为电子设备的例子，但是也可以应用智能手机、台式信息终端、可穿戴终端以外的信息终端。作为智能手机、台式信息终端、可穿戴终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
此外，图28示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括框体5801、冷藏室门5802及冷冻室门5803等。
通过将上述实施方式所说明的半导体装置应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能以及根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能中的至少一个。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH(Induction Heating，感应加热)炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图28示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括框体5201、显示部5202、按钮5203等。
此外，图28示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图28中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触控面板、控制杆、旋转式抓手及滑动式抓手等中的至少一个。此外，控制器7522不局限于图28所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(First Person Shooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替使用控制器操作。
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的半导体装置用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的半导体装置用于便携式游戏机5200，可以实现具有人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
在图28中，作为游戏机的例子示出便携式游戏机，但是本发明的一个方式的电子设备不局限于此。作为本发明的一个方式的电子设备，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心、游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的半导体装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图28示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够表示速度表、转速计、行驶距离、加油量、排档状态及空调的设定等中的至少一个的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。
上述实施方式所说明的半导体装置可以应用于人工智能的构成要素，所以例如可以将该半导体装置应用于汽车5700的自动驾驶系统。此外，可以将该半导体装置应用于进行导航、危险预测等的系统。该显示装置可以表示导航、危险预测等的信息。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的半导体装置，以提供利用人工智能的系统。
[照相机]
上述实施方式所说明的半导体装置可以应用于照相机。
图28示出摄像装置的一个例子的数码相机6240。数码相机6240包括框体6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的透镜6246。在此，数码相机6240采用能够从框体6241拆卸下透镜6246的结构，但是透镜6246及框体6241也可以被形成为一体。此外，数码相机6240还可以包括另外安装的闪光灯装置及取景器等中的至少一个。
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
再者，通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现具有人工智能的数码相机6240。通过利用人工智能，数码相机6240可以具有如下功能：自动识别脸、物体等拍摄对象的功能；根据该拍摄对象调节焦点、根据环境自动使用快闪的功能；对所拍摄的图像进行调色的功能；等。
[视频摄像机]
上述实施方式所说明的半导体装置可以应用于视频摄像机。
图28示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一框体6301、第二框体6302、显示部6303、操作键6304、透镜6305、连接部6306等。操作键6304及透镜6305设置在第一框体6301上，显示部6303设置在第二框体6302上。第一框体6301与第二框体6302由连接部6306连接，第一框体6301与第二框体6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一框体6301与第二框体6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。通过利用人工智能，视频摄像机6300可以在进行编码时进行利用人工智能的类型识别。通过该类型识别，可以算出包括在连续的摄像图像数据中的人、动物、物体等差异数据而进行数据压缩。
[PC用扩展装置]
上述实施方式所说明的半导体装置可以应用于PC(Personal Computer：个人计算机)等计算机、信息终端用扩展装置。
图29A示出该扩展装置的一个例子的可以携带且安装有能够执行运算处理的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(Universal SerialBus；通用串行总线)等连接于PC，可以执行使用该芯片的运算处理。注意，虽然图29A示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括框体6101、盖子6102、USB连接器6103及基板6104。基板6104被容纳在框体6101中。基板6104设置有驱动上述实施方式所说明的半导体装置等的电路。例如，基板6104安装有芯片6105(例如，上述实施方式所半导体装置、电子构件4700、存储器芯片等)、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
通过将扩展装置6100应用于PC等，可以提高该PC的运算处理能力。由此，例如没有充分的处理能力的PC也可以执行人工智能、动画处理等运算。
[广播电视系统]
上述实施方式所说明的半导体装置可以应用于广播电视系统。
图29B示意性地示出广播电视系统中的数据传送。具体而言，图29B示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600包括接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入到TV5600。
虽然在图29B中示出UHF(Ultra High Frequency：超高频率)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图29B所示的地面广播电视。
上述广播电视系统可以使用上述实施方式中所说明的半导体装置而利用人工智能。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模式。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV：4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
[识别系统]
上述实施方式所说明的半导体装置可以应用于识别系统。
图29C示出掌纹识别装置，包括框体6431、显示部6432、掌纹读取部6433以及布线6434。
图29C示出掌纹识别装置取得手6435的掌纹的情况。对所取得的掌纹进行利用人工智能的类型识别的处理，可以判断该掌纹是不是个人的掌纹。由此，可以构成进行安全性高的识别的系统。此外，根据本发明的一个实施方式的识别系统不局限于掌纹识别装置，而也可以是取得指纹、静脉、脸、虹膜、声纹、基因或体格等生物信息以进行生物识别的装置。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(关于本说明书等的记载的注释)
下面，对上述实施方式及实施方式中的各结构的说明附加注释。
各实施方式所示的结构可以与其他实施方式或实施例所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。
在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框不局限于说明书中说明的构成要素，而可以根据情况适当地改变。
为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
此外，附图等所示的构成要素的位置关系是相对性的。因此，在参照附图说明构成要素的情况下，为了方便起见，有时使用表示位置关系的“上”、“下”等词句。构成要素的位置关系不局限于本说明书所记载的内容，根据情况可以适当地改换词句。
在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。
此外，在本说明书等中，“电极”及“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”及“布线”还包括多个“电极”及“布线”被形成为一体的情况等。
此外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
在本说明书等中，节点也可以根据电路结构或器件结构等被称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以被称为节点。
在本说明书等中，A与B连接是指A与B电连接。在此，A与B电连接是指在A和B之间存在对象物(开关、晶体管元件或二极管等的元件、或者包含该元件及布线的电路等)时可以在A和B之间传送电信号的连接。注意，A与B电连接的情况包括A与B直接连接的情况。在此，A与B直接连接是指A和B能够不经过上述对象物而在其间通过布线(或者电极)等传送电信号的连接。换言之，直接连接是指在使用等效电路表示时可以看作相同的电路图的连接。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。
在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。
在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。
注意，在本说明书等中，根据情况或状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，例如，有时可以将“绝缘膜”调换为“绝缘层”。
[符号说明]
A1：输入数据、A2：输入数据、C1：电容器、C11：电容元件、CK1：节点、D1：节点、GCLK1：时钟信号、LBL_N：布线、LBL_1：布线、LBL_4：布线、LBL_6：布线、M1：晶体管、M2：晶体管、M3：晶体管、M4：晶体管、M5：晶体管、M6：晶体管、M7：晶体管、M8：晶体管、M9：晶体管、M10：晶体管、M11：晶体管、M12：晶体管、M13：晶体管、MAC1：输出数据、MAC2：输出数据、MC1：电路、MC2：电路、MCL1：层、MCL2：层、Q1：节点、RWL_M：读出用字线、RWL_1：读出用字线、SCL1：划分线、SCL2：划分线、SDV1：半导体装置、SDV2：半导体装置、SLEEP1：信号、SN11：节点、T1：时刻、T2：时刻、T6：时刻、T7：时刻、W1：数据、W2：数据、WBL_1：写入用位线、WBL_N：写入用位线、WWL_M：写入用字线、WWL_1：写入用字线、10：半导体装置、10_n：半导体装置、10_1：半导体装置、11：层、12：层、20：存储电路部、20_N：存储电路部、20_1：存储电路部、20_4：存储电路部、20_6：存储电路部、21：存储电路、21_N：存储电路、21_P：存储电路、21A：存储电路、21B：存储电路、21C：存储电路、22：晶体管、23：半导体层、24：乘法电路、25：加法电路、26：寄存器、30：运算电路、30_N：运算电路、30_1：运算电路、30_4：运算电路、30_6：运算电路、40：切换电路、40_1：切换电路、40_4：切换电路、40_6：切换电路、50：驱动电路、60：存储电路、61：晶体管、61_N：晶体管、61_P：晶体管、61A：晶体管、61B：晶体管、62：晶体管、62_N：晶体管、62_P：晶体管、62B：晶体管、63：晶体管、63_N：晶体管、63_P：晶体管、64：电容元件、64_N：电容元件、64_P：电容元件、64A：电容元件、64B：电容元件、71：控制器、71G：控制器、72：行译码器、73：字线驱动器、74：列译码器、75：写入驱动器、76：预充电电路、81：输入/输出缓冲器、82：运算控制电路、90A：输入层、90B：中间层、90C：输出层、91：输入处理、92：运算处理、93：运算处理、94：池化运算处理、95：运算处理、96：池化运算处理、97：全连接运算处理、100：半导体装置、101：数字运算器、102：模拟运算器、103：氧化物半导体存储器、104：氧化物半导体存储器、105：氧化物半导体运算器、106：氧化物半导体存储器、107：硅电路、110：CPU、120：总线、193：PMU、200：CPU核心、202：高速缓冲存储装置、203：高速缓冲存储装置、205：总线接口部、210：电力开关、211：电力开关、212：电力开关、214：电平转换器、220：触发器、221：扫描触发器、221A：时钟缓冲电路、222：备份电路、300：晶体管、310：衬底、310A：衬底、312：元件分离层、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、411：绝缘体、412：绝缘体、413：绝缘体、414：绝缘体、416：导电体、500：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530ba：区域、530bb：区域、530bc：区域、540：导电体、540a：导电体、540b：导电体、541：绝缘体、541a：绝缘体、541b：绝缘体、542：导电体、542a：导电体、542b：导电体、543：氧化物、543a：氧化物、543b：氧化物、544：绝缘体、546：导电体、550：绝缘体、550a：绝缘体、550b：绝缘体、552：绝缘体、554：绝缘体、560：导电体、560a：导电体、560b：导电体、571：绝缘体、571a：绝缘体、571b：绝缘体、574：绝缘体、576：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容元件、610：导电体、612：导电体、620：导电体、630：绝缘体、640：绝缘体、650：绝缘体、660：导电体、4700：电子构件、4702：印刷电路板、4704：安装衬底、4710：半导体装置、4711：模子、4712：连接盘、4713：电极焊盘、4714：引线、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5200：便携式游戏机、5201：框体、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示器、5303：键盘、5500：信息终端、5510：框体、5511：显示部、5600：TV、5650：天线、5670：电波塔、5675A：电波、5675B：电波、5680：广播电视台、5700：汽车、5800：电冷藏冷冻箱、5801：框体、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：框体、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6100：扩展装置、6101：框体、6102：盖子、6103：USB连接器、6104：基板、6105：芯片、6106：控制器芯片、6240：数码相机、6241：框体、6242：显示部、6243：操作按钮、6244：快门按钮、6246：透镜、6300：视频摄像机、6301：框体、6302：框体、6303：显示部、6304：操作键、6305：透镜、6306：连接部、6431：框体、6432：显示部、6433：掌纹读取部、6434：布线、6435：手、7500：固定式游戏机、7520：主体、7522：控制器

Claims (7)

1.一种半导体装置，包括：
数字运算器；
模拟运算器；
第一存储电路；以及
第二存储电路，
其中，所述模拟运算器、所述第一存储电路及所述第二存储电路分别包括在沟道形成区域中包含氧化物半导体的晶体管，
所述第一存储电路具有将第一权重数据作为数字数据供应到所述数字运算器的功能，
所述数字运算器具有使用所述第一权重数据进行积和运算的功能，
所述第二存储电路具有将第二权重数据作为模拟数据供应到所述模拟运算器的功能，
所述模拟运算器具有使用所述第二权重数据进行积和运算的功能，
并且，在所述模拟运算器及所述第二存储电路所包括的在沟道形成区域中包含氧化物半导体的晶体管中的至少一个中，
源极-漏极间流过的电流量为该晶体管在亚阈值区域工作时流过的电流量。
2.根据权利要求1所述的半导体装置，
其中所述数字运算器在所述模拟运算器的工作时为非工作状态，
并且所述模拟运算器在所述数字运算器的工作时为非工作状态。
3.根据权利要求1或2所述的半导体装置，
其中所述数字运算器进行卷积运算。
4.根据权利要求1至3中任一项所述的半导体装置，
其中所述模拟运算器进行全连接运算。
5.根据权利要求1至4中任一项所述的半导体装置，
其中所述数字运算器包括在沟道形成区域中包含硅的晶体管。
6.根据权利要求5所述的半导体装置，
其中，所述数字运算器设置在第一层，
所述模拟运算器、所述第一存储电路及所述第二存储电路设置在第二层，
并且，所述第二层设置在所述第一层上。
7.根据权利要求6所述的半导体装置，
其中所述第一存储电路重叠地设置在所述数字运算器上。
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