CN116018644A - 半导体装置及电子设备 - Google Patents
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Abstract
提供一种数据的保持时间很长的半导体装置。半导体装置包括第一晶体管、第二晶体管、铁电电容器、第一电容及存储单元。另外，存储单元包括第三晶体管。第一晶体管的第一栅极与铁电电容器的第一端子电连接，第一晶体管的第一端子与第一晶体管的第二栅极及第二晶体管的第一端子电连接。此外，第二晶体管的第二端子与铁电电容器的第二端子及第一电容的第一端子电连接。第三晶体管的背栅极与第一晶体管的第一端子电连接。在上述结构中，通过向第一晶体管的第一端子供应负电位，可以提高第三晶体管的阈值电压。
Description
技术领域
本发明的一个方式涉及一种半导体装置及电子设备。
本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、驱动方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(compositionofmatter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
作为可用于晶体管的半导体，金属氧化物受到关注。尤其是，In-Ga-Zn氧化物是多元系金属氧化物的典型例子。在对In-Ga-Zn氧化物的研究中，发现了既不是单晶也不是非晶的CAAC(c-axisaligned crystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(例如，非专利文献1)。
报告了在沟道形成区域中包含金属氧化物半导体的晶体管(下面，有时称为“氧化物半导体晶体管”或“OS晶体管”)具有极小的关态电流(例如，非专利文献1、2)。使用OS晶体管的各种半导体装置被制造(例如，非专利文献3、4)。
可以将OS晶体管的制造工序列入现有的Si晶体管的CMOS工序，并且OS晶体管可以层叠于Si晶体管。例如，在专利文献1中公开了多个包括OS晶体管的存储单元阵列的层层叠于设置有Si晶体管的衬底上的结构。
[先行技术文献]
[专利文献]
[专利文献1]美国专利申请公开第2012/0063208号说明书
[非专利文献]
[非专利文献1]S.Yamazakietal.，“Propertiesofcrystalline In-Ga-Zn-oxidesemiconductoranditstransistorcharacteristics，”Jpn.J.Appl.Phys.，vol.53，04ED18(2014).
[非专利文献2]K.Katoetal.，“EvaluationofOff-StateCurrent CharacteristicsofTransistorUsingOxideSemiconductorMaterial，Indium-Gallium-ZincOxide，”Jpn.J.Appl.Phys.，vol.51，021201(2012).
[非专利文献3]S.Amanoetal.，“LowPowerLCDisplayUsing In-Ga-Zn-OxideTFTsBasedonVariableFrameFrequency，“SIDSymp.Dig.Papers，vol.41，pp.626-629(2010).
[非专利文献4]T.Ishizuetal.，“EmbeddedOxideSemiconductor Memories：AKeyEnablerforLow-PowerULSI，”ECSTran.，vol.79，pp.149-156(2017).
发明内容
发明所要解决的技术问题
如上所述，因为流过OS晶体管的关态电流非常小，所以例如通过作为存储装置的存储单元所包括的写入晶体管等使用OS晶体管，可以构成关态电流所引起的泄漏很小的存储单元。
这里，近年来，有电子设备等所处理的数据量变大的倾向，为了增大存储容量，尝试存储装置的微型化，尤其是存储单元的微型化。在作为存储单元的微型化减小写入晶体管的尺寸(例如，沟道长度、沟道宽度等)时，多个存储单元的每一个所包括的写入晶体管的电特性容易产生偏差。尤其是，在写入晶体管的每一个的阈值电压产生偏差的情况下，有时部分写入晶体管的关态电流很大，包括该写入晶体管的存储单元的数据的保持时间很短。因此，为了提高阈值电压，作为写入晶体管优选采用能够控制阈值电压的晶体管。此外，在存储装置中优选设置用来控制该晶体管的阈值电压的外部电路。
本发明的一个方式的目的之一提供一种包括控制晶体管的阈值电压的电路的半导体装置。另外，本发明的一个方式的目的之一是提供一种包括数据的保持时间很长的存储单元的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够减少在存储单元中保持的数据的刷新次数的半导体装置。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。另外，本发明的一个方式的目的之一是提供一种包括该半导体装置的电子设备。
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式不需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种包括第一晶体管、第二晶体管、铁电电容器以及第一电容的半导体装置。第一晶体管的第一栅极与铁电电容器的第一端子电连接，第一晶体管的第一端子与第一晶体管的第二栅极及第二晶体管的第一端子电连接。此外，第二晶体管的第二端子与铁电电容器的第二端子及第一电容的第一端子电连接。
(2)
在上述(1)中，本发明的另一个方式也可以具有如下结构：铁电电容器包含介电质，并且介电质包含含有铪和锆中的一方或双方的氧化物。
(3)
本发明的另一个方式是一种包括第一晶体管、第二晶体管、第一铁电电容器以及第二铁电电容器的半导体装置。第一晶体管的第一栅极与第一铁电电容器的第一端子电连接，第一晶体管的第一端子与第一晶体管的第二栅极及第二晶体管的第一端子电连接。此外，第二晶体管的第二端子与第一铁电电容器的第二端子及第二铁电电容器的第一端子电连接。
(4)
在上述(3)中，本发明的另一个方式也可以具有如下结构：第一铁电电容器及第二铁电电容器各自包含介电质，并且介电质包含含有铪和锆中的一方或双方的氧化物。
(5)
在上述(1)至(4)中的任一个中，本发明的另一个方式也可以包括第二电容。尤其优选的是，第二电容的第一端子与第一晶体管的第一端子及第二晶体管的第一端子电连接。
(6)
在上述(1)至(5)中的任一个中，本发明的另一个方式也可以具有如下结构：第二晶体管的第二栅极与第二晶体管的第一栅极电连接。
(7)
在上述(1)至(6)中的任一个中，本发明的另一个方式也可以包括具有第三晶体管的存储单元。尤其优选的是，第三晶体管的第一栅极和第二栅极中的一个与第一晶体管的第一端子电连接。
(8)
本发明的另一个方式是一种包括上述(1)至(7)中的任一个半导体装置以及外壳的电子设备。
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。此外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具有集成电路的芯片、封装中容纳有芯片的电子构件。此外，有时存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
此外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于如附图或文中所示的连接关系等规定连接关系，附图或文中所示的连接关系以外的连接关系也被认为是附图或文中所记载的。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的表达方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种表达方法是一个例子，不局限于上述表达方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
此外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻元件”例如可以为具有高于0Ω的电阻值的电路元件、布线等。因此，在本说明书等中，“电阻元件”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，有时“电阻元件”也可以称为“电阻”、“负载”、“具有电阻值的区域”等。与此相反，有时“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻元件”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容元件”例如可以为具有高于0F的静电电容值的电路元件、具有高于0F的静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容元件”包括包含一对电极和在该电极之间具有的介电质的电路元件等。另外，“电容元件”、“寄生电容”、“栅极电容”等有时也可以称为“电容”等。与此相反，有时“电容”也可以称为“电容元件”、“寄生电容”、“栅极电容”等。此外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，也可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极用作控制晶体管的导通状态的控制端子。用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方用作源极而另一方用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。此外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。此外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
例如在本说明书等中，作为晶体管的一个例子可以采用具有两个以上的栅电极的多栅结构晶体管。当采用多栅结构时，由于将沟道形成区域串联连接，所以成为多个晶体管串联连接的结构。因此，通过采用多栅结构，可以降低关态电流，且提高晶体管的耐压性(提高可靠性)。或者，通过利用多栅结构，当晶体管在饱和区域工作时，即便漏极-源极间的电压发生变化，漏极-源极间电流的变化也不太大，从而可以得到倾斜角平坦的电压-电流特性。当利用倾斜角平坦的电压-电流特性时，可以实现理想的电流源电路或电阻值极高的有源负载。其结果是，可以实现特性良好的差动电路或电流反射镜电路等。
此外，电路图示出一个电路元件的情况有时包括该电路元件具有多个电路元件的情况。例如，电路图示出一个电阻的情况包括两个以上的电阻串联连接的情况。此外，例如，电路图示出一个电容的情况包括两个以上的电容并联连接的情况。此外，例如，电路图示出一个晶体管的情况包括两个以上的晶体管串联连接且各晶体管的栅极彼此电连接的情况。同样，例如，电路图示出一个开关的情况包括该开关具有两个以上的晶体管，两个以上的晶体管串联电连接或者并联电连接并且各晶体管的栅极彼此电连接的情况。
此外，在本说明书等中，节点也可以根据电路结构或器件结构等称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以被称为节点。
此外，在本说明书等中，可以适当地调换“电压”和“电位”。”电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。地电位不一定意味着0V。此外，电位是相对性的，当基准电位变化时，供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也变化。
此外，在本说明书等中，“高电平电位”、“低电平电位”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相同。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相同。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。此外，布线等中的“电流的方向”是带正电的载流子移动的方向，以正电流量记载。换言之，带负电的载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。此外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的底面的绝缘体”。
此外，“上”或“下”这样的术语不局限于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。此外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或/及“布线”被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。此外，根据情况或状态，可以将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅层时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第15族元素等(有时不包含氧、氢)。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。因此，开关有时除了控制端子之外还包括两个或三个以上的流过电流的端子。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM：MetalInsulatorMetal)二极管、金属-绝缘体-半导体(MIS：MetalInsulatorSemiconductor)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态、能够使电流流过源电极与漏电极间的状态等。此外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。”大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。”大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
发明效果
根据本发明的一个方式，可以提供一种包括控制晶体管的阈值电压的电路的半导体装置。另外，根据本发明的一个方式，可以提供一种包括数据的保持时间很长的存储单元的半导体装置。另外，根据本发明的一个方式，可以提供一种能够减少在存储单元中保持的数据的刷新次数的半导体装置。另外，根据本发明的一个方式，可以提供一种新颖的半导体装置。另外，根据本发明的一个方式，可以提供一种包括该半导体装置的电子设备。
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果的存在。其他效果是指将在下面的记载中描述的上述以外的效果。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。此外，本发明的一个方式具有上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况而有时没有上述效果。因此，本发明的一个方式根据情况有时不具有上述效果。
附图简要说明
图1A及图1B是示出半导体装置的结构例子的电路图。
图2A及图2B是示出半导体装置的工作例子的时序图。
图3A及图3B是示出半导体装置的工作例子的时序图。
图4A及图4B是示出半导体装置的结构例子的电路图。
图5A及图5B是示出半导体装置的结构例子的电路图。
图6是示出半导体装置的结构例子的电路图。
图7是示出半导体装置的结构例子的电路图。
图8A及图8B是示出半导体装置的结构例子的电路图。
图9是示出半导体装置的结构例子的电路图。
图10A及图10B是示出半导体装置的结构例子的电路图。
图11A及图11B是示出半导体装置所包括的电路的结构例子的电路图。
图12是示出包括半导体装置的存储装置的结构例子的方框图。
图13是示出半导体装置的结构例子的截面示意图。
图14A至图14C是示出晶体管的结构例子的截面示意图。
图15A是示出半导体装置的结构例子的截面示意图。
图16A及图16B是示出晶体管的结构例子的截面示意图。
图17是示出晶体管的结构例子的截面示意图。
图18A至图18C是示出晶体管的结构例子的截面示意图。
图19是示出晶体管的结构例子的截面示意图。
图20A及图20B是示出晶体管的结构例子的截面示意图。
图21A及图21B是示出晶体管的结构例子的截面示意图。
图22是示出晶体管的结构例子的截面示意图。
图23是示出半导体装置的结构例子的截面示意图。
图24是示出半导体装置的结构例子的截面示意图。
图25A是说明结晶结构的分类的图，图25B是说明结晶性IGZO的XRD谱的图，图25C是说明结晶性IGZO的纳米束电子衍射图案的图。
图26A是示出半导体晶片的一个例子的立体图，图26B是示出芯片的一个例子的立体图，图26C及图26D是示出电子构件的一个例子的立体图。
图27是说明CPU的方框图。
图28A至图28J是说明产品的一个例子的立体图或示意图。
图29A至图29E是说明产品的一个例子的立体图或示意图。
实施发明的方式
在本说明书等中，金属氧化物(metaloxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(OxideSemiconductor，也可以简称为OS)等。例如，在晶体管的沟道形成区域包含金属氧化物的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物被称为金属氧化物半导体(metaloxide semiconductor)。此外，也可以将OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metaloxynitride)。
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图等中，为了明确起见，有时省略部分构成要素的图示。
此外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。此外，在附图等中，在对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号的情况下，如果不需要在本说明书等中区分它们，有时不附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
(实施方式1)
在本实施方式中，说明本发明的一个方式的半导体装置的电路结构。
<结构例子1>
图1A作为一个例子示出用来保持晶体管ME的背栅极的电位的保持电路。作为保持电路的电路HC包括晶体管M1、晶体管M2、电容C1及电容FEC1。
优选晶体管M1及晶体管M2都是OS晶体管。再者，晶体管M1及晶体管M2各自的沟道形成区域更优选含有包含铟、镓、锌中的至少一个的氧化物。或者，晶体管M1及晶体管M2的沟道形成区域也可以为包含铟、元素M(作为元素M例如可以举出选自铝、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。此外，晶体管M1及晶体管M2更优选具有实施方式3所示的晶体管的结构。
此外，在没有特别的说明的情况下，包括晶体管M1及晶体管M2被用作开关元件的情况。也就是说，包括晶体管M1及晶体管M2的栅极、源极及漏极合适地被输入在晶体管M1及晶体管M2各自起到开关元件作用的范围的电压的情况。
电容FEC1是作为介电质包含可具有铁电性的材料的电容。在本说明书等中，将作为介电质使用可具有铁电性的材料的电容称为铁电电容器。
作为可具有铁电性的材料，可以举出氧化铪、氧化锆、HfZrOX(X是大于0的实数)、对氧化铪添加元素J1(这里的元素J1是锆(Zr)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料、对氧化锆添加元素J2(这里的元素J2是铪(Hf)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料等。另外，作为可具有铁电性的材料，也可以使用PbTiOX、钛酸钡锶(BST)、钛酸锶、锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)、钛酸钡等具有钙钛矿结构的压电陶瓷。另外，作为可具有铁电性的材料，例如可以使用选自上述列举的材料中的混合物或化合物。或者，作为可具有铁电性的材料，可以采用由选自上述列举的材料中的多个材料构成的叠层结构。注意，氧化铪、氧化锆、HfZrOX以及对氧化铪添加元素J1的材料等的结晶结构(特性)可能不仅根据沉积条件而且还根据各种工艺等而发生变化，由此在本说明书等中，呈现铁电性的材料不仅被称为铁电体，而且还被称为可具有铁电性的材料或赋予铁电性的材料。
可具有铁电性的材料为绝缘体，并具有因受到外部电场而在其内部发生极化且在该电场为0的情况下也残留极化的性质，由此可以应用于非易失性存储元件。因此，通过将该材料用于夹在电容的一对电极之间的介电质，可以将该电容用作“可具有铁电性的电容器”、“铁电电容器”。另外，在本说明书等中，有时说该电容器的第一端子和第二端子间包括可具有铁电性的材料。此外，使用可具有铁电性的电容器的存储电路有时被称为FeRAM(FerroelectricRandomAccessMemory：铁电随机存取存储器)、铁电存储器等。
注意，在本说明书等中，如图1A所示，作为铁电电容器(例如，电容FEC1)的电路符号，对电容的电路符号添加斜线。另外，如图1B所示，作为其他的电路符号，也可以在电容的电路符号中，对彼此平行的两个线之间添加多个斜线。
图1所示的晶体管M1、晶体管M2及晶体管ME例如采用具有在沟道上下包括栅极的结构的n沟道型晶体管，晶体管M1、晶体管M2及晶体管ME各自包括第一栅极及第二栅极。为了方便起见，例如将第一栅极记为栅极(有时记为前栅极)，将第二栅极记为背栅极来进行区分，但是第一栅极和第二栅极可以相互调换。因此，在本说明书等中，“栅极”可以记为“背栅极”。同样地，“背栅极”可以记为“栅极”。具体而言，“栅极与第一布线电连接且背栅极与第二布线电连接”的连接结构可以调换为“背栅极与第一布线电连接且栅极与第二布线电连接”的连接结构。
晶体管M1的第一端子与布线VIL电连接，晶体管M1的第二端子与晶体管M1的背栅极及晶体管M2的第一端子电连接，晶体管M1的栅极与电容FEC1的第一端子电连接。此外，晶体管M2的第二端子与电容FEC1的第二端子及电容C1的第一端子电连接，晶体管M2的栅极与布线VGL电连接。此外，电容C1的第二端子与布线VCL电连接。
尤其是，晶体管M1的第二端子、晶体管M1的背栅极及晶体管M2的第一端子各自与晶体管ME的背栅极电连接。注意，根据电路结构，晶体管M1的第二端子、晶体管M1的背栅极及晶体管M2的第一端子各自也可以与栅极电连接而不与晶体管ME的背栅极电连接。
此外，在本说明书等中，将晶体管M1的栅极与电容FEC1的第一端子的电连接点称为节点N1。此外，将电容FEC1的第二端子、电容C1的第一端子与晶体管M2的第二端子的电连接点称为节点N2。此外，将晶体管M1的第二端子、晶体管M1的背栅极与晶体管M2的第一端子的电连接点称为节点NBG。就是说，供应到晶体管ME的背栅极的电位可以为节点NBG的电位。
注意，因为节点N1不电连接于晶体管M1的栅极和电容FEC1的第一端子以外的电路元件、端子、布线等，所以电压不从电压源等直接输入到节点N1。因此，在图1的电路结构中，节点N1处于浮动状态。由此，节点N1的初始电位可以在制造半导体装置时(具体而言，例如，在形成电路HC时等)决定。
布线VIL被用作供应恒电压的布线。在使晶体管ME的阈值电压向正一侧漂移时，该恒电压例如可以为低电平电位、接地电位、负电位等。此外，在使晶体管ME的阈值电压向负一侧漂移时，该恒电压例如可以为高电平电位、正电位等。
布线VCL被用作供应使电容FEC1所包含的可具有铁电性的材料极化的电压的布线。例如，在该电压为正电位且该材料发生极化时，在该材料内发生的电场的方向为从电容FEC1的第一端子向第二端子的方向。此外，例如，在该电压为负电位且该材料发生极化时，在该材料内发生的电场的方向为从电容FEC1的第二端子向第一端子的方向。此外，布线VCL也可以供应不使电容FEC1所包含的可具有铁电性的材料极化的电压。
布线VGL被用作供应控制晶体管M2的开启状态和关闭状态的切换的信号(电压)的布线。例如，通过将布线VGL所供应的电压设定为高电平电位，可以使晶体管M2处于开启状态，通过将布线VGL所供应的电压设定为低电平电位，可以使晶体管M2处于关闭状态。
<工作例子>
接着，说明图1A的电路HC的工作例子。
<<将电位写入到电容FEC1的工作例子>>
图2A是示出电路HC的工作例子的时序图。图2A的时序图示出时间T11至时间T16的期间以及其附近的时间的布线VCL、布线VGL、布线VIL、节点N1、节点N2及节点NBG的电位变化。尤其是，图2A示出将电位写入到电容FEC1的工作例子。另外，在图2A中，将高电平电位记载为“high”，将低电平电位记载为“low”。
在时间T11至时间T12的期间，电连接到电路HC的布线VCL、布线VGL及布线VIL都被供应作为初始状态的电位。具体而言，例如，布线VCL被供应电位VFC1，布线VGL被供应高电平电位，并且布线VIL被供应电位VIN1。作为一个例子VFC1可以为正电位、高电平电位、接地电位等，作为一个例子VIN1可以为正电位、高电平电位、接地电位等。
另外，节点N1的电位为V11，节点N2的电位为V12。注意，节点N1的电位V11为低于节点N2的电位V21的电位。此外，电容FEC1的第一端子和第二端子之间的电压为|V11-V21|，在该电压下电容FEC1所包含的可具有铁电性的介电质中不会产生极化。另外，在时间T11至时间T12的期间，只要在电容FEC1所包含的可具有铁电性的介电质中不产生极化的范围，节点N1的电位V11就可以是相等于节点N2的电位V21的电位或高于电位V21的电位，而不是低于电位V21的电位。
晶体管M2的栅极被从布线VGL供应高电平电位，因此晶体管M2成为开启状态。因此，节点N2和节点NBG之间处于导通状态，节点NBG的电位VBG1与节点N2的电位V21几乎相等。
在时间T12至时间T13的期间，布线VGL被供应低电平电位。由此，晶体管M2的栅极被从布线VGL供应低电平电位，因此晶体管M2成为关闭状态。
另外，由于晶体管M2成为关闭状态，所以节点N2成为浮动状态。
在时间T13至时间T14的期间，布线VCL所供应的电位VFC1变为电位VFC2。电位VFC2是低于VFC1的电位，并是在电容FEC1所包含的可具有铁电性的介电质中产生极化的程度的电位。
节点N2处于浮动状态，因此在布线VCL所供应的电位从VFC1变为VFC2时，由于电容C1中的电容耦合，根据该电压变化而节点N2的电位也发生变化。在本工作例子中，在时间T13至时间T14的期间，节点N2的电位从V21变为V22。另外，因为电位VFC2是低于VFC1的电位，所以电位V22是低于V21的电位。
另外，节点N1也处于浮动状态，因此在节点N2的电位从V21变为V22时，由于电容FEC1中的电容耦合，根据该电压变化而节点N1的电位也发生变化。注意，在节点N1和布线VIL之间存在晶体管M1的栅极-第一端子间的栅极电容，并且在节点N1和节点NBG之间存在晶体管M1的栅极-第二端子间的栅极电容，因此节点N1中的电压变化有时比节点N2的电压变化V21-V22小。此时，节点N1的电位从V11变为V12。
此时，电容FEC1的第一端子和第二端子之间的电压为|V12-V22|，在电容FEC1中，电容FEC1所包含的可具有铁电性的介电质中产生极化。就是说，在这时机进行对电容FEC1的写入工作。
另外，将布线VIL所供应的电位VIN1设定为正电位、高电平电位等且从布线VIL将电位VIN1供应到晶体管M1，由此有时可以通过晶体管M1的栅极-第一端子间使节点N1的电位升压。由此，可以增高电容FEC1的第一端子和第二端子之间的电压|V12-V22|，有时容易在电容FEC1所包含的可具有铁电性的介电质中产生极化。
在时间T14至时间T15的期间，布线VCL所供应的电位VFC2变为VFC1。就是说，在时间T14至时间T15的期间布线VCL所供应的电位相等于在时间T13前的时间布线VCL所供应的电位。
在时间T12以后节点N2处于浮动状态，因此在布线VCL所供应的电位VFC2变为VFC1时，节点N2的电位从V22返回到V21。
由于节点N2的电位从V22变为V21，由于电容FEC1的电容耦合而节点N1的电位V12也发生变化。注意，由于时间T13至时间T14的期间的工作，在电容FEC1所包含的可具有铁电性的介电质中产生极化，因此节点N1的电位不返回到原来的电位V11，而变为高于电位V12且低于电位V11的电位。具体而言，在本工作例子中，在时间T14至时间T15的期间，节点N1的电位从电位V12变为电位V13。
电位V13为低于电位V21及电位VIN1的电位。在此，晶体管M1的栅极-源极间电压V13-VIN1低于晶体管M1的阈值电压，晶体管M1成为关闭状态。
在时间T15至时间T16的期间，布线VGL被供应高电平电位。由此，晶体管M2的栅极被从布线VGL供应高电平电位，因此晶体管M2成为开启状态。
通过上述工作，可以将电位写入到电容FEC1。
<<将电位写入到晶体管ME的背栅极的工作例子>>
图2B是示出电路HC的工作例子的时序图。图2B的时序图示出时间T21至时间T24的期间以及其附近的时间的布线VCL、布线VGL、布线VIL、节点N1、节点N2及节点NBG的电位变化。尤其是，图2B示出将电位写入到晶体管ME的背栅极的工作例子。另外，在图2B中，将高电平电位记载为“high”，将低电平电位记载为“low”。
时间T21是图2A的时序图的时间T16以后的时间。因此，在时间T21至时间T22的期间，布线VCL被供应电位VFC1，布线VGL被供应高电平电位，布线VIL被供应电位VIN1。另外，节点N1的电位为V13，节点N2的电位为V21，节点NBG为VBG1(＝V21)。
在时间T22至时间T23的期间，布线VIL所供应的电位VIN1变为电位VIN2。电位VIN2为低于VIN1的电位。另外，电位VIN2例如可以为负电位等。
晶体管M1的第一端子被从布线VIL供应电位VIN2，因此晶体管M1的栅极-源极间电压为V13-VIN2。在此，V13-VIN2为高于晶体管M1的阈值电压的电压。
当V13-VIN2为高于晶体管M1的阈值电压的电压时，晶体管M1成为开启状态。另外，布线VGL被供应高电平电位且晶体管M2也处于开启状态，因此来自布线VIL的电位通过晶体管M1、节点NBG及晶体管M2供应到节点N2。
具体而言，节点N2及节点NBG各自的电位从V21下降。在本工作例子中，在时间T22至时间T23的期间，节点N2及节点NBG各自的电位从V21下降电压ΔVBG。另外，节点N2及节点NBG各自的电位下降ΔVBG而变为VBG2。
另外，在节点N2的电位从V21下降至VBG2时，由于电容FEC1的电容耦合而节点N1的电位V13也下降。在本工作例子中，在时间T22至时间T23的期间，节点N1的电位为V13-αΔVBG。注意，α表示电容FEC1中的电容耦合系数。
在时间T23至时间T24的期间，布线VIL所供应的电位VIN2变为VIN1。就是说，在时间T23至时间T24的期间布线VIL所供应的电位相等于在时间T22前的时间布线VIL所供应的电位。
此时，晶体管M1的第一端子被从布线VIL供应电位VIN1，因此晶体管M1的栅极-源极间电压为V13-αΔVBG-VIN1。V13-αΔVBG为低于V13的电位，V13为低于VIN1的电位。另外，因为V13-VIN1低于晶体管M1的阈值电压，所以V13-αΔVBG-VIN1也低于晶体管M1的阈值电压。由此，在时间T23至时间T24的期间，晶体管M1成为关闭状态。
通过上述工作，可以将电压VBG2写入到电路HC的节点NBG。尤其是，通过将VIN2设定为负电位，可以使VBG2变为负电位，可以对电路HC的节点NBG作为负电位写入VBG2。另外，可以使晶体管M1的栅极-源极间电压低于阈值电压来使晶体管M1成为关闭状态，因此可以长时间保持节点NBG的负电位VBG2。由此，可以长时间将负电位VBG2供应到晶体管ME的背栅极。另外，根据状况也可以进行同样的工作来刷新保持在节点NBG中的负电位。
<<改写供应到节点NBG的电位的工作>>
接着，说明在图2B的工作例子的时间T24之后改写节点NBG的电位时的工作例子。
[使节点NBG的电位下降的情况]
当想要使节点NBG的电位下降的情况下，例如，如图3A中的时序图所示，使电路HC工作即可。图3A的时序图示出时间T31至时间T34的期间以及其附近的时间的布线VCL、布线VGL、布线VIL、节点N1、节点N2及节点NBG的电位变化。另外，在图3A中，将高电平电位记载为“high”，将低电平电位记载为“low”。
时间T31是图2B的时序图的时间T24以后的时间。因此，在时间T31至时间T32的期间，布线VCL被供应电位VFC1，布线VGL被供应高电平电位，布线VIL被供应电位VIN1。另外，节点N1的电位为V13-αΔVBG，节点N2的电位为VBG2，节点NBG为VBG2。
在时间T32至时间T33的期间，布线VIL所供应的电位VIN1变为电位VIN3。电位VIN3为低于VIN2的电位。另外，电位VIN3例如可以为低于电位VIN2的负电位等。
晶体管M1的第一端子被从布线VIL供应电位VIN3，因此晶体管M1的栅极-源极间电压为V13-αΔVBG-VIN3。在此，V13-αΔVBG-VIN3为高于晶体管M1的阈值电压的电压。
因为V13-αΔVBG-VIN3为高于晶体管M1的阈值电压的电压，所以晶体管M1成为开启状态。另外，布线VGL被供应高电平电位且晶体管M2也处于开启状态，因此来自布线VIL的电位通过晶体管M1、节点NBG及晶体管M2供应到节点N2。
具体而言，节点N2及节点NBG各自的电位从VBG2下降。在本工作例子中，在时间T32至时间T33的期间，节点N2及节点NBG各自的电位从VBG2下降电压ΔVBGN。另外，节点N2及节点NBG各自的电位下降ΔVBGN而变为电位VBG3。
另外，在节点N2的电位从VBG2下降至VBG3时，由于电容FEC1的电容耦合而节点N1的电位也从V13-αΔVBG下降。在本工作例子中，在时间T32至时间T33的期间，节点N1的电位为V13-α(ΔVBG+ΔVBGN)。
在时间T33至时间T34的期间，布线VIL所供应的电位VIN3变为VIN1。就是说，在时间T33至时间T34的期间布线VCL所供应的电位相等于在时间T32前的时间布线VIL所供应的电位。
此时，晶体管M1的第一端子被从布线VIL供应电位VIN1，因此晶体管M1的栅极-源极间电压为V13-α(ΔVBG+ΔVBGN)-VIN1。V13-α(ΔVBG+ΔVBGN)为低于V13的电位，V13为低于VIN1的电位。另外，因为V13-VIN1低于晶体管M1的阈值电压，所以V13-α(ΔVBG+ΔVBGN)-VIN1也低于晶体管M1的阈值电压。由此，在时间T33至时间T34的期间，晶体管M1成为关闭状态。
通过使电路HC进行图3B的工作例子，可以将在图2B的工作例子中写入到节点NBG的电压改写为更低的电压。
[使节点NBG的电位上升的情况]
当想要使节点NBG的电位上升的情况下，例如，如图3B中的时序图所示，使电路HC工作即可。图3B的时序图示出时间T41至时间T44的期间以及其附近的时间的布线VCL、布线VGL、布线VIL、节点N1、节点N2及节点NBG的电位变化。另外，在图3B中，将高电平电位记载为“high”，将低电平电位记载为“low”。
时间T41是图2B的时序图的时间T24以后的时间。因此，在时间T41至时间T42的期间，布线VCL被供应电位VFC1，布线VGL被供应高电平电位，布线VIL被供应电位VIN1。另外，节点N1的电位为V13-αΔVBG，节点N2的电位为VBG2，节点NBG为VBG2。
在时间T42至时间T43的期间，布线VCL所供应的电位VFC1变为电位VFC3。电位VFC3为高于VFC1的电位。
当节点N2及节点NBG处于浮动状态时，在布线VCL所供应的电位从VFC1变为VFC3时，由于电容C1中的电容耦合，根据该电压变化而节点N2及节点NBG的电位也发生变化。在本工作例子中，在时间T42至时间T43的期间，节点N2及节点NBG各自的电位从VBG2上升电压ΔVBGP。另外，节点N2及节点NBG各自的电位上升ΔVBGP而变为电位VBG4。
另外，节点N1也处于浮动状态，因此在节点N2的电位从VBG2变为VBG4时，由于电容FEC1中的电容耦合，根据该电压变化而节点N1的电位也发生变化。在本工作例子中，节点N1的电位从V13-αΔVBG变为V13-α(ΔVBG-ΔVBGP)。
注意，在是时间T42至时间T43的期间的节点N1和节点N2之间的电压的情况下，在电容FEC1所包含的可具有铁电性的介电质中不产生极化反转。换言之，将由布线VCL供应的从电位VFC1变为电位VFC3的电压设定为该介电质中不产生极化反转的程度的电压。
晶体管M1的第一端子被从布线VIL供应电位VIN1，因此晶体管M1的栅极-源极间电压为V13-α(ΔVBG-ΔVBGP)-VIN1。时间T41至时间T42的期间的晶体管M1的栅极-源极间电压为V13-αΔVBG-VIN1，因此时间T42至时间T43的工作(由布线VCL供应的电位从VFC1变为VFC3)引起晶体管M1的栅极-源极间电压上升ΔVBGP。
在此，V13-α(ΔVBG-ΔVBGP)-VIN1低于晶体管M1的阈值电压，晶体管M1处于关闭状态。
在时间T43至时间T44的期间，布线VIL所供应的电位VIN1变为电位VIN4。电位VIN4为低于VIN1的电位，并是高于电位VIN2的电位。另外，电位VIN4例如可以为低于电位VIN1且高于电位VIN2的负电位等。
晶体管M1的第一端子被从布线VIL供应电位VIN4，因此晶体管M1的栅极-源极间电压为V13-α(ΔVBG-ΔVBGP)-VIN4。在此，V13-α(ΔVBG-ΔVBGP)-VIN4为高于晶体管M1的阈值电压的电压。
当V13-α(ΔVBG-ΔVBGP)-VIN4为高于晶体管M1的阈值电压的电压时，晶体管M1成为开启状态。另外，布线VGL被供应高电平电位且晶体管M2也处于开启状态，因此来自布线VIL的电位通过晶体管M1、节点NBG及晶体管M2供应到节点N2。
具体而言，节点N2及节点NBG各自的电位从VBG4下降。在本工作例子中，在时间T43至时间T44的期间，节点N2及节点NBG各自的电位从VBG4下降电压ΔVBGQ。另外，节点N2及节点NBG各自的电位下降ΔVBGQ而变为电位VBG5。
另外，在节点N2的电位从VBG4下降至VBG5时，由于电容FEC1的电容耦合而节点N1的电位V13-α(ΔVBGN-ΔVBGP)也下降。在本工作例子中，在时间T43至时间T44的期间，节点N1的电位为V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)。
在时间T44至时间T45的期间，布线VIL所供应的电位VIN4变为VIN1。就是说，在时间T44至时间T45的期间布线VIL所供应的电位相等于在时间T43前的时间布线VIL所供应的电位。
此时，晶体管M1的第一端子被从布线VIL供应电位VIN1，因此晶体管M1的栅极-源极间电压为V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)-VIN1。V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)为低于V13的电位，V13为低于VIN1的电位。另外，因为V13-VIN1低于晶体管M1的阈值电压，所以V13-α(ΔVBGN-ΔVBGP+ΔVBGQ)-VIN1也低于晶体管M1的阈值电压。由此，在时间T44至时间T45的期间，晶体管M1成为关闭状态。
通过上述工作，可以将高于电压VBG2的电压VBG5写入到电路HC的节点NBG。另外，因为晶体管M1处于关闭状态所以可以长时间保持节点NBG的负电位VBG5。由此，可以长时间将负电位VBG5供应到晶体管ME的背栅极。
通过图3A及图3B的时序图的工作，可以将写入到电路HC的节点NBG的电压VBG2改写为其他电位。
<结构例子2>
接着，说明本发明的一个方式的半导体装置的图1的电路HC的变形例子。
在图1中，虽然不示出晶体管M2的背栅极的连接结构，但是晶体管M2的背栅极的连接对象可以在设计阶段决定。
例如，在想要提高晶体管M2的通态电流时，电连接晶体管M2的栅极与背栅极即可。具体而言，如图4A所示的电路HC那样，晶体管M2的背栅极也可以与晶体管M2的栅极电连接。
此外，例如，在晶体管M2中，为了改变该晶体管的阈值电压或减小晶体管M2的关态电流，也可以设置与外部电路等电连接的布线并由该外部电路等向晶体管的背栅极供应固定电位或可变电位。具体而言，例如，如图4B所示的电路HC那样，也可以具有将晶体管M2的背栅极电连接到布线VBL的结构。在图4B的结构中，通过向布线VBL供应低电平电位、接地电位、负电位等，可以提高晶体管M2的阈值电压，由此可以减少晶体管M2的关态电流。另一方面，在想要提高晶体管M2的通态电流的情况下，向布线VBL供应高电平电位、正电位等来降低晶体管M2的阈值电压即可。
此外，在上述例子中，虽然说明了晶体管M2的背栅极的连接对象，但是晶体管M2也可以不设置背栅极。
注意，在图4A及图4B中说明了图1中的晶体管M2的背栅极的连接对象的变形例子，本说明书等的其他部分所记载的晶体管、其他附图所示的晶体管等的各背栅极的连接对象也可以同样地在设计阶段决定。此外，本说明书等的其他部分所记载的晶体管、其他附图所示的晶体管的背栅极的有无也可以同样地在设计阶段决定。
例如，说明图1的电路HC的晶体管M1的背栅极的连接对象的变形例子。作为一个例子，如图5A所示，本发明的一个方式的半导体装置也可以具有在图1的电路HC中晶体管M1的背栅极不电连接于晶体管M1的第二端子、晶体管M2的第一端子及晶体管ME的背栅极而连接于晶体管M1的栅极的结构。
如图5A所示，通过电连接晶体管M1的栅极与背栅极，可以提高晶体管M1的通态电流。
此外，作为一个例子，如图5B所示，本发明的一个方式的半导体装置也可以具有调换图1的电路HC中的晶体管M1的栅极与背栅极的结构。
<结构例子3>
接着，说明其电路结构与图1、图4A、图4B、图5A及图5B的电路HC不同的本发明的一个方式的半导体装置。
图6所示的电路HC是图1的电路HC的变形例子，图6所示的电路HC与图1的电路HC的不同之处是包括电容C2。在图6的电路HC中，电容C2的第一端子与晶体管M1的第二端子、晶体管M1的背栅极、晶体管M2的第一端子及晶体管ME的背栅极电连接。此外，电容C2的第二端子与电容FEC1的第二端子及晶体管M1的栅极电连接。就是说，图6的电路HC具有在节点N1与节点NBG之间设置电容C2的结构。
通过在节点N1与节点NBG之间设置电容C2，可以保持晶体管M1的栅极与第二端子之间的电压。因此，例如，当在图2A的时序图的时间T13至时间T14之间节点N2的电位从V21变为V22时，可以使节点N1的电压变化小于节点N2的电压变化V21-V22。由此，通过在节点N1与节点NBG之间设置电容C2，例如，在图2A的时序图的时间T13至时间T14之间的工作中，有时可以使电容FEC1所包含的可具有铁电性的介电质容易发生极化。
<结构例子4>
接着，说明其电路结构与图1、图4A至图6的电路HC不同的本发明的一个方式的半导体装置。
图7所示的电路HC是图1的电路HC的变形例子，图7所示的电路HC与图1的电路HC的不同之处在于：包括晶体管M2B、电容C1B及电容FEC1B；晶体管M1的背栅极不电连接于晶体管M1的第二端子、晶体管M2的第一端子及晶体管ME的背栅极而电连接于电容FEC1B的第一端子。
作为晶体管M2B，例如可以使用可用作晶体管M2的晶体管。此外，作为电容FEC1B，例如可以使用可用作电容FEC1的铁电电容器。此外，作为电容C1B，例如可以使用可用作电容C1的电容。
晶体管M2B的第一端子与晶体管M1的第二端子、晶体管M2的第一端子及晶体管ME的背栅极电连接。此外，晶体管M2B的第二端子与电容C1B的第一端子及电容FEC1B的第二端子电连接。此外，晶体管M2B的栅极与布线VGLB电连接。此外，电容C1B的第二端子与布线VCLB电连接。
此外，在图7中，将晶体管M1的背栅极与电容FEC1B的第一端子的电连接点称为节点N1B。此外，将电容FEC1B的第二端子、电容C1B的第一端子与晶体管M2B的第二端子的电连接点称为节点N2B。此外，将晶体管M1的第二端子、晶体管M2的第一端子与晶体管M2B的第一端子的电连接点称为节点NBG。就是说，供应到晶体管ME的背栅极的电位可以为节点NBG的电位。
布线VCLB被用作供应使电容FEC1B所包含的可具有铁电性的材料极化的电压的布线。例如，在由于该材料发生极化而在该材料内发生的电场的方向为从电容FEC1B的第一端子向第二端子的方向时，该电压为正电位等即可。此外，例如，在由于该材料发生极化而在该材料内发生的电场的方向为从电容FEC1B的第二端子向第一端子的方向时，该电压为负电位等即可。此外，布线VCLB也可以供应不使电容FEC1B所包含的可具有铁电性的材料极化的电压。
布线VGLB被用作供应控制晶体管M2B的开启状态和关闭状态的切换的信号(电压)的布线。例如，通过将布线VGLB所供应的电压设定为高电平电位，可以使晶体管M2B处于开启状态，通过将布线VGLB所供应的电压设定为低电平电位，可以使晶体管M2处于关闭状态。
图1的电路HC具有在电容FEC1中保持晶体管M1的栅极的电位的结构，另一方面，图7所示的电路HC具有在电容FEC1中保持晶体管M1的栅极的电位且在电容FEC1B中保持晶体管M1的背栅极的电位的结构。因为图7的电路HC具有还能够向晶体管M1的背栅极供应电位的结构，所以图7的电路HC的晶体管M1的关态电流有时可以低于图1的电路HC的晶体管M1的关态电流。
注意，关于向晶体管M1的背栅极写入电位的方法(向电容FEC1B写入电位)，在图2A、图2B、图3A及图3B的时序图中，通过将布线VCL调换为布线VCLB，将布线VGL调换为布线VGLB，将节点N1调换为节点N1B，将节点N2调换为节点N2B，由此可以与向晶体管M1的栅极写入电位的方法(向电容FEC1写入电位)同样地进行。
此外，也可以将布线VCL和布线VCLB组合为一个布线VCL，将布线VGL和布线VGLB组合为一个布线VGLB(未图示)。通过具有这种结构并进行图2A、图2B、图3A及图3B的时序图的工作例子，电容FEC1和电容FEC1B各自包含的介电质可以同时发生极化。此外，可以同时保持晶体管M1的栅极的电位及背栅极的电位。
<结构例子5>
接着，说明其电路结构与图1、图4A至图7的电路HC不同的本发明的一个方式的半导体装置。
图8A所示的电路HC是图1的电路HC的变形例子，图8A所示的电路HC具有将图1的电路HC所包括的电容C1调换为包含可具有铁电性的介电质的电容FEC2的结构。
在图1的电路HC中，有时即便将电容C1调换为铁电电容器的电容FEC2也可以进行图2A、图2B、图3A及图3B所示的时序图的工作例子。
此外，通过使构成电容FEC1和电容FEC2的每一个的材料相等，可以在电路HC的制造工序中同时形成电容FEC1和电容FEC2，因此有时可以缩短电路HC的制造所需要的时间。
此外，图8B所示的电路HC是图1的电路HC的变形例子，图8B所示的电路HC具有将图1的电路HC所包括的晶体管M1及电容FEC1调换为FeFET(FerroelectricFET：铁电场效应晶体管)的结构。
图8B的电路HC作为该FeFET包括晶体管FEM，晶体管FEM的栅极与电容C1的第一端子及晶体管M2的第二端子电连接。此外，晶体管FEM的第一端子、第二端子及背栅极的每一个的电连接对象相当于图1的电路HC所包括的晶体管M1的第一端子、第二端子及背栅极的每一个的连接对象。
在图1的电路HC中，即便将晶体管M1和电容FEC1调换为FeFET的晶体管FEM也可以进行图2A、图2B、图3A及图3B所示的时序图的工作例子。
如上所述，通过作为本发明的一个方式的半导体装置使用图1至图8B的结构，可以长时间保持输入到晶体管ME的电位。此外，当该电位为负电位时，可以提高晶体管ME的阈值电压。尤其是，通过作为晶体管ME例如采用存储单元所包括的写入晶体管等，可以降低该写入晶体管的关态电流，由此该存储单元可以长时间保持数据。
<结构例子6>
接着，说明其电路结构与图1、图4A至图8的电路HC不同的本发明的一个方式的半导体装置。
图9所示的电路HC包括具有与图1的电路HC同样的电路结构的电路HC1及电路HC2。此外，在电路HC1中，晶体管M1的第一端子与布线VIL电连接，电容C1的第二端子与布线VCL1电连接，晶体管M2的栅极与布线VGL1电连接。此外，在电路HC2中，电容C1的第二端子与布线VCL2电连接，晶体管M2的栅极与布线VGL2电连接，晶体管M1的第二端子、晶体管M1的背栅极及晶体管M2的第一端子与晶体管ME的背栅极电连接。
此外，电路HC1与电路HC2串联电连接。具体而言，电路HC1的节点NBG与电路HC2的晶体管M1的第一端子电连接。
此外，在图9中，布线VCL1及布线VCL2相当于图1中的布线VCL，布线VGL1及布线VGL2相当于图1中的布线VGL。
如图9所示，通过串联电连接具有与图1的电路HC同样的电路结构的电路HC1及电路HC2，可以使电路HC1的晶体管M1及电路HC2的晶体管M1的每一个的源极-漏极间电压低于图1的电路HC的晶体管M1的源极-漏极间电压。由此，在图9的电路HC中，可以降低流过电路HC1的晶体管M1及电路HC2的晶体管M1的每一个的漏极电流。就是说，通过具有图9的电路HC的结构，可以与图1的电路HC相比提高布线VIL与晶体管ME之间的耐电压性。
注意，在图9中，虽然将与图1的电路HC相同的电路结构串联连接为两个，但是本发明的一个方式的半导体装置也可以将与电路HC相同的电路结构串联连接为三个以上。
通过使用上述结构例子1至结构例子6所说明的电路HC，可以长时间保持供应到晶体管ME的背栅极的负电位。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，说明使用实施方式1中的电路HC的存储装置。
图10A作为一个例子示出将图1的电路HC用于存储装置的电路结构。在图10A中，该存储装置包括存储单元阵列MCA，存储单元阵列MCA包括多个存储单元MC。此外，多个存储单元MC各自包括晶体管ME。注意，晶体管ME例如可以为存储单元MC中的写入晶体管(根据存储单元MC的结构，为写入读出晶体管)。
此外，在图10A中，多个存储单元MC所包括的晶体管ME的每一个的背栅极与布线BGL电连接。此外，布线BGL与晶体管M1的第二端子、晶体管M1的背栅极及晶体管M2的第一端子电连接。
此外，在图10A中，布线VCL与电路CP电连接。此外，布线VIL与负电压生成电路NGE电连接。
电路CP被用作电压生成电路。例如，电路CP所生成的电压可以为高电平电位、低电平电位、正电位、负电位等。电路CP所生成的电压经过布线VCL输入到电路HC的电容C1的第二端子。
负电压生成电路NGE具有生成负电压的功能。此外，负电压生成电路NGE生成负电位并将该负电位经过布线VIL供应到电路HC的晶体管M1的第一端子。
作为一个例子，电路CP和负电压生成电路NGE中的一方或双方也可以包括能够生成负电位的电荷泵电路。
注意，在图10A中，作为与布线BGL电连接的存储单元MC使用位于存储单元阵列MCA的某一行的存储单元MC，但是本发明的一个方式的半导体装置的结构不局限于此。例如，如图10B所示，也可以具有如下结构：布线BGL以分为存储单元阵列MCA的多个行的方式延伸，且布线BGL电连接于配置为矩阵状的多个存储单元MC的各晶体管ME的背栅极。通过采用图10B所示的结构，不需要按行设置电路HC，由此可以缩小半导体装置的电路面积。
接着，说明可用作存储单元MC的存储单元的结构例子。
图11A示出可用作图10A及图10B的存储单元MC的存储单元MC的结构例子。图11A的存储单元MC是被称为DRAM(Dynamic RandomAccessMemory：动态随机存取存储器)的存储单元的一个例子，其包括晶体管ME及电容CA。尤其是，在本说明书等中，有时将使用1OS晶体管1电容型存储单元的DRAM称为DOSRAM(Dynamic OxideSemiconductorRandomAccessMemory：动态氧化物半导体随机存取存储器)(注册商标)。
晶体管ME的第一端子与电容CA的第一端子电连接，晶体管ME的第二端子与布线BL电连接，晶体管M1的栅极与布线WL电连接，晶体管ME的背栅极与布线BGL电连接。电容CA的第二端子与布线CL电连接。
布线BL被用作位线，布线WL被用作字线。布线CL被用作对电容CA的第二端子施加恒电位的布线。该电位例如可以为高电平电位、低电平电位、接地电位等。布线BGL被用作对晶体管ME的背栅极施加恒电位的布线。尤其是，通过使用图10A及图10B所示的电路HC，可以对晶体管ME的背栅极施加负电位，可以提高晶体管ME的阈值电压，并且可以使晶体管ME在常关闭下工作。
注意，在本说明书等中，常开启是指即使不对栅极施加电压也存在沟道，而电流流过晶体管的状态。注意，常关闭是指：在不对栅极施加电位或者对栅极供应接地电位时流过晶体管的每沟道宽度1μm的电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下或者在125℃下为1×10-16A以下。
此外，当布线CL所供应的电位与布线BGL所供应的电位相等时，布线CL也可以为与布线BGL电连接的布线。
注意，布线BL及布线WL的每一个的布线的延伸方向不局限于图11A所示的电路图，例如，布线BL也可以向附图的左右方向延伸，布线WL也可以向附图的上下方向延伸。
此外，图11B示出与图11A不同的可用作图10A及图10B的存储单元MC的存储单元MC的结构例子。图11B所示的存储单元MC是作为晶体管M3使用OS晶体管的增益单元型存储单元，图11B的存储单元MC包括晶体管ME、晶体管M3及电容CB。此外，在本说明书等中，有时将包括该存储单元的存储装置称为NOSRAM(Nonvolatile OxideSemiconductorRandomAccessMemory：非易失性氧化物半导体随机存取存储器)(注册商标)。
此外，作为晶体管M3，可以使用在沟道形成区域中包含硅的晶体管(以下称为Si晶体管)而不使用OS晶体管。作为硅，例如可以使用非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅、单晶硅等。此外，作为晶体管M3，除了OS晶体管及Si晶体管之外也可以使用在沟道形成区域中包含Ge等的晶体管、在沟道形成区域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体的晶体管、在沟道形成区域中包含碳纳米管的晶体管、在沟道形成区域中包含有机半导体的晶体管等。
晶体管ME的第一端子与电容CB的第一端子及晶体管M3的栅极电连接，晶体管ME的第二端子与布线WBL电连接，晶体管ME的栅极与布线WWL电连接，晶体管ME的背栅极与布线BGL电连接。电容CB的第二端子与布线RWL电连接。晶体管M3的第一端子与布线RBL电连接，晶体管M3的第二端子与布线SL电连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WWL被用作写入字线，布线RWL被用作读出字线。此外，布线SL被用作对晶体管M3的第二端子施加规定电位的布线。该电位例如可以为低电平电位、接地电位等。此外，根据情况，该电位也可以为高电平电位。在进行写入工作时，作为一个例子，将布线RWL设定为高电平电位，将布线WWL设定为高电平电位，然后从布线WBL发送写入用数据，由此可以向电容CB的第一端子写入该数据。然后，通过将布线WWL设定为低电平电位，可以在电容CB的第一端子中保持该数据。此外，优选在将布线WWL设定为低电平电位之后将布线RWL设定为低电平电位。此外，在进行读出工作时，作为一个例子，将高电平电位预充电到布线RBL，然后将布线RWL设定为高电平电位，由此可以读出在电容CB的第一端子中保持的该数据。此时，布线RBL的电位取决于该数据。
上述各布线的说明仅是一个例子，各布线的功能可以适当地改变。例如，布线RWL也可以为被供应恒电位的布线，布线SL也可以为用作读出字线的布线。此时，在进行写入工作时，作为一个例子，通过从布线WBL发送写入用数据，可以向电容CB的第一端子写入该数据。然后，通过将布线WWL设定为低电平电位，可以在电容CB的第一端子中保持该数据。此外，在进行读出工作时，作为一个例子，将布线RBL及布线SL各自设定为高电平电位，使布线RBL处于电浮动状态。然后，通过将布线SL设定为低电平电位，可以读出在电容CB的第一端子中保持的该数据。此时，布线RBL的电位取决于该数据。
此外，例如，也可以将用作写入位线的布线WBL和用作读出位线的布线RBL组合为一个布线。
注意，布线WBL、布线RBL、布线WWL、布线RWL及布线SL的每一个的布线的延伸方向不局限于图11B所示的电路图，例如，布线WBL、布线RBL和布线SL中的至少一个也可以向附图的左右方向延伸，布线WWL及/或布线RWL也可以向附图的上下方向延伸。
<存储装置>
接着，说明可包括图11A及图11B的各存储单元的存储装置。
图12是表示被用作存储装置的半导体装置的结构例子的方框图。半导体装置200包括外围电路280及存储单元阵列MCA。外围电路280包括控制逻辑电路261、行驱动电路262、列驱动电路263及输出电路264。
在存储单元阵列MCA中，多个存储单元MC被配置为矩阵状。行驱动电路262包括行译码器271及字线驱动电路272。列驱动电路263包括列译码器281、预充电电路282、放大电路283及写入电路284。
此外，在存储单元阵列MCA中，布线251在行方向上延伸且布线252在列方向上延伸。注意，在图12中，仅示出一个布线251及一个布线252，但是布线251也可以作为多个布线在存储单元阵列MCA的行方向上延伸，布线252也可以作为多个布线在存储单元阵列MCA的列方向上延伸。
此外，在图12的存储单元MC是图11A所示的存储单元MC的情况下，布线251例如可以为布线WL，布线252例如可以为布线BL。
此外，在图12的存储单元MC是图11B所示的存储单元MC的情况下，布线251例如可以为包括布线WWL及布线RWL的布线的集合，布线252例如可以为包括布线WBL及布线RBL的布线的集合。
注意，在图11A及图11B中，布线BGL在行方向上延伸，但是布线BGL既可以包括在布线251中，又可以包括在布线252中。就是说，图10A及图10B等所示的与布线BGL电连接的电路HC、电路CP、负电压生成电路NGE等可以设置在图12所示的行驱动电路262或列驱动电路263。
预充电电路282例如具有对上述布线BL、布线RBL等进行预充电的功能。此外，预充电电路282也可以包括图10A及图10B所示的电路HC、电路CP及负电压生成电路NGE。放大电路283例如具有将从布线BL、布线RBL等读出的数据信号放大的功能。被放大的数据信号通过输出电路264作为数字的数据信号RDATA输出到半导体装置200的外部。
对半导体装置200从外部供应作为电源电压的低电源电压(VSS)、外围电路280用高电源电压(VDD)及存储单元阵列MCA用高电源电压(VIL)。
对半导体装置200从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。将地址信号ADDR输入到行译码器271及列译码器281，将WDATA输入到写入电路284。
控制逻辑电路261对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器271及列译码器281的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路261所处理的信号不局限于此，也可以根据需要输入其他的控制信号。例如，也可以输入用来判断不良位的控制信号来决定从特定的存储单元的地址读出的数据信号作为不良位。
上述各电路或各信号可以根据需要适当地使用。
在上述存储装置中，通过使用实施方式1所说明的结构例子1至结构例子6的电路HC，可以长时间保持向存储单元MC所包括的晶体管ME的背栅极供应的负电位。因此，可以提高晶体管ME的阈值电压，所以可以降低晶体管ME的关态电流。此外，由于晶体管ME的关态电流得到降低，所以可以减少存储单元MC所保持的数据的刷新次数。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明上述实施方式所说明的半导体装置的结构例子及可以应用于上述实施方式所说明的半导体装置的晶体管的结构例子。
<半导体装置的结构例子1>
作为一个例子，图13示出上述实施方式所说明的半导体装置，该半导体装置包括晶体管300、晶体管500以及电容元件600。此外，图14A是晶体管500的沟道长度方向上的截面图，图14B是晶体管500的沟道宽度方向上的截面图，并且图14C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。晶体管500具有关态电流低且场效应迁移率在高温下也不容易变化的特性。通过将晶体管500应用于半导体装置诸如上述实施方式所说明的各晶体管，即电路HC所包括的晶体管M1、晶体管M2、图11A及图11B的存储单元MC所包括的晶体管ME、图11B的存储单元MC所包括的晶体管M3等，可以实现性能在高温下也不容易下降的半导体装置。尤其是，通过将晶体管500例如应用于晶体管ME，可以利用关态电流很小的特性长时间保持写入到存储单元MC的电容(图11A中的电容CA、图11B中的电容CB)的电位。
晶体管500例如设置在晶体管300上方，电容元件600例如设置在晶体管300及晶体管500上方。此外，电容元件600可以为上述实施方式所说明的电容C1、电容C2、电容CA、电容CB等。注意，根据电路结构，不一定需要设置图13所示的电容元件600。
晶体管300设置在衬底310上，包括元件分离层312、导电体316、绝缘体315、由衬底310的一部分构成的半导体区域313、用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b。此外，晶体管300例如可以应用于上述实施方式所说明的晶体管M3等。注意，虽然图13示出晶体管300的栅极与晶体管500的源极和漏极中的一个电连接的结构，但是根据本发明的一个方式的半导体装置的结构也可以采用如下结构：晶体管300的源极和漏极中的一个与晶体管500的源极和漏极中的一个电连接；晶体管300的源极和漏极中的一个与晶体管500的栅极电连接；或者晶体管300的各端子不与晶体管500的各端子、电容元件600的各端子电连接。
作为衬底310，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图14C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的开启特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
此外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)、GaN(氮化镓)等的材料形成。可以使用对晶格施加应力改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(HighElectronMobilityTransistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛、氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨、铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
为了使形成在衬底310上的多个晶体管彼此分离设置有元件分离层312。元件分离层例如可以使用LOCOS(LocalOxidationofSilicon：硅局部氧化)法、STI(ShallowTrenchIsolation：浅沟槽隔离)法或台面隔离法等形成。
此外，图13所示的晶体管300只是一个例子，本发明不局限于该结构，可以根据电路结构、驱动方法等而使用合适的晶体管。例如，晶体管300也可以具有平面型结构而不具有图14C所示的FIN型结构。例如，当在半导体装置中使用只由OS晶体管构成的单极性电路时，如图15所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。关于晶体管500将在后面详细描述。注意，在本说明书等中，单极性电路是指仅由n沟道型晶体管和p沟道型晶体管中的一个极性的晶体管构成的电路。
在图15中，晶体管300设置在衬底310A上，在此情况下，也可以使用与图13所示的半导体装置的衬底310同样的半导体衬底作为衬底310A。作为衬底310A，例如可以使用SOI衬底、玻璃衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等，可以举出如下例子。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟乙烯或聚氯乙烯等。或者，作为一个例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜、纸类等。
图13所示的晶体管300从衬底310一侧依次层叠设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因被绝缘体320及绝缘体322覆盖的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP：ChemicalMechanicalPolishing)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢、杂质等从衬底310或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等分析。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当换算为氢原子的脱离量时，绝缘体324的单位面积的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容元件600或晶体管500连接的导电体328及导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨、钼等高熔点材料，尤其优选使用钨。或者，优选使用铝、铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
另外，也可以在绝缘体326及导电体330上形成布线层。例如，在图13中，在绝缘体326及导电体330的上方依次层叠设置有绝缘体350、绝缘体352及绝缘体354。此外，绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢、水等杂质具有阻挡性的绝缘体。此外，与绝缘体326同样，绝缘体352及绝缘体354优选使用相对介电常数较低的绝缘体以减少布线间产生的寄生电容。此外，导电体356优选包含对氢、水等杂质具有阻挡性的导电体。尤其是，对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，在绝缘体354及导电体356上依次层叠有绝缘体360、绝缘体362及绝缘体364。
与绝缘体324等同样，绝缘体360优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体360例如可以使用可以应用于绝缘体324等的材料。
绝缘体362及绝缘体364被用作层间绝缘膜及平坦化膜。此外，与绝缘体324同样，绝缘体362及绝缘体364优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体362及/或绝缘体364可以使用可以应用于绝缘体324的材料。
此外，绝缘体360、绝缘体362及绝缘体364各自的重叠于部分导电体356的区域中形成有开口部，并以嵌入该开口部的方式设置有导电体366。此外，导电体366还形成在绝缘体362上。导电体366例如具有与晶体管300连接的插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料设置。
在绝缘体364及导电体366上依次层叠设置有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514和绝缘体516中的任意个，优选使用对氧、氢等具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢、杂质从衬底310或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧和导致晶体管的电特性变动的氢、水分等杂质的双方透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入有导电体518及构成晶体管500的导电体(例如，图14A及图14B所示的导电体503)等。此外，导电体518被用作与电容元件600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体516上方设置有晶体管500。
如图14A及图14B所示，晶体管500包括绝缘体514上的绝缘体516、以嵌入绝缘体514或绝缘体516中的方式配置的导电体503(导电体503a及导电体503b)、绝缘体516及导电体503上的绝缘体522、绝缘体522上的绝缘体524、绝缘体524上的氧化物530a、氧化物530a上的氧化物530b、氧化物530b上的导电体542a、导电体542a上的绝缘体571a、氧化物530b上的导电体542b、导电体542b上的绝缘体571b、氧化物530b上的绝缘体552、绝缘体552上的绝缘体550、绝缘体550上的绝缘体554、位于绝缘体554上并与氧化物530b的一部分重叠的导电体560(导电体560a及导电体560b)以及配置在绝缘体522、绝缘体524、氧化物530a、氧化物530b、导电体542a、导电体542b、绝缘体571a及绝缘体571b上的绝缘体544。此外，绝缘体580位于绝缘体544上。在此，如图14A及图14B所示，绝缘体552与绝缘体522的顶面、绝缘体524的侧面、氧化物530a的侧面、氧化物530b的侧面及顶面、导电体542的侧面、绝缘体571的侧面、绝缘体544的侧面、绝缘体580的侧面及绝缘体550的底面接触。此外，导电体560的顶面以高度与绝缘体554的上部、绝缘体550的上部、绝缘体552的上部及绝缘体580的顶面的高度大致一致的方式配置。此外，绝缘体574与导电体560的顶面、绝缘体552的上部、绝缘体550的上部、绝缘体554的上部和绝缘体580的顶面中的至少一个的一部分接触。此外，绝缘体576位于绝缘体574的上部及侧面、绝缘体580的侧面、绝缘体544的侧面、绝缘体522的侧面、绝缘体516的侧面、绝缘体514的侧面和顶面中的至少一个。此外，绝缘体581位于绝缘体576的顶面。
绝缘体580及绝缘体544中形成到达氧化物530b的开口。在该开口内设置绝缘体552、绝缘体550、绝缘体554及导电体560。此外，在晶体管500的沟道长度方向上，绝缘体571a及导电体542a与绝缘体571b及导电体542b间设置有导电体560、绝缘体552、绝缘体550及绝缘体554。绝缘体554具有与导电体560的侧面接触的区域及与导电体560的底面接触的区域。
氧化物530优选包括绝缘体524上的氧化物530a及氧化物530a上的氧化物530b。当在氧化物530b下包括氧化物530a时，可以抑制杂质从形成在氧化物530a的下方的结构物向氧化物530b扩散。
在晶体管500中，氧化物530具有氧化物530a及氧化物530b这两层的叠层结构，但是本发明不局限于此。例如，在晶体管500中，氧化物530可以具有氧化物530b的单层结构或三层以上的叠层结构。或者，也可以具有氧化物530a及氧化物530b分别为叠层的结构。
导电体560被用作第一栅(也称为顶栅极)电极，导电体503被用作第二栅(也称为背栅极)电极。此外，绝缘体552、绝缘体550及绝缘体554被用作第一栅极绝缘体，绝缘体522及绝缘体524被用作第二栅极绝缘体。注意，有时将栅极绝缘体称为栅极绝缘层或栅极绝缘膜。此外，导电体542a被用作源极和漏极中的一个，导电体542b被用作源极和漏极中的另一个。此外，氧化物530的与导电体560重叠的区域的至少一部分被用作沟道形成区域。
在此，图16A示出图14A中的沟道形成区域附近的放大图。由于氧化物530b被供应氧，沟道形成区域形成在导电体542a和导电体542b之间的区域中。因此，如图16A所示，氧化物530b具有用作晶体管500的沟道形成区域的区域530bc及以夹着区域530bc的方式设置并用作源极区域或漏极区域的区域530ba及区域530bb。区域530bc的至少一部分与导电体560重叠。换言之，区域530bc设置在导电体542a与导电体542b间的区域中。区域530ba与导电体542a重叠，区域530bb与导电体542b重叠。
用作沟道形成区域的区域530bc是与区域530ba及区域530bb相比其氧空位(在本说明书等中，金属氧化物中的氧空位有时被称为VO(oxygenvacancy))少或杂质浓度低，由此是载流子浓度低的高电阻区域。因此，区域530bc可以说是i型(本征)或实质上i型的区域。
在使用金属氧化物的晶体管中，如果金属氧化物中的形成沟道的区域存在杂质或氧空位(VO)，电特性则容易变动，有时降低可靠性。此外，氧空位(VO)附近的氢形成氢进入氧空位(VO)中的缺陷(下面有时称为VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体中的形成沟道的区域中包含氧空位时，晶体管会成为常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。
此外，用作源极区域或漏极区域的区域530ba及区域530bb是如下区域：因氧空位(VO)多或者因氢、氮、金属元素等杂质的浓度高而载流子浓度提高，由此被低电阻化。就是说，区域530ba及区域530bb是比区域530bc载流子浓度高且电阻低的n型区域。
在此，用作沟道形成区域的区域530bc的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对用作沟道形成区域的区域530bc的载流子浓度的下限值没有特别的限定，例如，可以将其设定为1×10-9cm-3。
此外，也可以在区域530bc与区域530ba或区域530bb之间形成载流子浓度等于或低于区域530ba及区域530bb的载流子浓度且等于或高于区域530bc的载流子浓度的区域。换言之，该区域被用作区域530bc与区域530ba或区域530bb的接合区域。该接合区域的氢浓度有时相等于或低于区域530ba及区域530bb的氢浓度且等于或高于区域530bc的氢浓度。此外，该接合区域的氧空位有时等于或少于区域530ba及区域530bb的氧空位且等于或多于区域530bc的氧空位。
注意，图16A示出区域530ba、区域530bb及区域530bc形成在氧化物530b中的例子，但是本发明不局限于此。例如，上述各区域也可以形成在氧化物530b和氧化物530a中。
在氧化物530中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度并不需要按每区域分阶段地变化，也可以在各区域中连续地变化。就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度越低即可。
优选在晶体管500中将用作半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物530(氧化物530a及氧化物530b)。
用作半导体的金属氧化物优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减少晶体管的关态电流。
例如，作为氧化物530优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。此外，作为氧化物530也可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
在此，优选的是，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
如此，通过在氧化物530b下配置氧化物530a，可以抑制杂质及氧从形成在氧化物530a的下方的结构物向氧化物530b扩散。
此外，氧化物530a及氧化物530b除了氧以外还包含共同元素(作为主要成分)，所以可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因为可以降低氧化物530a与氧化物530b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
氧化物530b优选具有结晶性。尤其是，优选使用CAAC-OS(c-axis alignedcrystallineoxidesemiconductor：c轴取向结晶氧化物半导体)作为氧化物530b。
CAAC-OS具有结晶性高的致密结构且是杂质及缺陷(例如，氧空位(VO等)少的金属氧化物。尤其是，通过在形成金属氧化物后以金属氧化物不被多晶化的温度(例如，400℃以上且600℃以下)进行热处理，可以使CAAC-OS具有结晶性更高的致密结构。如此，通过进一步提高CAAC-OS的密度，可以进一步降低该CAAC-OS中的杂质或氧的扩散。
另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性且可靠性高。
在使用氧化物半导体的晶体管中，如果在氧化物半导体的形成沟道的区域中存在杂质及氧空位，电特性则容易变动，有时降低可靠性。此外，氧空位附近的氢形成氢进入氧空位中的缺陷(下面有时称为VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体的形成沟道的区域中包含氧空位时，晶体管容易具有常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。换言之，优选的是，氧化物半导体中的形成沟道的区域的载流子浓度降低且被i型化(本征化)或实质上被i型化。
相对于此，通过在氧化物半导体附近设置包含通过加热脱离的氧(以下，有时称为过剩氧)的绝缘体而进行热处理，可以从该绝缘体向氧化物半导体供应氧而减少氧空位及VOH。注意，在对源极区域或漏极区域供应过多的氧时，有可能引起晶体管500的通态电流下降或者场效应迁移率的下降。并且，在供应到源极区域或漏极区域的氧在衬底面内有不均匀时，包括晶体管的半导体装置特性发生不均匀。
因此，优选的是，在氧化物半导体中，用作沟道形成区域的区域530bc的载流子浓度得到降低且被i型化或实质上被i型化。另一方面，优选的是，用作源极区域或漏极区域的区域530ba及区域530bb的载流子浓度高且被n型化。换言之，优选减少氧化物半导体的区域530bc的氧空位及VOH且区域530ba及区域530bb不被供应过多的氧。
于是，本实施方式以在氧化物530b上设置导电体542a及导电体542b的状态在含氧气氛下进行微波处理来减少区域530bc的氧空位及VOH。在此，微波处理例如是指使用包括利用微波生成高密度等离子体的电源的装置的处理。
通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化而使该氧等离子体作用。此时，也可以将微波或RF等高频照射到区域530bc。通过等离子体、微波等的作用，可以使区域530bc的VOH分开，可以将氢H从区域530bc去除而由氧填补氧空位(VO)。换言之，在区域530bc中发生“VOH→H+VO”的反应，可以降低区域530bc的氢浓度。由此，可以减少区域530bc中的氧空位及VOH而降低载流子浓度。
此外，当在含氧气氛下进行微波处理时，微波、RF等高频、氧等离子体等被导电体542a及导电体542b遮蔽而不作用于区域530ba及区域530bb。再者，可以通过覆盖氧化物530b及导电体542的绝缘体571及绝缘体580降低氧等离子体的作用。由此，在进行微波处理时在区域530ba及区域530bb中不发生VOH的减少以及过多的氧的供应，因此可以防止载流子浓度的降低。
此外，优选在沉积将成为绝缘体552的绝缘膜之后或者在沉积将成为绝缘体550的绝缘膜之后在含氧气氛下进行微波处理。如此，通过经由绝缘体552或绝缘体550在含氧气氛下进行微波处理，可以对区域530bc高效地注入氧。此外，通过以与导电体542的侧面及区域530bc的表面接触的方式配置绝缘体552，可以抑制区域530bc被注入不必要的氧，因此可以抑制导电体542的侧面的氧化。此外，可以抑制在沉积将成为绝缘体550的绝缘膜时导电体542的侧面被氧化。
此外，作为注入到区域530bc中的氧，有氧原子、氧分子、氧自由基(也称为O自由基，包含不成对电子的原子、分子或离子)等各种方式。注入到区域530bc中的氧可以为上述方式中的任一个或多个，尤其优选为氧自由基。此外，由于可以提高绝缘体552及绝缘体550的膜品质，晶体管500的可靠性得到提高。
如上所述，可以在氧化物半导体的区域530bc中选择性地去除氧空位及VOH而使区域530bc成为i型或实质上i型。并且，可以抑制对用作源极区域或漏极区域的区域530ba及区域530bb供应过多的氧而保持n型。由此，可以抑制晶体管500的电特性变动而抑制在衬底面内晶体管500的电特性不均匀。
通过采用上述结构，可以提供一种晶体管特性不均匀小的半导体装置。此外，可以提供一种可靠性高的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。
此外，如图14B所示，在从晶体管500的沟道宽度方向的截面看时，也可以在氧化物530b的侧面与氧化物530b的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部也可以弯曲(以下，也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体542重叠的区域的氧化物530b的厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以提高绝缘体552、绝缘体550、绝缘体554及导电体560的氧化物530b的覆盖性。
氧化物530优选具有化学组成互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
此外，氧化物530b优选为具有CAAC-OS等的结晶性的氧化物。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物530b抽出氧。因此，即使进行热处理也可以减少氧从氧化物530b被抽出，所以晶体管500对制造工序中的高温度(所谓热积存：thermalbudget)也很稳定。
在此，在氧化物530a与氧化物530b的接合部中，导带底平缓地变化。换言之，也可以将上述情况表示为氧化物530a与氧化物530b的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了氧之外还包含共同元素作为主要成分，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-M-Zn氧化物的情况下，作为氧化物530a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、铟氧化物等。
具体而言，作为氧化物530a使用In:M:Zn＝1:3:4[原子个数比]或其附近的组成或者In:M:Zn＝1:1:0.5[原子个数比]或其附近的组成的金属氧化物，即可。此外，作为氧化物530b，使用In:M:Zn＝1:1:1[原子个数比]或其附近的组成、In:M:Zn＝4:2:3[原子个数比]或其附近的组成的金属氧化物，即可。注意，附近的组成包括所希望的原子个数比的±30％的范围。此外，作为元素M优选使用镓。
此外，在通过溅射法沉积金属氧化物时，上述原子个数比不局限于所沉积的金属氧化物的原子个数比，而也可以是用于金属氧化物的沉积的溅射靶材的原子个数比。
此外，如图14A等所示，由于以与氧化物530的顶面及侧面接触的方式设置由氧化铝等形成的绝缘体552，氧化物530所包含的铟有时分布在氧化物530和绝缘体552的界面及其附近。因此，氧化物530的表面附近具有接近铟氧化物的原子个数比或者接近In-Zn氧化物的原子个数比。在如此氧化物530，尤其是氧化物530b的表面附近的铟的原子个数比较大时，可以提高晶体管500的场效应迁移率。
通过使氧化物530a及氧化物530b具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导带来的影响减少，从而晶体管500可以得到高通态电流及高频率特性。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选被用作抑制水、氢等杂质从衬底一侧或晶体管500的上方扩散到晶体管500的阻挡绝缘膜。因此，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
此外，在本说明书中，阻挡绝缘膜是指具有阻挡性的绝缘膜。在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘体，例如可以使用氧化铝、氧化镁、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。例如，作为绝缘体512、绝缘体544及绝缘体576，优选使用氢阻挡性更高的氮化硅等。此外，例如，作为绝缘体514、绝缘体571、绝缘体574及绝缘体581，优选使用俘获并固定氢的性能高的氧化铝或氧化镁等。由此，可以抑制水、氢等杂质经过绝缘体512及绝缘体514从衬底一侧扩散到晶体管500一侧。或者，可以抑制水、氢等杂质从配置在绝缘体581的外方的层间绝缘膜等扩散到晶体管500一侧。或者，可以抑制包含在绝缘体524等中的氧经过绝缘体512及绝缘体514扩散到衬底一侧。或者，可以抑制含在绝缘体580等中的氧经过绝缘体574等向晶体管500的上方扩散。如此，优选采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体512、绝缘体514、绝缘体571、绝缘体544、绝缘体574、绝缘体576及绝缘体581围绕晶体管500的结构。
在此，作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有非晶结构的氧化物。例如，优选使用AlOx(x是大于0的任意数)或MgOy(y是大于0的任意数)等金属氧化物。上述具有非晶结构的金属氧化物有时具有如下性质：氧原子具有悬空键而由该悬空键俘获或固定氢。通过将上述具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以俘获或固定含在晶体管500中的氢或存在于晶体管500的周围的氢。尤其是，优选俘获或固定含在晶体管500中的沟道形成区域的氢。通过将具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以制造具有良好特性的可靠性高的晶体管500及半导体装置。
此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581优选具有非晶结构，但是其一部分也可以形成有多晶结构的区域。此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581也可以具有层叠有非晶结构的层与多晶结构的层的多层结构。例如，也可以具有非晶结构的层上形成有多晶结构的层的叠层结构。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的沉积例如可以利用溅射法进行。溅射法不需要作为沉积气体使用包含氢的分子，所以可以降低绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的氢浓度。作为沉积方法，除了溅射法以外还可以适当地使用化学气相沉积(CVD：ChemicalVaporDeposition)法、分子束外延(MBE：MolecularBeamEpitaxy)法、脉冲激光沉积(PLD：PulsedLaser Deposition)法、原子层沉积法(ALD：AtomicLayerDeposition)法等。
此外，有时优选降低绝缘体512、绝缘体544及绝缘体576的电阻率。例如，通过使绝缘体512、绝缘体544及绝缘体576的电阻率约为1×1013Ωcm，在半导体装置制造工序中的利用等离子体等的处理中，有时绝缘体512、绝缘体544及绝缘体576可以缓和导电体503、导电体542、导电体560等的电荷积聚(chargeup)。绝缘体512、绝缘体544及绝缘体576的电阻率优选为1×1010Ωcm以上且1×1015Ωcm以下。
此外，绝缘体516、绝缘体574、绝缘体580及绝缘体581的介电常数优选比绝缘体514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体516、绝缘体580及绝缘体581，可以适当地使用氧化硅、氧氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
此外，绝缘体581例如优选为用作层间膜、平坦化膜等的绝缘体。
导电体503以与氧化物530及导电体560重叠的方式配置。在此，导电体503优选以嵌入形成在绝缘体516的开口中的方式设置。此外，导电体503的一部分有时嵌入绝缘体514中。
导电体503包括导电体503a及导电体503b。导电体503a以与该开口的底面及侧壁接触的方式设置。导电体503b以嵌入形成在导电体503a的凹部中的方式设置。在此，导电体503b的上部的高度与导电体503a的上部的高度及绝缘体516的上部的高度大致一致。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体503a使用具有抑制氢的扩散的功能的导电材料，可以防止含在导电体503b中的氢等杂质通过绝缘体524等扩散到氧化物530。此外，通过作为导电体503a使用具有抑制氧的扩散的功能的导电材料，可以抑制导电体503b被氧化而导电率下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。因此，作为导电体503a使用单层或叠层的上述导电材料即可。例如，作为导电体503a使用氮化钛即可。
此外，导电体503b优选使用以钨、铜或铝为主要成分的导电材料。例如，导电体503b可以使用钨。
导电体503有时被用作第二栅电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压(Vth)。尤其是，通过对导电体503施加负电位，可以增大晶体管500的Vth而减少关态电流。由此，与不对导电体503施加负电位的情况相比，在对导电体503施加负电位的情况下，可以减少对导电体560施加的电位为0V时的漏极电流。
此外，导电体503的电阻率根据上述施加到导电体503的电位设计，导电体503的厚度根据该电阻率设定。此外，绝缘体516的厚度与导电体503大致相同。在此，优选在导电体503的设计允许的范围内减少导电体503及绝缘体516的厚度。通过减少绝缘体516的厚度，可以降低含在绝缘体516中的氢等杂质的绝对量，所以可以抑制该杂质扩散到氧化物530。
此外，导电体503在被俯视时优选比氧化物530的不与导电体542a及导电体542b重叠的区域大。尤其是，如图14B所示，导电体503优选延伸到氧化物530a及氧化物530b的沟道宽度方向的端部的外侧的区域。就是说，优选在氧化物530的沟道宽度方向的侧面的外侧，导电体503和导电体560隔着绝缘体重叠。通过具有上述结构，可以由用作第一栅电极的导电体560的电场和用作第二栅电极的导电体503的电场电围绕氧化物530的沟道形成区域。在本说明书中，将由第一栅极及第二栅极的电场电围绕沟道形成区域的晶体管结构称为surroundedchannel(S-channel)结构。
在本说明书等中，S-channel结构的晶体管是指由一对栅电极中的一方及另一方的电场电围绕沟道形成区域的晶体管的结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以实现对短沟道效应的耐性得到提高的晶体管，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，如图14B所示，将导电体503延伸来用作布线。但是，本发明不局限于此，也可以在导电体503下设置用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体503。例如，在多个晶体管中可以共同使用导电体503。
注意，示出在晶体管500中作为导电体503层叠有导电体503a及导电体503b的结构，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
绝缘体522及绝缘体524被用作栅极绝缘体。
绝缘体522优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，绝缘体522优选具有与绝缘体524相比抑制氢和氧中的一方或双方的扩散的功能。
绝缘体522优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放到衬底一侧及氢等杂质从晶体管500的周围部扩散到氧化物530的层。因此，通过设置绝缘体522，可以抑制氢等杂质扩散到晶体管500的内侧，而可以抑制在氧化物530中生成氧空位。此外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇或氧化锆。或者，也可以对上述绝缘体进行氮化处理。此外，作为绝缘体522还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
此外，作为绝缘体522，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，作为绝缘体522有时可以使用锆钛酸铅(PZT)、钛酸锶(SrTiO3)、(Ba，Sr)TiO3(BST)等介电常数高的物质。
作为与氧化物530接触的绝缘体524，例如适当地使用氧化硅、氧氮化硅等即可。
此外，在晶体管500的制造工序中，热处理优选在氧化物530的表面露出的状态下进行。该热处理例如以100℃以上且600℃以下，更优选以350℃以上且550℃以下进行即可。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，热处理优选在氧气氛下进行。由此，对氧化物530供应氧，从而可以减少氧空位(VO)。热处理也可以在减压状态下进行。此外，也可以在氮气体或惰性气体的气氛下进行热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。此外，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理，然后连续地在氮气体或惰性气体的气氛下进行热处理。
通过对氧化物530进行加氧化处理，可以由所供应的氧填补氧化物530中的氧空位，换言之可以促进“VO+O→null”的反应。再者，氧化物530中残留的氢与被供给的氧发生反应而可以将氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位再结合而形成VOH。
此外，绝缘体522及绝缘体524也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以采用使用不同材料构成的叠层结构。此外，绝缘体524也可以形成为岛状且与氧化物530a重叠。在此情况下，绝缘体544与绝缘体524的侧面及绝缘体522的顶面接触。
导电体542a及导电体542b与氧化物530b的顶面接触。导电体542a及导电体542b分别被用作晶体管500的源电极或漏电极。
作为导电体542(导电体542a及导电体542b)例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
注意，有时包含在氧化物530b等中的氢扩散到导电体542a或导电体542b。尤其是，通过作为导电体542a及导电体542b使用包含钽的氮化物，有时包含在氧化物530b等中的氢容易扩散到导电体542a或导电体542b，该扩散的氢与导电体542a或导电体542b所包含的氮键合。也就是说，有时包含在氧化物530b等中的氢被导电体542a或导电体542b吸收。
此外，优选在导电体542的侧面与导电体542的顶面之间不形成弯曲面。通过使导电体542不具有该弯曲面，可以增大沟道宽度方向的截面上的导电体542的截面积。由此，增大导电体542的导电率，从而可以增大晶体管500的通态电流。
绝缘体571a与导电体542a的顶面接触，绝缘体571b与导电体542b的顶面接触。绝缘体571优选被用作至少对氧具有阻挡性的绝缘膜。因此，绝缘体571优选具有抑制氧扩散的功能。例如，与绝缘体580相比，绝缘体571优选具有进一步抑制氧扩散的功能。作为绝缘体571，例如可以使用氮化硅等包含硅的氮化物。此外，绝缘体571优选具有俘获氢等杂质的功能。在此情况下，绝缘体571可以使用具有非晶结构的金属氧化物，例如，氧化铝或氧化镁等绝缘体。尤其是，绝缘体571特别优选使用具有非晶结构的氧化铝或由非晶结构组成的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体544以覆盖绝缘体524、氧化物530a、氧化物530b、导电体542及绝缘体571的方式设置。绝缘体544优选具有俘获并固定氢的功能。在此情况下，绝缘体544优选包括氮化硅或具有非晶结构的金属氧化物如氧化铝或氧化镁等绝缘体。此外，例如，作为绝缘体544也可以使用氧化铝与该氧化铝上的氮化硅的叠层膜。
通过设置上述绝缘体571及绝缘体544，可以由对氧具有阻挡性的绝缘体包围导电体542。换言之，可以防止包含在绝缘体524及绝缘体580中的氧扩散到导电体542中。由此，可以抑制包含在绝缘体524及绝缘体580中的氧而导致导电体542直接被氧化使得电阻率增大而通态电流减少。
绝缘体552被用作栅极绝缘体的一部分。作为绝缘体552优选使用对氧具有阻挡性的绝缘膜。作为绝缘体552使用上述可用于绝缘体574的绝缘体即可。例如，作为绝缘体552优选使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，可以使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体552，使用氧化铝。此时，绝缘体552是至少包含氧及铝的绝缘体。
如图14B所示，绝缘体552以与氧化物530b的顶面及侧面、氧化物530a的侧面、绝缘体524的侧面及绝缘体522的顶面接触的方式设置。就是说，在沟道宽度方向的截面中氧化物530a、氧化物530b及绝缘体524的与导电体560重叠的区域被绝缘体552覆盖。因此，可以利用具有氧阻挡性的绝缘体552防止在进行热处理等时氧化物530a及氧化物530b中的氧脱离。因此，可以抑制氧化物530a及氧化物530b中形成氧空位(Vo)。由此，可以减少形成在区域530bc中的氧空位(Vo)及VOH。因此，可以提高晶体管500的电特性及可靠性。
此外，反之，即使绝缘体580及绝缘体550等包含过多的氧，也可以抑制该氧过度供应到氧化物530a及氧化物530b。因此，可以抑制区域530ba及区域530bb通过区域530bc被过度氧化而导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，如图14A所示，绝缘体552以与导电体542、绝缘体544、绝缘体571及绝缘体580各自的侧面接触的方式设置。因此，可以抑制导电体542的侧面被氧化而氧化膜形成在该侧面。因此，可以抑制导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，绝缘体552需要与绝缘体554、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体552的厚度优选小。绝缘体552的厚度优选为0.1nm以上、0.5nm以上或1.0nm以上且1.0nm以下、3.0nm以下或5.0nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体552的至少一部分是具有上述厚度的区域即可。此外，绝缘体552的厚度优选比绝缘体550的厚度小。此时，绝缘体552的至少一部分是厚度比绝缘体550小的区域即可。
为了如上所述地将绝缘体552沉积得薄，优选利用ALD法沉积绝缘体552。ALD法有只利用热能使前驱物及反应物起反应的热ALD(ThermalALD)法、使用收到等离子体激发的反应物的PEALD(PlasmaEnhancedALD)法等。在PEALD法中，通过利用等离子体可以在更低温下进行沉积，所以有时是优选的。
ALD法可以利用作为原子的性质的自调整性来沉积每一层的原子，从而发挥能够沉积极薄的膜、能够对纵横比高的结构沉积膜、能够以针孔等的缺陷少的方式沉积膜、能够沉积覆盖性优良的膜及能够在低温下沉积膜等的效果。因此，可以在形成于绝缘体580等中的开口的侧面等以上述较小的厚度且高覆盖性沉积绝缘体552。
此外，ALD法中使用的前驱物有时包含碳等。因此，利用ALD法形成的膜有时与利用其它的沉积方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用二次离子质谱分析(SIMS：Secondary IonMassSpectrometry)或X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)进行。
绝缘体550被用作栅极绝缘体的一部分。绝缘体550优选以与绝缘体552的顶面接触的方式配置。绝缘体550可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此时，绝缘体550是至少包含氧及硅的绝缘体。
优选的是，与绝缘体524同样，绝缘体550中的水、氢等杂质的浓度得到降低。绝缘体550的厚度优选为1nm以上或0.5nm以上且15nm以下或20nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体550的至少一部分是具有上述厚度的区域即可。
在图14A及图14B等中，示出绝缘体550具有单层的结构，但是本发明不局限于此，也可以采用两层以上的叠层结构。例如，如图16B所示，绝缘体550也可以具有绝缘体550a与绝缘体550a上的绝缘体550b这两层的叠层结构。
如图16B所示，在使绝缘体550具有两层叠层结构的情况下，优选的是，下层的绝缘体550a使用容易使氧透过的绝缘体形成，而上层的绝缘体550b使用具有抑制氧的扩散的功能的绝缘体形成。通过采用这种结构，可以抑制包含在绝缘体550a中的氧扩散到导电体560。换言之，可以抑制对氧化物530供应的氧量的减少。此外，可以抑制因包含在绝缘体550a中的氧导致的导电体560的氧化。例如，绝缘体550a使用上述的可用于绝缘体550的材料，绝缘体550b使用包含铝和铪中的一方或双方的氧化物的绝缘体，即可。作为该绝缘体，可以使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体550b，使用氧化铪。此时，绝缘体550b是至少包含氧及铪的绝缘体。此外，绝缘体550b的厚度优选为0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体550b的至少一部分是具有上述厚度的区域即可。
注意，当绝缘体550a使用氧化硅、氧氮化硅等时，绝缘体550b也可以使用相对介电常数高的high-k材料的绝缘材料。通过作为栅极绝缘体采用绝缘体550a及绝缘体550b的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。因此，可以提高绝缘体550的绝缘耐压。
绝缘体554被用作栅极绝缘体的一部分。作为绝缘体554优选使用对氢具有阻挡性的绝缘膜。由此，可以防止包含在导电体560中的氢等杂质扩散到绝缘体550及氧化物530b。作为绝缘体554使用上述可用于绝缘体576的绝缘体即可。例如，作为绝缘体554使用利用PEALD法沉积的氮化硅即可。此时，绝缘体554是至少包含氮、硅的绝缘体。
此外，绝缘体554也可以还具有氧阻挡性。由此，可以抑制包含在绝缘体550中的氧扩散到导电体560。
此外，绝缘体554需要与绝缘体552、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体554的厚度优选小。绝缘体554的厚度优选为0.1nm以上、0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体554的至少一部分是具有上述厚度的区域即可。此外，绝缘体554的厚度优选比绝缘体550的厚度小。此时，绝缘体554的至少一部分是厚度比绝缘体550小的区域即可。
导电体560被用作晶体管500的第一栅电极。导电体560优选包括导电体560a以及配置在导电体560a上的导电体560b。例如，优选以包围导电体560b的底面及侧面的方式配置导电体560a。此外，如图14A及图14B所示，导电体560的上部的高度与绝缘体550的上部的高度大致一致。虽然在图14A及图14B中导电体560具有导电体560a和导电体560b的两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体560a具有抑制氧的扩散的功能时，可以抑制绝缘体550所包含的氧使导电体560b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。
此外，由于导电体560还被用作布线，所以优选使用导电性高的导电体。例如，导电体560b可以使用钨、铜或铝为主要成分的导电材料。此外，导电体560b可以具有叠层结构。具体而言，导电体560b例如可以具有钛或氮化钛与上述导电材料的叠层结构。
此外，在晶体管500中，以嵌入形成在绝缘体580等中的开口中的方式自对准地形成导电体560。通过如此形成导电体560，可以在导电体542a和导电体542b之间的区域中无需对准并确实地配置导电体560。
此外，如图14B所示，在晶体管500的沟道宽度方向上，以绝缘体522的底面为基准，导电体560的导电体560不与氧化物530b重叠的区域的底面的高度优选比氧化物530b的底面的高度低。通过采用用作栅电极的导电体560隔着绝缘体550等覆盖氧化物530b的沟道形成区域的侧面及顶面的结构，容易使导电体560的电场作用于氧化物530b的沟道形成区域整体。由此，可以提高晶体管500的通态电流及频率特性。以绝缘体522的底面为基准时的氧化物530a及氧化物530b不与导电体560重叠的区域的导电体560的底面的高度与氧化物530b的底面的高度之差为0nm以上、3nm以上或5nm以上且20nm以下、50nm以下或100nm以下。假设上述下限值及上限值可以分别组合。
绝缘体580设置在绝缘体544上，将设置绝缘体550及导电体560的区域中形成开口。此外，绝缘体580的顶面也可以被平坦化。
优选的是，用作层间膜的绝缘体580的介电常数低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体580例如优选使用与绝缘体516同样的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
绝缘体580中的水、氢等杂质浓度优选得到降低。例如，作为绝缘体580适当地使用氧化硅、氧氮化硅等包含硅的氧化物即可。
绝缘体574优选被用作抑制水、氢等杂质从上方向绝缘体580扩散的阻挡绝缘膜且具有俘获氢等杂质的功能。此外，绝缘体574优选被用作抑制氧透过的阻挡绝缘膜。作为绝缘体574，使用具有非晶结构的金属氧化物，例如氧化铝等绝缘体即可。此时的绝缘体574是至少包含氧及铝的绝缘体。通过在夹在绝缘体512与绝缘体581的区域内设置与绝缘体580接触且具有俘获氢等杂质的功能的绝缘体574，可以俘获包含在绝缘体580等中的氢等杂质而将该区域内的氢量为一定的值。尤其是，绝缘体574优选使用具有非晶结构的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体576可以被用作抑制水、氢等杂质从上方扩散到绝缘体580的阻挡绝缘膜。绝缘体576配置在绝缘体574上。作为绝缘体576，优选使用氮化硅或氮氧化硅等包含硅的氮化物。例如，作为绝缘体576可以使用通过溅射法沉积的氮化硅。通过使用溅射法沉积绝缘体576，可以形成密度高的氮化硅膜。此外，作为绝缘体576，也可以在通过溅射法沉积的氮化硅上还层叠通过PEALD法或CVD法沉积的氮化硅。
此外，晶体管500的第一端子和第二端子中的一个与用作插头的导电体540a电连接，晶体管500的第一端子和第二端子中的另一个与导电体540b电连接。在本说明书等中，将导电体540a及导电体540b统称为导电体540。
作为一个例子，导电体540a设置在与导电体542a重叠的区域。具体而言，在与导电体542a重叠的区域，图14A所示的绝缘体571、绝缘体544、绝缘体580、绝缘体574、绝缘体576、绝缘体581以及图13所示的绝缘体582及绝缘体586中形成有开口部，该开口部的内侧设置有导电体540a。此外，作为一个例子，导电体540b设置在与导电体542b重叠的区域。具体而言，在与导电体542b重叠的区域，图14A所示的绝缘体571、绝缘体544、绝缘体580、绝缘体574、绝缘体576、绝缘体581以及图13所示的绝缘体582及绝缘体586中形成有开口部，该开口部的内侧设置有导电体540b。关于绝缘体582及绝缘体586将在后面描述。
此外，如图14A所示，也可以在与导电体542a重叠的区域中的开口部的侧面与导电体540a之间设置绝缘体541a作为具有杂质阻挡性的绝缘体。同样，也可以在与导电体542b重叠的区域中的开口部的侧面与导电体540b之间设置绝缘体541b作为具有杂质阻挡性的绝缘体。在本说明书等中，将绝缘体541a及绝缘体541b统称为绝缘体541。
导电体540a及导电体540b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体540a及导电体540b也可以具有叠层结构。
当作为导电体540采用叠层结构时，作为配置在绝缘体574、绝缘体576、绝缘体581、绝缘体580、绝缘体544及绝缘体571附近的第一导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。此外，可以防止包含在绝缘体576的上方的层的水、氢等杂质通过导电体540a及导电体540b混入氧化物530。
作为绝缘体541a及绝缘体541b，使用可用于绝缘体544等的阻挡绝缘膜即可。作为绝缘体541a及绝缘体541b，例如可以使用氮化硅、氧化铝、氮氧化硅等绝缘体。因为绝缘体541a及绝缘体541b与绝缘体574、绝缘体576及绝缘体571接触地设置，所以可以抑制包含在绝缘体580等中的水、氢等杂质经过导电体540a及导电体540b混入氧化物530。尤其是，氮化硅的氢阻挡性高，所以是优选的。此外，可以防止绝缘体580所包含的氧被导电体540a及导电体540b吸收。
在绝缘体541a及绝缘体541b具有如图14A所示那样的叠层结构时，作为与绝缘体580等的开口的内壁接触的第一绝缘体以及其内侧的第二绝缘体优选组合使用对氧具有阻挡性的绝缘膜和对氢具有阻挡性的绝缘膜。
例如，作为第一绝缘体使用利用ALD法沉积的氧化铝且作为第二绝缘体使用利用PEALD法沉积的氮化硅即可。通过采用这样的结构，可以抑制导电体540的氧化，并且可以抑制氢进入导电体540中。
此外，在晶体管500中，层叠有绝缘体541的第一绝缘体与绝缘体541的第二导电体，但是本发明不局限于此。例如，绝缘体541也可以具有单层结构或者三层以上的叠层结构。此外，在晶体管500中，层叠有导电体540的第一导电体与导电体540的第二导电体，但是本发明不局限于此。例如，导电体540也可以具有单层结构或者三层以上的叠层结构。
此外，如图13所示，也可以以与导电体540a的上部及导电体540b的上部接触的方式配置用作布线的导电体610、导电体612等。导电体610、导电体612优选使用以钨、铜或铝为主要成分的导电材料。此外，该导电体也可以具有叠层结构。具体而言，例如，该导电体也可以具有钛或氮化钛与上述导电材料的叠层。此外，该导电体也可以嵌入设置在绝缘体中的开口而形成。
此外，本发明的一个方式的半导体装置所包括的晶体管的结构不局限于图13、图14A、图14B及图15所示的晶体管500。本发明的一个方式的半导体装置所包括的晶体管的结构也可以根据状况而改变。
例如，图13、图14A、图14B及图15所示的晶体管500也可以具有图17所示的结构。图17所示的晶体管包括氧化物543a及氧化物543b，这一点与图13、图14A、图14B及图15所示的晶体管500不同。在本说明书等中，将氧化物543a及氧化物543b统称为氧化物543。此外，图17所示的晶体管的沟道宽度方向上的截面结构可以与图14B所示的晶体管500的截面结构同样。
氧化物543a设置在氧化物530b和导电体542a之间，氧化物543b设置在氧化物530b和导电体542b之间。在此，氧化物543a优选与氧化物530b的顶面及导电体542a的底面接触。此外，氧化物543b优选与氧化物530b的顶面及导电体542b的底面接触。
氧化物543优选具有抑制氧透过的功能。通过在用作源电极或漏电极的导电体542与氧化物530b之间配置具有抑制氧透过的功能的氧化物543，导电体542与氧化物530b之间的电阻被减少，所以是优选的。通过采用这样的结构，有时可以提高晶体管500的电特性、场效应迁移率及可靠性。
作为氧化物543也可以使用包含元素M的金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。氧化物543的元素M的浓度优选比氧化物530b高。此外，作为氧化物543也可以使用氧化镓。此外，作为氧化物543也可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，氧化物543的厚度优选为0.5nm以上或1nm以上且2nm以下、3nm以下或5nm以下。假设上述下限值及上限值可以分别组合。此外，氧化物543优选具有结晶性。在氧化物543具有结晶性的情况下，可以适当地抑制氧化物530中的氧的释放。例如，在氧化物543具有六方晶等结晶结构的情况下，有时可以抑制氧化物530中的氧的释放。
绝缘体581上设置有绝缘体582，绝缘体582上设置有绝缘体586。
绝缘体582优选使用对氧及氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
接着，说明图13及图15所示的半导体装置所包括的电容元件600及其周边的布线或插头。此外，在图13及图15所示的晶体管500上方设置有电容元件600以及布线及/或插头。
作为一个例子，电容元件600包括导电体610、导电体620、绝缘体630。
导电体610设置在导电体540a和导电体540b中的一个、导电体546及绝缘体586上。导电体610被用作电容元件600的一对电极中的一个。
此外，导电体612设置在导电体540a和导电体540b中的另一个及绝缘体586上。导电体612具有电连接晶体管500与配置在其上方的电路元件、布线等的插头、布线、端子等的功能。
此外，也可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图13中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
在绝缘体586及导电体610上设置有绝缘体630。此外，绝缘体630被用作夹在电容元件600的一对电极间的介电质。
作为绝缘体630，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪、氧化锆等。此外，绝缘体630可以使用上述材料形成为叠层或单层。
例如，绝缘体630可以使用氧氮化硅等介电强度高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容元件600可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括介电强度高的绝缘体来提高介电强度，从而可以抑制电容元件600的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
或者，作为绝缘体630，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的绝缘体。此外，作为绝缘体630也可以使用包含铪、锆的化合物等。随着半导体装置微型化及高集成化，由于用于栅极绝缘体及电容元件的介电质薄膜化，有时发生晶体管、电容元件等的泄漏电流等的问题。通过作为用于栅极绝缘体及电容元件的介电质的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容元件的电容。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。导电体610具有电容元件600的一对电极中的一个的功能。
作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨、钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)、Al(铝)等即可。此外，例如，导电体620可以使用可以应用于导电体610的材料。此外，导电体620也可以具有两层以上的叠层结构而不具有单层结构。
导电体620及绝缘体630上设置有绝缘体640。作为绝缘体640，例如优选使用能够防止氢、杂质等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体640可以使用与绝缘体324同样的材料。
在绝缘体640上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650也可以被用作覆盖其下方的凹凸形状的平坦化膜。因此，绝缘体650例如可以使用可以应用于绝缘体324的材料。
虽然图13及图15所示的电容元件600为平面型，但是电容元件的形状不局限于此。电容元件600例如也可以不是平面型而是圆柱型的电容元件。
此外，也可以在电容元件600上方设置有布线层。例如，在图13中，绝缘体411、绝缘体412、绝缘体413及绝缘体414依次设置在绝缘体650上方。此外，示出在绝缘体411、绝缘体412及绝缘体413中设置有用作插头或布线的导电体416的结构。作为一个例子，导电体416设置在与后述导电体660重叠的区域。
此外，在绝缘体630、绝缘体640及绝缘体650中，在与导电体612重叠的区域设置有开口部，以嵌入该开口部的方式设置有导电体660。导电体660被用作与上述布线层所包括的导电体416电连接的插头或布线。
与绝缘体324等同样，绝缘体411及绝缘体414例如优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体411及绝缘体414可以使用可以应用于绝缘体324等的材料。
例如，与绝缘体326同样，绝缘体412及绝缘体413优选使用相对介电常数较低的绝缘体以减少布线间产生的寄生电容。
此外，导电体612及导电体416例如可以使用与导电体328及导电体330同样的材料形成。
<晶体管及铁电电容器的结构例子>
接着，说明在沟道形成区域中包含金属氧化物的晶体管500内或其周边设置有可具有铁电性的介电质的结构。
图18A示出图13、图14A等所示的晶体管500的结构设置有可具有铁电性的介电质的晶体管的结构的一个例子。
图18A所示的晶体管具有使用绝缘体520代替用作第二栅极绝缘体的绝缘体522的结构。作为绝缘体520，例如可以使用可具有铁电性的介电质。
因此，在图18A所示的晶体管中，可以在用作第二栅电极的导电体503与氧化物530间设置铁电电容器。换言之，图18A所示的晶体管可以为第二栅极绝缘体的一部分设置有可具有铁电性的介电质的FeFET(FerroelectricFET：铁电场效应晶体管)。
作为可具有铁电性的材料，可以举出氧化铪、氧化锆、HfZrOX(X是大于0的实数)、对氧化铪添加元素J1(这里的元素J1是锆(Zr)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料、对氧化锆添加元素J2(这里的元素J2是铪(Hf)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料等。另外，作为可具有铁电性的材料，也可以使用PbTiOX、钛酸钡锶(BST)、钛酸锶、锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)、钛酸钡等具有钙钛矿结构的压电陶瓷。另外，作为可具有铁电性的材料，例如可以使用选自上述列举的材料中的混合物或化合物。或者，作为可具有铁电性的材料，可以采用由选自上述列举的材料中的多个材料构成的叠层结构。注意，氧化铪、氧化锆、HfZrOX以及对氧化铪添加元素J1的材料等的结晶结构(特性)可能不仅根据沉积条件而且还根据各种工艺等而发生变化，由此在本说明书等中，呈现铁电性的材料不仅被称为铁电体，而且还被称为可具有铁电性的材料或赋予铁电性的材料。
尤其是，作为可具有铁电性的材料，优选使用氧化铪或包含氧化铪及氧化锆的材料，因为它们即使被加工为几nm的薄膜也可具有铁电性。在此，绝缘体520的厚度可以为100nm以下，优选为50nm以下，更优选为20nm以下，进一步优选为10nm以下。通过使用被薄膜化的铁电层，可以组合铁电电容器与被微型化的晶体管500而形成半导体装置。
另外，虽然图18A示出绝缘体520为一层，但是绝缘体520也可以使用包括可具有铁电性的介电质的两层以上的绝缘膜。图18B示出作为其具体例子的晶体管。在图18B中，例如绝缘体520包括绝缘体520a及绝缘体520b。绝缘体520a设置在绝缘体516及导电体503的各顶面上，绝缘体520b设置在绝缘体520a的顶面上。
作为绝缘体520a，例如可以使用可具有铁电性的介电质。另外，作为绝缘体520b，例如可以使用氧化硅等。另外，反之，例如作为绝缘体520a也可以使用氧化硅且作为绝缘体520b也可以使用可具有铁电性的介电质。
如图18B所示，通过使绝缘体520为两层而在一方的层设置可具有铁电性的介电质且在另一方的层设置氧化硅，可以抑制流过用作栅电极的导电体503与氧化物530间的电流泄漏。
另外，图18C示出绝缘体520为三层的晶体管的结构例子。在图18C中，绝缘体520例如包括绝缘体520a、绝缘体520b及绝缘体520c。绝缘体520c设置在绝缘体516及导电体503的各顶面上，绝缘体520a设置在绝缘体520c的顶面上，绝缘体520b设置在绝缘体520a的顶面上。
作为绝缘体520a，例如可以使用可具有铁电性的介电质。另外，作为绝缘体520b及绝缘体520c，例如可以使用氧化硅等。
图18A至图18C所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M1及电容FEC1等。此外，也可以作为图18A至图18C中的任何晶体管使用FeFET并将其用作图8B的晶体管FEM。
图19示出图13、图14A等所示的晶体管500的结构中设置有可具有铁电性的介电质的晶体管的结构的一个例子，该晶体管与图18A至图18C各自所示的晶体管不同。
图19示出晶体管结构的一个例子，其中在用作第一栅极绝缘体的绝缘体552、绝缘体550及绝缘体554、用作第一栅电极的导电体560以及绝缘体580的一部分的区域的上方设置有可具有铁电性的介电质。
具体而言，以与绝缘体552、绝缘体550、绝缘体554、导电体560及绝缘体580的一部分的区域接触的方式设置绝缘体561。绝缘体561例如可以使用可以应用于图18A所示的绝缘体520的可具有铁电性的介电质。
另外，导电体562接触于绝缘体561的上部。此外，导电体562例如可以使用与导电体328及导电体330同样的材料形成。
因此，由于图19所示的晶体管的结构而可以在用作第一栅电极的导电体503与导电体562间设置铁电电容器。
另外，与图18B及图18C所示的绝缘体520同样，绝缘体561也可以具有两层以上的叠层结构。
另外，图19所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M1及电容FEC1。
图20A示出图13、图14A等所示的晶体管500的结构中设置有可具有铁电性的介电质的晶体管的结构的一个例子，该晶体管与图18A至图18C以及图19各自所示的晶体管不同。
在图20A所示的晶体管中，重叠于导电体542b的区域中的设置在绝缘体544、绝缘体571b、绝缘体580、绝缘体574、绝缘体576及绝缘体581中的开口部内设置有绝缘体602。具体而言，在该开口部内，该开口部的侧面设置有绝缘体541b，绝缘体541b上及该开口部的底部的导电体542b上设置有导电体540b，绝缘体581的部分区域及导电体540b上设置有绝缘体602，并且绝缘体602上以嵌入其余的开口部的方式设置有导电体613。
另外，作为其他具体结构例子，也可以采用如下结构：在该开口部内，该开口部的侧面设置有绝缘体541b，绝缘体541b上设置有导电体540b，绝缘体581的部分区域、导电体540b上及该开口部的底部的导电体542b上设置有绝缘体602，并且绝缘体602上以嵌入其余的开口部的方式设置有导电体613。
绝缘体602例如可以使用可以应用于图18A所示的绝缘体520的可具有铁电性的介电质。
此外，导电体613例如可以使用与导电体328及导电体330同样的材料形成。
因此，由于图20A所示的晶体管的结构而可以在包括在重叠于导电体542b的区域中的开口部内且导电体540b与导电体613间设置铁电电容器。
另外，与图18B及图18C所示的绝缘体520同样，绝缘体602也可以具有两层以上的叠层结构。
另外，图20A所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M1及电容FEC1。
图20B示出图13、图14A等所示的晶体管500的结构中设置有可具有铁电性的介电质的晶体管的结构的一个例子，该晶体管与图18A至图18C、图19以及图20A各自所示的晶体管不同。
图20B所示的晶体管具有使用绝缘体553代替用作第一栅极绝缘体的绝缘体552、绝缘体550及绝缘体554的结构。绝缘体553例如可以使用可以应用于图18A所示的绝缘体520的可具有铁电性的介电质。
因此，在图20B所示的晶体管中，可以在用作第一栅电极的导电体560与氧化物530间设置铁电电容器。换言之，图20B所示的晶体管可以为第一栅极绝缘体的一部分设置有可具有铁电性的介电质的FeFET。
另外，与图18B及图18C所示的绝缘体520同样，绝缘体553也可以具有两层以上的叠层结构。
另外，在图20B中采用使用绝缘体553代替绝缘体552、绝缘体550及绝缘体554的结构，作为其他结构例子，也可以采用如下结构：使用绝缘体553代替绝缘体552、绝缘体550和绝缘体554中的至少一个而层叠剩余的绝缘体与绝缘体553。
另外，图20B所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M1及电容FEC1等。此外，也可以作为图20B的晶体管使用FeFET并将其用作图8B的晶体管FEM。
图21A示出晶体管500周边设置有包括可具有铁电性的介电质的电容的晶体管500及该电容的结构的一个例子。
在图21A所示的晶体管中，例如，在重叠于导电体542b的区域中，绝缘体544、绝缘体571b、绝缘体580、绝缘体574、绝缘体576及绝缘体581中形成有多个开口部。另外，一个开口部的内侧设置有用作插头的导电体540c，该开口部的侧面与导电体540c间设置有作为对杂质具有阻挡性的绝缘体的绝缘体541c。另外，另一个开口部的内侧设置有用作插头的导电体540d，该开口部的侧面与导电体540d间设置有作为对杂质具有阻挡性的绝缘体的绝缘体541d。另外，作为导电体540c及导电体540d例如可以使用可以应用于导电体540a及导电体540b的材料，作为绝缘体541c及绝缘体541d例如可以使用可以应用于绝缘体541a及绝缘体541b的材料。
绝缘体601接触于导电体540c及导电体540d的上部。绝缘体601例如可以使用可以应用于图18A所示的绝缘体520的可具有铁电性的介电质。
另外，导电体611接触于绝缘体601的上部。此外，导电体611例如可以使用与导电体328及导电体330同样的材料形成。
因此，由于图21A所示的结构而可以在用作插头的导电体540c及导电体540d与导电体611间设置铁电电容器。
另外，与图18B及图18C所示的绝缘体520同样，绝缘体601也可以具有两层以上的叠层结构。
另外，在图21A中，接触于绝缘体601的插头的个数为2(导电体540c及导电体540d)，但是该插头的个数既可以为1也可以为3以上。换言之，图21A示出重叠于绝缘体601的区域中设置有作为插头包括导电体的两个开口部的例子，但是设置在重叠于绝缘体601的区域中的开口部既可以为一个也可以为三个以上。
另外，图21A所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M2及电容FEC1。
图21B示出与图21A不同的晶体管500及电容的结构的一个例子，其中晶体管500周边设置有包括可具有铁电性的介电质的电容。
在图21B所示的晶体管中，位于用作插头的导电体540b上的导电体610以及绝缘体581的一部分的区域的各顶面上设置有绝缘体631。绝缘体631例如可以使用可以应用于图18A所示的绝缘体520的可具有铁电性的介电质。
另外，绝缘体631的顶面上设置有导电体620，绝缘体581、导电体612、导电体620以及绝缘体631的一部分的区域的各顶面上依次设置有绝缘体640及绝缘体650。
因此，由于图21B所示的结构而可以在导电体610与导电体620间设置铁电电容器。
另外，与图18B及图18C所示的绝缘体520同样，绝缘体631也可以具有两层以上的叠层结构。
图21B所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M2及电容FEC1。
图22示出与图21A及图25B不同的晶体管500及电容的结构的一个例子，其中晶体管500周边设置有包括可具有铁电性的介电质的电容。
在图22中，绝缘体516形成有多个开口，一个开口嵌入有导电体503，另一个开口嵌入有导电体503A。
导电体503A例如可以使用可以应用于导电体503的材料。
另外，导电体503A的上部依次设置有绝缘体517及导电体519。另外，图14A所示的晶体管500中说明的绝缘体522覆盖绝缘体517及导电体519上。另外，图14A所示的晶体管500中说明的绝缘体544覆盖绝缘体522上。
绝缘体517例如可以使用可以应用于图18A所示的绝缘体520的可具有铁电性的介电质。
此外，导电体519例如可以使用与导电体328及导电体330同样的材料形成。
因此，由于图22所示的结构而可以在导电体503A与导电体519间设置铁电电容器。
另外，与图18B及图18C所示的绝缘体520同样，绝缘体517也可以具有两层以上的叠层结构。
另外，在到设置绝缘体581之后在重叠于导电体503的区域的绝缘体522、绝缘体544、绝缘体580、绝缘体574、绝缘体576及绝缘体581中形成开口部。另外，该开口部的内侧设置有用作插头的导电体540e，该开口部的侧面与导电体540e间设置有作为对杂质具有阻挡性的绝缘体的绝缘体541e。另外，作为导电体540e例如可以使用可以应用于导电体540a及导电体540b的材料，作为绝缘体541e例如可以使用可以应用于绝缘体541a及绝缘体541b的材料。
另外，用作插头的导电体540a及540e以及绝缘体581的一部分的区域的各顶面上设置有导电体611。此外，导电体611例如可以使用与导电体328及导电体330同样的材料形成。
另外，导电体611以及绝缘体581的一部分的区域的各顶面上依次设置有绝缘体640及绝缘体650。
图22所示的晶体管及铁电电容器的各结构例如可以应用于实施方式1所说明的图1A、图1B等所示的晶体管M2及电容FEC1。
<半导体装置的结构例子2>
接着，说明包括铁电电容器时的上述半导体装置的结构例子。
图23示出在图13所示的半导体装置中改变位于绝缘体582及导电体546的各顶面上的电容元件600的结构的例子。
具体而言，作为一个例子，电容元件600包括导电体610、导电体620、绝缘体630及绝缘体631。尤其是，如图21B所示，作为绝缘体631可以使用可具有铁电性的介电质。
在图23中，导电体610及导电体612可以使用与图13的导电体610及导电体612同样的材料。另外，在图23中，导电体610及导电体612可以通过与图13的导电体610及导电体612同样的方法形成。
另外，在图23中，绝缘体630设置在导电体610以及绝缘体586的一部分的区域的各顶面上。另外，绝缘体631设置在绝缘体630的顶面上，导电体620设置在绝缘体631的顶面上。
绝缘体630例如可以使用可以应用于图13所示的绝缘体630的材料。
另外，在图23中，绝缘体640设置在绝缘体630的包括端部的区域、绝缘体631的包括端部的区域、导电体620以及绝缘体586的一部分的区域的各顶面上。
绝缘体640例如可以使用可以应用于图13所示的绝缘体640的材料。
如图23所示，通过采用电容元件600的结构，可以在图13所示的半导体装置中设置铁电电容器。
接着，说明与图23不同的包括铁电电容器时的半导体装置的结构例子。
图24所示的半导体装置是图23所示的半导体装置的变形例子，具有如下结构：由绝缘体514、绝缘体544、绝缘体574、绝缘体576、绝缘体581、绝缘体641、绝缘体642等围绕晶体管500及电容元件600。
另外，在图13及图23各自所示的半导体装置中，在依次设置衬底310至绝缘体574之后设置到达绝缘体514的开口部，但是在图24所示的半导体装置中，在依次设置衬底310至绝缘体640之后设置到达绝缘体514的开口部。
另外，在图24所示的半导体装置中，该开口部的底部及绝缘体640的顶面上依次设置有绝缘体641、绝缘体642及绝缘体650。
绝缘体641、绝缘体642例如优选被用作抑制水、氢等杂质从晶体管500及电容元件600的上方向晶体管500及电容元件600扩散的阻挡绝缘膜。
作为绝缘体641的沉积方法，例如可以使用溅射法。例如，作为绝缘体641可以使用利用溅射法沉积的氮化硅。因为溅射法不需要作为沉积气体使用包含氢的分子，所以可以降低绝缘体641的氢浓度。如此，通过降低与导电体610、导电体612及绝缘体586接触的绝缘体641的氢浓度，可以抑制氢从绝缘体641向导电体610、导电体612及绝缘体586扩散。
绝缘体642例如优选利用ALD法沉积，尤其优选利用PEALD法沉积。例如，作为绝缘体642可以使用利用PEALD法沉积的氮化硅。由此，可以以高覆盖性沉积绝缘体642，所以即使因基底的凹凸而绝缘体641中形成针孔或断开等，也通过由绝缘体642覆盖它们可以抑制氢扩散到导电体610、导电体612及绝缘体586。
通过采用图24所示的结构，可以防止水、氢等杂质通过绝缘体512、绝缘体514、绝缘体641、绝缘体642等扩散到晶体管500及电容元件600一侧。另外，可以防止包含在绝缘体580等中的氧通过绝缘体574、绝缘体641、绝缘体642等扩散到外部。
通过使用本实施方式所说明的本结构作为使用包含氧化物半导体的晶体管的半导体装置，可以在抑制该晶体管的电特性的变动的同时提高可靠性。
另外，通过在使用包含氧化物半导体的晶体管的半导体装置中实现叠层结构、微型化、高集成化等，可以减小构成半导体装置的电路的面积。尤其是，通过作为半导体装置所包括的电容元件使用铁电电容器，可以增大该电容元件的静电电容的值，所以可以实现电容元件的微型化。因此，可以减小包括该电容元件的电路的面积。另外，如本实施方式所说明，通过层叠晶体管及电容元件，可以在抑制半导体装置的电路面积的增加的同时增大电路规模。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(下面也称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇或锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图25A进行说明。图25A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图25A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”及“Crystal(结晶)”。此外，在“Amorphous”中包含completelyamorphous。此外，在“Crystalline”中包含CAAC(c-axis-alignedcrystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)(excludingsinglecrystalandpolycrystal)。此外，在“Crystalline”的分类中不包含singlecrystal、polycrystal及completely amorphous。此外，在“Crystal”中包含singlecrystal及polycrystal。
此外，图25A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(Newcrystallinephase)的结构。换言之，该结构与“Crystal(结晶)”及在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-RayDiffraction)谱对膜或衬底的结晶结构进行评价。在此，图25B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-IncidenceXRD)测量而得到的XRD谱(横轴表示2θ[deg.]，纵轴以任意单位(a.u.)表示强度(Intensity))。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，有时将图25B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图25B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图25B所示的CAAC-IGZO膜的厚度为500nm。
如图25B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图25B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用通过纳米束电子衍射法(NBED：NanoBeam ElectronDiffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图25C示出CAAC-IGZO膜的衍射图案。图25C是通过将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图25C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图25C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图25A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-likeOS(amorphous-likeoxide semiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-likeOS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，在结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括层叠有含有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-planeXRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grainboundary)。也就是说，可知晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属原子被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是具有适合用于晶体管的半导体层的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入及缺陷的生成等而降低，因此可以说CAAC-OS是杂质、缺陷(氧空位等)等少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性且可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS及非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-likeOS]
a-likeOS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-likeOS包含空洞或低密度区域。也就是说，a-likeOS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-likeOS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的构成>>
接着，说明上述的CAC-OS的详细内容。此外，CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：EnergyDispersiveX-rayspectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制开启/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现大通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-likeOS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体中的载流子浓度优选为1×1017cm-3以下，更优选为1×1015cm-3以下，进一步优选为1×1013cm-3以下，更进一步优选为1×1011cm-3以下，还进一步优选低于1×1010cm-3，且为1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅、碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中的硅、碳的浓度、与氧化物半导体的界面附近的硅、碳的浓度(通过二次离子质谱分析法(SIMS：SecondaryIonMassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱态。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式5)
在本实施方式中，说明形成有上述实施方式所示的存储装置等的半导体晶片及组装有该存储装置的电子构件的一个例子。
<半导体晶片>
首先，使用图26A说明形成有存储装置等的半导体晶片的例子。
图26A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图26B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个实施方式的元件衬底的形状不局限于图26A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图26C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图26C所示的电子构件4700在模子4711中包括芯片4800a。此外，在图26C所示的芯片4800a中，电路部4802被层叠。也就是说，作为电路部4802，可以应用上述实施方式所示的存储装置。在图26C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图26D示出电子构件4730的立体图。电子构件4730是SiP(System inpackage：系统封装)或MCM(MultiChipModule：多芯片模块)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的存储装置、高宽带存储器(HBM：High BandwidthMemory)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(ThroughSiliconVia：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图26D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(BallGrid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin GridArray：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(StaggeredPinGridArray：交错针栅阵列)、LGA(LandGridArray：地栅阵列)、QFP(QuadFlat Package：四侧引脚扁平封装)、QFJ(QuadFlatJ-leadedpackage：四侧J形引脚扁平封装)或QFN(QuadFlatNon-leadedpackage：四侧无引脚扁平封装)等安装方法。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式6)
在本实施方式中，对可以包括上述实施方式的存储装置的CPU进行说明。
图27是示出将上述实施方式所示的存储装置用于其一部分的CPU的一个例子的结构的方框图。
图27所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logicunit：运算电路)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198(BusI/F)、能够改写的ROM1199以及ROM接口1189(ROM I/F)。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图27所示的CPU只不过是简化其结构而表示的一个例子，所以实际上的CPU根据其用途具有各种结构。例如，也可以以包括图27所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作，就是说也可以为像GPU那样的结构。此外，在CPU的内部运算电路、数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。此外，中断控制器1194在执行CPU的程序时，根据其优先度、掩码的状态来判断来自外部的输入/输出装置、外围电路等的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来进行寄存器1196的读出或写入。
此外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据参考时钟信号生成内部时钟信号的内部时钟发生器，并将内部时钟信号供应到上述各种电路。
在图27所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196，例如包括上面的实施方式所示的存储装置等。
在图27所示的CPU中，寄存器控制器1197根据来自ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容元件保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容元件保持数据的情况下，对电容元件进行数据的改写，而可以停止对寄存器1196中的存储单元供应电源电压。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式7)
在本实施方式中，对包括在上述实施方式中说明的存储装置的电子设备的一个例子进行说明。图28A至图28J、图29A至图29E示出具有该存储装置的电子构件4700包括在各电子设备中的情况。
[移动电话机]
图28A所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中包括触控面板，并且在外壳5510上设置有按钮。
通过将在上述实施方式中说明的存储装置应用于信息终端5500，可以储存在执行程序时暂时生成的文档(例如，使用网页浏览器时的缓存等)。
[可穿戴终端]
此外，图28B示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作按钮5903、表把5904、表带5905等。
与上述信息终端5500同样，通过将在上述实施方式中说明的存储装置应用于可穿戴终端，可以储存在执行程序时暂时生成的文档。
[信息终端]
图28C示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将在上述实施方式中说明的存储装置应用于台式信息终端5300，可以储存在执行程序时暂时生成的文档。
注意，在上述例子中，图28A至图28C示出智能手机、可穿戴终端及台式信息终端作为电子设备的例子，但是也可以应用智能手机、可穿戴终端及台式信息终端以外的信息终端。作为智能手机、可穿戴终端及台式信息终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
此外，图28D示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将在上述实施方式中说明的存储装置应用于电冷藏冷冻箱5800，例如可以将电冷藏冷冻箱5800用作对应于IoT(InternetofThings：物联网)的电冷藏冷冻箱。通过利用IoT，可以在电冷藏冷冻箱5800与上述信息终端等之间通过互联网等收发储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等的信息。此外，电冷藏冷冻箱5800可以在发送该信息时将该信息暂时作为文档储存在该存储装置中。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图28E示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
此外，图28F示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图28F中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触控面板及控制杆、旋转式抓手、滑动式抓手等。此外，控制器7522不局限于图28F所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(FirstPersonShooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替控制器操作。
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的存储装置用于便携式游戏机5200及固定式游戏机7500，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的存储装置用于便携式游戏机5200及固定式游戏机7500，可以储存在执行游戏时暂时生成的运算用文档。
在图28E及图28F中，作为游戏机的例子示出便携式游戏机及固定式游戏机，但是本发明的一个方式的电子设备不局限于此。作为应用本发明的一个方式的电子设备，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的存储装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图28G示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等以提供各种信息的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。
上述实施方式所说明的存储装置能够暂时储存信息，例如，可以将该存储装置应用于汽车5700的自动驾驶系统、进行导航、危险预测等的系统等来暂时储存必要信息。此外，也可以在该显示装置上暂时显示导航、危险预测等信息。此外，也可以储存安装在汽车5700上的行车记录仪的录像。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等。
[照相机]
上述实施方式所说明的存储装置可以应用于照相机。
图28H示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241也可以被形成为一体。此外，数码相机6240还可以包括另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的存储装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[视频摄像机]
上述实施方式所说明的存储装置可以应用于视频摄像机。
图28I示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作键6304、镜头6305、连接部6306等。操作键6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。借助于上述存储装置，上述视频摄像机6300可以储存在进行编码时暂时生成的文档。
[ICD]
可以将上述实施方式所说明的存储装置应用于埋藏式心律转复除颤器(ICD)。
图28J是示出ICD的一个例子的截面示意图。ICD主体5400至少包括电池5401、电子构件4700、调节器、控制电路、天线5404、向右心房的金属丝5402、向右心室的金属丝5403。
ICD主体5400通过手术设置在体内，两个金属丝穿过人体的锁骨下静脉5405及上腔静脉5406，并且其中一个金属丝的先端设置于右心室，另一个金属丝的先端设置于右心房。
ICD主体5400具有心脏起搏器的功能，并在心律在规定范围之外时对心脏进行起搏。此外，在即使进行起搏也不改善心律时(快速的心室頻脉或心室颤动等)进行利用去颤的治疗。
为了适当地进行起搏及去颤，ICD主体5400需要经常监视心律。因此，ICD主体5400包括用来检测心律的传感器。此外，ICD主体5400可以在电子构件4700中储存通过该传感器测得的心律的数据、利用起搏进行治疗的次数、时间等。
此外，因为由天线5404接收电力，且该电力被充电到电池5401。此外，通过使ICD主体5400包括多个电池，可以提高安全性。具体而言，即使ICD主体5400中的部分电池产生故障，其他电池可以起作用而被用作辅助电源。
此外，除了能够接收电力的天线5404，还可以包括能够发送生理信号的天线，例如，也可以构成能够由外部的监视装置确认脉搏、呼吸数、心律、体温等生理信号的监视心脏活动的系统。
[PC用扩展装置]
上述实施方式所说明的存储装置可以应用于PC(Personal Computer；个人计算机)等计算机、信息终端用扩展装置。
图29A示出该扩展装置的一个例子的可以携带且安装有能够储存信息的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(UniversalSerialBus；通用串行总线)等连接于PC，可以储存信息。注意，虽然图29A示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括外壳6101、盖子6102、USB连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的存储装置等的电路。例如，衬底6104安装有电子构件4700、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
[SD卡]
上述实施方式所说明的存储装置可以应用于能够安装在信息终端或数码相机等电子设备上的SD卡。
图29B是SD卡的外观示意图，图29C是SD卡的内部结构的示意图。SD卡5110包括外壳5111、连接器5112及衬底5113。连接器5112具有连接到外部装置的接口的功能。衬底5113被容纳在外壳5111中。衬底5113设置有存储装置及驱动该存储装置的电路。例如，衬底5113安装有电子构件4700、控制器芯片5115。此外，电子构件4700及控制器芯片5115的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，电子构件所包括的写入电路、行驱动器、读出电路等也可以不安装在电子构件4700上而安装在控制器芯片5115上。
通过在衬底5113的背面一侧也设置电子构件4700，可以增大SD卡5110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底5113。由此，可以进行外部装置与SD卡5110之间的无线通信，可以进行电子构件4700的数据的读出及写入。
[SSD]
上述实施方式所说明的存储装置可以应用于能够安装在信息终端等电子设备上的固态驱动器(SSD)。
图29D是SSD的外观示意图，图29E是SSD的内部结构的示意图。SSD5150包括外壳5151、连接器5152及衬底5153。连接器5152具有连接到外部装置的接口的功能。衬底5153被容纳在外壳5151中。衬底5153设置有存储装置及驱动该存储装置的电路。例如，衬底5153安装有电子构件4700、存储器芯片5155、控制器芯片5156。通过在衬底5153的背面一侧也设置电子构件4700，可以增大SSD5150的容量。存储器芯片5155中安装有工作存储器。例如，可以将DRAM芯片用于存储器芯片5155。控制器芯片5156中安装有处理器、ECC电路等。注意，电子构件4700、存储器芯片5155及控制器芯片5156的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，控制器芯片5156中也可以设置用作工作存储器的存储器。
通过将实施方式1或实施方式2所说明的半导体装置或存储装置应用于上述电子设备所包括的存储装置，可以提供一种新颖的电子设备。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
[符号说明]
HC：电路、HC1：电路、HC2：电路、CP：电路、NGE：负电压生成电路、MCA：存储单元阵列、MC：存储单元、M1：晶体管、M2：晶体管、M2B：晶体管、M3：晶体管、ME：晶体管、FEM:晶体管、C1：电容、C1B：电容、C2：电容、CA：电容、CB：电容、FEC1：电容、FEC1B：电容、FEC2：电容、VIL：布线、VCL：布线、VCL1：布线、VCL2：布线、VCLB：布线、VGL：布线、VGL1：布线、VGL2：布线、VGLB：布线、VBL：布线、BGL：布线、BL：布线、WL：布线、WWL：布线、RWL：布线、WBL：布线、RBL：布线、SL：布线、CL：布线、N1：节点、N1B：节点、N2：节点、N2B：节点、NBG：节点、SCL1：划分线、SCL2：划分线、200：半导体装置、251：布线、252：布线、261：控制逻辑电路、262：行驱动电路、263：列驱动电路、264：输出电路、271：行译码器、272：字线驱动电路、280：外围电路、281：列译码器、282：预充电电路、283：放大电路、284：电路、300：晶体管、310：衬底、310A：衬底、312：元件分离层、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、411：绝缘体、412：绝缘体、413：绝缘体、414：绝缘体、416：导电体、500：晶体管、503：导电体、503a：导电体、503b：导电体、503A：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、519：导电体、520：绝缘体、520a：绝缘体、520b：绝缘体、520c：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530ba：区域、530bb：区域、530bc：区域、540a：导电体、540b：导电体、540c：导电体、540d：导电体、540e：导电体、541a：绝缘体、541b：绝缘体、541c：绝缘体、541d：绝缘体、541e：绝缘体、542a：导电体、542b：导电体、543a：氧化物、543b：氧化物、544：绝缘体、546：导电体、550：绝缘体、550a：绝缘体、550b：绝缘体、552：绝缘体、553:绝缘体、554：绝缘体、560：导电体、560a：导电体、560b：导电体、561：绝缘体、562：导电体、571a：绝缘体、571b：绝缘体、574：绝缘体、576：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容元件、601：绝缘体、602：绝缘体、610：导电体、611：导电体、612：导电体、613：导电体、620：导电体、630：绝缘体、631：绝缘体、640：绝缘体、641：绝缘体、642：绝缘体、650：绝缘体、660：导电体、1189：ROM接口、1190：衬底、1191：ALU、1192：ALU控制器、1193：指令译码器、1194：中断控制器、1195：时序控制器、1196：寄存器、1197：寄存器控制器、1198：总线接口、4700：电子构件、4702：印刷电路板、4704：安装衬底、4710：半导体装置、4714：引线、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5110：SD卡、5111：外壳、5112：连接器、5113：衬底、5115：控制器芯片、5150：SSD、5151：外壳、5152：连接器、5153：衬底、5155：存储器芯片、5156：控制器芯片、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示器、5303：键盘、5400：ICD主体、5401：电池、5402：金属丝、5403：金属丝、5404：天线、5405：锁骨下静脉、5406：上腔静脉、5500：信息终端、5510：外壳、5511：显示部、5700：汽车、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：外壳、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6100：扩展装置、6101：外壳、6102：盖子、6103：USB连接器、6104：衬底、6106：控制器芯片、6240：数码相机、6241：外壳、6242：显示部、6243：操作按钮、6244：快门按钮、6246：镜头、6300：视频摄像机、6301：第一外壳、6302：第二外壳、6303：显示部、6304：操作键、6305：镜头、6306：连接部、7500：固定式游戏机、7520：主体、7522：控制器。
Claims (8)
1.一种半导体装置，包括：
第一晶体管；
第二晶体管；
铁电电容器；以及
第一电容，
其中，所述第一晶体管的第一栅极与所述铁电电容器的第一端子电连接，
所述第一晶体管的第一端子与所述第一晶体管的第二栅极及所述第二晶体管的第一端子电连接，
并且，所述第二晶体管的第二端子与所述铁电电容器的第二端子及所述第一电容的第一端子电连接。
2.根据权利要求1所述的半导体装置，
其中所述铁电电容器包含介电质，
并且所述介电质包含含有铪和锆中的一方或双方的氧化物。
3.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第一铁电电容器；以及
第二铁电电容器，
其中，所述第一晶体管的第一栅极与所述第一铁电电容器的第一端子电连接，
所述第一晶体管的第一端子与所述第一晶体管的第二栅极及所述第二晶体管的第一端子电连接，
并且，所述第二晶体管的第二端子与所述第一铁电电容器的第二端子及所述第二铁电电容器的第一端子电连接。
4.根据权利要求3所述的半导体装置，
其中所述第一铁电电容器及所述第二铁电电容器各自包含介电质，
并且所述介电质包含含有铪和锆中的一方或双方的氧化物。
5.根据权利要求1至4中任一项所述的半导体装置，包括第二电容，
其中所述第二电容的第一端子与所述第一晶体管的第一端子及所述第二晶体管的第一端子电连接。
6.根据权利要求1至5中任一项所述的半导体装置，
其中所述第二晶体管的第二栅极与所述第二晶体管的第一栅极电连接。
7.根据权利要求1至6中任一项所述的半导体装置，包括具有第三晶体管的存储单元，
其中所述第三晶体管的第一栅极和第二栅极中的一个与所述第一晶体管的第一端子电连接。
8.一种电子设备，包括：
权利要求1至7中任一项所述的半导体装置；以及
外壳。
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