JP2003092533A - 半導体回路及びその駆動方法 - Google Patents
半導体回路及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 チャージポンピング回路等の従来の基板バイ
アス回路は回路専有面積が大きく、かつ電力効率が悪い
という問題を有していた。 【解決手段】 強誘電体キャパシタ１と誘電体キャパシ
タ２が直列接続されておりそれらの接続中間点がＭＯＳ
トランジスタ３の基板端子に接続されている。まず、Ｖ
２端子を常に０Ｖ（ＧＮＤ）としておいたまま、Ｖ１に
ピーク電圧値Ｖinの正の印加電圧パルスを印加する。次
にＶ１への印加電圧を０Ｖにすると中間ノード電位Ｖ３
が＋Ｖｈになり、その電圧値が保持される。この＋Ｖｈ
をＭＯＳトランジスタの基板バイアスとして用いる。ま
た、Ｖ１とＶ２を入れ替えて上記回路駆動を行うと−Ｖ
ｈを出力できる。Ｖ３端子から他の接続端子へのリーク
電流とキャパシタ自身の内部リーク電流が存在しない理
想系の場合、Ｖ３端子の電圧は原理的に無限に保持させ
ることが可能である。
アス回路は回路専有面積が大きく、かつ電力効率が悪い
という問題を有していた。 【解決手段】 強誘電体キャパシタ１と誘電体キャパシ
タ２が直列接続されておりそれらの接続中間点がＭＯＳ
トランジスタ３の基板端子に接続されている。まず、Ｖ
２端子を常に０Ｖ（ＧＮＤ）としておいたまま、Ｖ１に
ピーク電圧値Ｖinの正の印加電圧パルスを印加する。次
にＶ１への印加電圧を０Ｖにすると中間ノード電位Ｖ３
が＋Ｖｈになり、その電圧値が保持される。この＋Ｖｈ
をＭＯＳトランジスタの基板バイアスとして用いる。ま
た、Ｖ１とＶ２を入れ替えて上記回路駆動を行うと−Ｖ
ｈを出力できる。Ｖ３端子から他の接続端子へのリーク
電流とキャパシタ自身の内部リーク電流が存在しない理
想系の場合、Ｖ３端子の電圧は原理的に無限に保持させ
ることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、簡便な構成にて電
界効果型トランジスタの基板電位制御回路を提供するも
のである。
界効果型トランジスタの基板電位制御回路を提供するも
のである。
【０００２】
【従来の技術】近年、電池駆動による携帯情報端末機器
は広く使用されている。このような装置においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧を低減化することが強く望まれている。CMOS回
路の消費電力（Pload）は、主に負荷の充放電によって
生じ、以下のような式で表される。
は広く使用されている。このような装置においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧を低減化することが強く望まれている。CMOS回
路の消費電力（Pload）は、主に負荷の充放電によって
生じ、以下のような式で表される。
【０００３】Pload = f・Cload・Vdd 2
ここで、ｆは負荷の駆動頻度、Cloadは負荷容量、Vddは
電源電圧である。この式から明らかなように、電源電圧
の低電圧化は低消費電力化に対して非常に有効であるこ
とがわかる。低電源電圧においても、高いオン電流を確
保し、高速動作を実現するためには、しきい値電圧を下
げることが有効であるが、この場合、サブスレッショー
ルドリーク電流は指数関数的に増加する。CMOS回路にお
いては、待機時には負荷の充放電による消費電力がなく
なるため、チップの消費電力の中でサブスレッショール
ドリーク電流による電力消費の比率が大きくなる。
電源電圧である。この式から明らかなように、電源電圧
の低電圧化は低消費電力化に対して非常に有効であるこ
とがわかる。低電源電圧においても、高いオン電流を確
保し、高速動作を実現するためには、しきい値電圧を下
げることが有効であるが、この場合、サブスレッショー
ルドリーク電流は指数関数的に増加する。CMOS回路にお
いては、待機時には負荷の充放電による消費電力がなく
なるため、チップの消費電力の中でサブスレッショール
ドリーク電流による電力消費の比率が大きくなる。
【０００４】このような待機時のサブスレッショールド
リーク電流を削減する技術として、基板バイアスを変化
させてしきい値電圧を制御するVTMOS（Variable Thresh
old-Voltage MOSFET）が提案されている。(T.Kuroda e
t. Al., "A 0.9V, 150-MHz, 10-mW, 4mm2, 2-D Discret
e Cosine Transform Core Processor with Variable Th
reshold-Voltage(VT) Scheme," IEEE J. Solid-State C
ircuits, vol.31, 1996, p.1770.) VTMOSにおいては、
動作時には基板電位を浅くかけてMOSトランジスタのし
きい値電圧を低くし、待機時には基板電位を深くかけて
MOSトランジスタのしきい値電圧を高く制御する。動作
時には回路を高速に動作させることができ、待機時はサ
ブスレッショールドリーク電流を小さく抑えることがで
きる。
リーク電流を削減する技術として、基板バイアスを変化
させてしきい値電圧を制御するVTMOS（Variable Thresh
old-Voltage MOSFET）が提案されている。(T.Kuroda e
t. Al., "A 0.9V, 150-MHz, 10-mW, 4mm2, 2-D Discret
e Cosine Transform Core Processor with Variable Th
reshold-Voltage(VT) Scheme," IEEE J. Solid-State C
ircuits, vol.31, 1996, p.1770.) VTMOSにおいては、
動作時には基板電位を浅くかけてMOSトランジスタのし
きい値電圧を低くし、待機時には基板電位を深くかけて
MOSトランジスタのしきい値電圧を高く制御する。動作
時には回路を高速に動作させることができ、待機時はサ
ブスレッショールドリーク電流を小さく抑えることがで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなVTMOS技術では、基板と電源線及びＧＮＤ線を分離
しなければならないためにトリプルウェルなど複雑なデ
バイス構造を必要とし、加えて電力利用効率が悪く占有
面積の大きなチャージポンプ回路等の電源回路を別途必
要としていた。
うなVTMOS技術では、基板と電源線及びＧＮＤ線を分離
しなければならないためにトリプルウェルなど複雑なデ
バイス構造を必要とし、加えて電力利用効率が悪く占有
面積の大きなチャージポンプ回路等の電源回路を別途必
要としていた。
【０００６】本発明は、前記従来の課題を解決し、電界
効果型トランジスタのしきい値制御を、簡便な回路構成
で、かつ低消費電力で実現しうる半導体回路を提供する
ことを目的とする。
効果型トランジスタのしきい値制御を、簡便な回路構成
で、かつ低消費電力で実現しうる半導体回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は強誘電体キャパシタと誘電体キャパシタを
組み合わせることにより、単一極性の電源回路から正負
両極性の所望の電圧を発生させ、電界効果型トランジス
タの基板電位を制御するものである。
め、本発明は強誘電体キャパシタと誘電体キャパシタを
組み合わせることにより、単一極性の電源回路から正負
両極性の所望の電圧を発生させ、電界効果型トランジス
タの基板電位を制御するものである。
【０００８】具体的に請求項１の発明が講じた解決手段
は、半導体回路を、第１の導電型のソース領域、ドレイ
ン領域と第２の導電型の基板領域、およびゲート領域、
ゲート絶縁膜を有した電界効果型トランジスタにおいて
前記基板領域の電位制御用基板端子と、強誘電体キャパ
シタと誘電体キャパシタの直列接続回路における接続中
間点とを電気的に接続して構成するものである。
は、半導体回路を、第１の導電型のソース領域、ドレイ
ン領域と第２の導電型の基板領域、およびゲート領域、
ゲート絶縁膜を有した電界効果型トランジスタにおいて
前記基板領域の電位制御用基板端子と、強誘電体キャパ
シタと誘電体キャパシタの直列接続回路における接続中
間点とを電気的に接続して構成するものである。
【０００９】請求項１の回路構成により、簡便な回路に
て電界効果型トランジスタの基板電位制御を実現するも
のであり、さらにこの制御回路の電源をOFFとした場合
でも強誘電体の電荷保持特性により基板電位制御電圧の
供給を続けることができ、従来のチャージポンプ回路な
どに比べ低消費電力化を図ることが可能となる。
て電界効果型トランジスタの基板電位制御を実現するも
のであり、さらにこの制御回路の電源をOFFとした場合
でも強誘電体の電荷保持特性により基板電位制御電圧の
供給を続けることができ、従来のチャージポンプ回路な
どに比べ低消費電力化を図ることが可能となる。
【００１０】具体的に請求項２の発明が講じた解決手段
は、請求項１の半導体回路において、接続中間点が、少
なくとも２個以上の電界効果型トランジスタの基板端子
に接続され、複数個のトランジスタの基板電位を同時に
制御する構成とするものである。
は、請求項１の半導体回路において、接続中間点が、少
なくとも２個以上の電界効果型トランジスタの基板端子
に接続され、複数個のトランジスタの基板電位を同時に
制御する構成とするものである。
【００１１】請求項２の回路構成により、トランジスタ
１個ごとに強誘電体キャパシタと誘電体キャパシタを設
ける必要がなくなり、回路面積をより小さくすることが
可能になる。
１個ごとに強誘電体キャパシタと誘電体キャパシタを設
ける必要がなくなり、回路面積をより小さくすることが
可能になる。
【００１２】具体的に請求項３の発明が講じた解決手段
は、請求項１及び２に記載の半導体回路において、強誘
電体キャパシタと誘電体キャパシタの直列接続回路の両
端子間に電圧を印加する第１の手順と、前記両端子の電
位をともに任意の電圧値で保持する第２の手順を有する
ことを特徴とした、基板電位制御回路の駆動方法であ
る。
は、請求項１及び２に記載の半導体回路において、強誘
電体キャパシタと誘電体キャパシタの直列接続回路の両
端子間に電圧を印加する第１の手順と、前記両端子の電
位をともに任意の電圧値で保持する第２の手順を有する
ことを特徴とした、基板電位制御回路の駆動方法であ
る。
【００１３】請求項３の回路駆動方法により、単一極性
の電源電圧から正負いずれの極性の電圧も発生すること
が可能となる。
の電源電圧から正負いずれの極性の電圧も発生すること
が可能となる。
【００１４】具体的に請求項４の発明が講じた解決手段
は、請求項３記載の第２の手順に続き、電界効果型トラ
ンジスタの基板電位制御端子を除く電極端子に所望の電
圧印加を行う第３の手順と、前記基板電位制御端子を除
く前記電極端子に印加した電圧を少なくとも１回以上、
0Vもしくは開放とする第４の手順と、前記電界効果型ト
ランジスタの基板電位制御端子を除く電極端子に再度電
圧印加を行う第５の手順とを備えたことを特徴とする半
導体回路の駆動方法である。
は、請求項３記載の第２の手順に続き、電界効果型トラ
ンジスタの基板電位制御端子を除く電極端子に所望の電
圧印加を行う第３の手順と、前記基板電位制御端子を除
く前記電極端子に印加した電圧を少なくとも１回以上、
0Vもしくは開放とする第４の手順と、前記電界効果型ト
ランジスタの基板電位制御端子を除く電極端子に再度電
圧印加を行う第５の手順とを備えたことを特徴とする半
導体回路の駆動方法である。
【００１５】請求項４の回路駆動方法により、基板電位
制御を行っている電界効果トランジスタのゲート電圧も
しくはドレイン電圧のON、OFFを行っても基板電位が保
持されるため、低消費電力化が可能である。
制御を行っている電界効果トランジスタのゲート電圧も
しくはドレイン電圧のON、OFFを行っても基板電位が保
持されるため、低消費電力化が可能である。
【００１６】請求項５の発明は、請求項１及び２の構成
において、誘電体キャパシタの静電容量と、電界効果型
トランジスタのゲート絶縁膜静電容量、基板−ソース間
静電容量、基板−ドレイン間静電容量の総和の大小関係
を規定するものである。
において、誘電体キャパシタの静電容量と、電界効果型
トランジスタのゲート絶縁膜静電容量、基板−ソース間
静電容量、基板−ドレイン間静電容量の総和の大小関係
を規定するものである。
【００１７】具体的に請求項６の発明が講じた解決手段
は、第１の導電型のソース領域、ドレイン領域と第２の
導電型の基板領域、およびゲート領域、ゲート絶縁膜を
有した電界効果型トランジスタと、第１の電極と第２の
電極で挟まれた強誘電体キャパシタにおいて、前記電界
効果トランジスタの基板領域の電位制御用基板端子と前
記強誘電体キャパシタの第２の電極が電気的に接続され
た構成である。
は、第１の導電型のソース領域、ドレイン領域と第２の
導電型の基板領域、およびゲート領域、ゲート絶縁膜を
有した電界効果型トランジスタと、第１の電極と第２の
電極で挟まれた強誘電体キャパシタにおいて、前記電界
効果トランジスタの基板領域の電位制御用基板端子と前
記強誘電体キャパシタの第２の電極が電気的に接続され
た構成である。
【００１８】請求項６の構成により、強誘電体キャパシ
タ１個を付加するのみで、電界効果型トランジスタのし
きい値電圧を高く設定する回路が実現可能となる。
タ１個を付加するのみで、電界効果型トランジスタのし
きい値電圧を高く設定する回路が実現可能となる。
【００１９】具体的に請求項７の発明が講じた解決手段
は、請求項６記載の強誘電体キャパシタの第２の電極
を、少なくとも２個以上の電界効果型トランジスタの基
板端子に接続し、複数個のトランジスタの基板電位を同
時に制御するものである。
は、請求項６記載の強誘電体キャパシタの第２の電極
を、少なくとも２個以上の電界効果型トランジスタの基
板端子に接続し、複数個のトランジスタの基板電位を同
時に制御するものである。
【００２０】請求項７の回路構成により、トランジスタ
１個ごとに強誘電体キャパシタを設ける必要がなくな
り、回路面積をより小さくすることが可能になる。
１個ごとに強誘電体キャパシタを設ける必要がなくな
り、回路面積をより小さくすることが可能になる。
【００２１】具体的に請求項８の発明が講じた解決手段
は、請求項６及び７に記載の強誘電体キャパシタの第１
の電極と前記電界効果型トランジスタのソース端子との
間に、前記電界効果型トランジスタの基板領域とソース
領域で構成されるダイオードに対し順方向バイアスとな
る極性の電圧を印加する第１の手順と、前記強誘電体キ
ャパシタの第１の電極と前記電界効果型トランジスタの
ソース端子電圧をいずれも任意の電圧に保持する第２の
手順を備え、前記第２の電極に発生する電位により前記
電界効果型トランジスタの基板電位制御を行うものであ
る。
は、請求項６及び７に記載の強誘電体キャパシタの第１
の電極と前記電界効果型トランジスタのソース端子との
間に、前記電界効果型トランジスタの基板領域とソース
領域で構成されるダイオードに対し順方向バイアスとな
る極性の電圧を印加する第１の手順と、前記強誘電体キ
ャパシタの第１の電極と前記電界効果型トランジスタの
ソース端子電圧をいずれも任意の電圧に保持する第２の
手順を備え、前記第２の電極に発生する電位により前記
電界効果型トランジスタの基板電位制御を行うものであ
る。
【００２２】請求項８の回路駆動方法により、基板電位
発生回路の電源をOFFとした後も基板電位制御電圧を発
生させることが可能となる。
発生回路の電源をOFFとした後も基板電位制御電圧を発
生させることが可能となる。
【００２３】具体的に請求項９の発明が講じた解決手段
は、請求項８記載の第２の手順に続き、基板電位制御端
子を除く前記電界効果型トランジスタの各電極端子に所
望の電圧印加を行う第３の手順と、前記各電極端子に印
加した電圧を少なくとも１回以上、0Vもしくは開放とす
る第４の手順と、前記基板電位制御端子を除く前記電界
効果型トランジスタの各電極端子に電圧印加を再度行う
第５の手順とを備えたことを特徴とした半導体回路の駆
動方法である。
は、請求項８記載の第２の手順に続き、基板電位制御端
子を除く前記電界効果型トランジスタの各電極端子に所
望の電圧印加を行う第３の手順と、前記各電極端子に印
加した電圧を少なくとも１回以上、0Vもしくは開放とす
る第４の手順と、前記基板電位制御端子を除く前記電界
効果型トランジスタの各電極端子に電圧印加を再度行う
第５の手順とを備えたことを特徴とした半導体回路の駆
動方法である。
【００２４】請求項９の回路駆動方法により、基板電位
制御を行っている電界効果型トランジスタのゲートもし
くはドレイン電圧のON、OFFを行っても基板電位を保持
しておくことができるため、低消費電力化が可能であ
る。
制御を行っている電界効果型トランジスタのゲートもし
くはドレイン電圧のON、OFFを行っても基板電位を保持
しておくことができるため、低消費電力化が可能であ
る。
【００２５】具体的に請求項１０の発明が講じた解決手
段は、請求項１、２、６、７に記載の構成において、電
界効果型トランジスタが絶縁膜上に設けられた半導体膜
上に形成されている半導体回路である。
段は、請求項１、２、６、７に記載の構成において、電
界効果型トランジスタが絶縁膜上に設けられた半導体膜
上に形成されている半導体回路である。
【００２６】請求項１０の構成により、電界効果型トラ
ンジスタの基板とソース・ドレインで構成されるｐｎ接
合部実効面積が小さくなり逆方向バイアス時のリーク電
流が低減できる。これにより、基板電位の保持時間が改
善できるのに加え、ウェル構造の簡略化が実現可能とな
る。
ンジスタの基板とソース・ドレインで構成されるｐｎ接
合部実効面積が小さくなり逆方向バイアス時のリーク電
流が低減できる。これにより、基板電位の保持時間が改
善できるのに加え、ウェル構造の簡略化が実現可能とな
る。
【００２７】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態を図面に基づいて説明する。図１は第１の実
施形態に係る半導体回路の回路図を示している。図１に
おいて、強誘電体キャパシタ１と誘電体キャパシタ２が
直列接続されておりそれらの接続中間点がＭＯＳトラン
ジスタ３の基板端子に接続されている。また図２に示す
ように、この接続中間点を２個以上のＭＯＳトランジス
タから構成される機能ブロック４内の各トランジスタの
基板端子にそれぞれ並列に接続して構成しても良い。こ
の場合、トランジスタ毎に強誘電体キャパシタ１と誘電
体キャパシタ２を設ける必要がないため、大幅な回路面
積低減が可能となる。
の実施形態を図面に基づいて説明する。図１は第１の実
施形態に係る半導体回路の回路図を示している。図１に
おいて、強誘電体キャパシタ１と誘電体キャパシタ２が
直列接続されておりそれらの接続中間点がＭＯＳトラン
ジスタ３の基板端子に接続されている。また図２に示す
ように、この接続中間点を２個以上のＭＯＳトランジス
タから構成される機能ブロック４内の各トランジスタの
基板端子にそれぞれ並列に接続して構成しても良い。こ
の場合、トランジスタ毎に強誘電体キャパシタ１と誘電
体キャパシタ２を設ける必要がないため、大幅な回路面
積低減が可能となる。
【００２８】次に、本発明に係る基本回路（図１）の駆
動方法を図３により説明する。図３（ａ）は強誘電体／
誘電体キャパシタ中間接続点のノード電位Ｖ３に正の電
圧を発生させる場合の、各端子Ｖ１〜３への電圧印加パ
ターンを表している。Ｖ２端子を常に０Ｖ（ＧＮＤ）と
しておいたまま、Ｖ１にピーク電圧値Ｖinの正の印加電
圧パルスを印加すると、Ｖ１への印加電圧が０Ｖになっ
た時点で中間ノード電位Ｖ３が＋Ｖｈに保持される。こ
の回路の動作原理について図４（ａ）、（ｂ）を用いて
簡単に説明する。
動方法を図３により説明する。図３（ａ）は強誘電体／
誘電体キャパシタ中間接続点のノード電位Ｖ３に正の電
圧を発生させる場合の、各端子Ｖ１〜３への電圧印加パ
ターンを表している。Ｖ２端子を常に０Ｖ（ＧＮＤ）と
しておいたまま、Ｖ１にピーク電圧値Ｖinの正の印加電
圧パルスを印加すると、Ｖ１への印加電圧が０Ｖになっ
た時点で中間ノード電位Ｖ３が＋Ｖｈに保持される。こ
の回路の動作原理について図４（ａ）、（ｂ）を用いて
簡単に説明する。
【００２９】図４ (a)のように強誘電体キャパシタ１と
容量がCcである誘電体キャパシタ２を直列に接続する。
強誘電体キャパシタ側への印加電圧をＶ１、誘電体キャ
パシタの端子の印加電圧をＶ２とする。いま、Ｖ２を接
地して強誘電体キャパシタの端子Ｖ１に電圧Ｖinを加え
たとすると、強誘電体キャパシタと誘電体キャパシタに
はそれぞれVF, Vcの電圧が加わる。ここで、 Vin = Ｖ１−Ｖ２＝VF + Vc (１) である。また、強誘電体キャパシタの分極現象によって
誘起される電荷量をQとする。強誘電体キャパシタと常
誘電体キャパシタとの接続部の全電荷は0であるという
電荷保存則より誘電体キャパシタの上部電極にも電荷Q
が誘起されるので、 Q = Cc Vc (２) となる。式(２)を式(１)に代入すると、 Q = Cc(V in−VF) (３) となる。一方、強誘電体キャパシタのQとVFの関係は、
図４(b)のようなヒステリシス特性を示す。図４ (b)に
式(３)を重ねて示すと、同図中の直線となる。図４
(b)に示すように、ヒステリシス曲線と式(３)で表され
る直線との交点が強誘電体に加わる電圧および電荷量を
表すことになる。同図のA点は、Ｖ２を接地し強誘電体
キャパシタの端子Ｖ１に正方向の電圧Ｖinを加え、電圧
をVinで保持したときのQおよびVFを表している。強誘電
体キャパシタの端子Ｖ１に正方向の電圧Ｖinを加えた
後、次に電圧を0[V]に戻した場合の強誘電体キャパシタ
にかかる電圧は直線とヒステリシス特性の交点（同図
のB点）となる。この電圧値はＶ３を基準としてＶF＝−
Ｖｈとなるが、実際、Ｖ１、Ｖ２は0Vに接地されている
ので、強誘電体キャパシタと誘電体キャパシタの中間接
続点に保持される電位Ｖ３は、＋Vhとなる。また同様の
議論から、Ｖ１を接地して誘電体キャパシタ２の端子Ｖ
２に正方向に電圧Ｖinを加え、Ｖinを保持したときのQ
およびVFは同図の直線とヒステリシス曲線の交点C点
で表される。Ｖ２の電圧をＶinから0[V]に戻すと、強誘
電体キャパシタにかかる電圧は直線とヒステリシス特
性の交点（同図のＤ点）となる。この電圧値はＶ３を基
準としてＶF＝＋Ｖｈであるが、実際、Ｖ１、Ｖ２は0V
に接地されているので、強誘電体キャパシタと誘電体キ
ャパシタの中間接続点に保持される電位Ｖ３は、−Vhと
なる。理想系でＶ３端子から他の接続端子へのリーク電
流成分とキャパシタ自身の内部リーク電流成分が存在し
ない場合、図３（ａ）、（ｂ）に示したＶ３端子の保持
電圧（Ｖｈ及び−Ｖｈ）は、原理的に無限に保持させる
ことが可能である。なお、一旦設定したＶ３端子の保持
電圧を再度、設定し直したい場合には、例えば図１のＭ
ＯＳトランジスタ３のＶsub−Ｖdd間もしくはＶsub−Ｖ
ss間に逆方向バイアス電圧を深くかけ、中間ノードに蓄
積された電荷を逃がしてやれば良い。より頻繁にこの動
作を行う場合には、特に図示しないが別途ＭＯＳトラン
ジスタを設け、中間ノードにそのドレイン電極もしくは
ソース電極を接続してゲート電圧制御により蓄積電荷の
放電を行えばよい。
容量がCcである誘電体キャパシタ２を直列に接続する。
強誘電体キャパシタ側への印加電圧をＶ１、誘電体キャ
パシタの端子の印加電圧をＶ２とする。いま、Ｖ２を接
地して強誘電体キャパシタの端子Ｖ１に電圧Ｖinを加え
たとすると、強誘電体キャパシタと誘電体キャパシタに
はそれぞれVF, Vcの電圧が加わる。ここで、 Vin = Ｖ１−Ｖ２＝VF + Vc (１) である。また、強誘電体キャパシタの分極現象によって
誘起される電荷量をQとする。強誘電体キャパシタと常
誘電体キャパシタとの接続部の全電荷は0であるという
電荷保存則より誘電体キャパシタの上部電極にも電荷Q
が誘起されるので、 Q = Cc Vc (２) となる。式(２)を式(１)に代入すると、 Q = Cc(V in−VF) (３) となる。一方、強誘電体キャパシタのQとVFの関係は、
図４(b)のようなヒステリシス特性を示す。図４ (b)に
式(３)を重ねて示すと、同図中の直線となる。図４
(b)に示すように、ヒステリシス曲線と式(３)で表され
る直線との交点が強誘電体に加わる電圧および電荷量を
表すことになる。同図のA点は、Ｖ２を接地し強誘電体
キャパシタの端子Ｖ１に正方向の電圧Ｖinを加え、電圧
をVinで保持したときのQおよびVFを表している。強誘電
体キャパシタの端子Ｖ１に正方向の電圧Ｖinを加えた
後、次に電圧を0[V]に戻した場合の強誘電体キャパシタ
にかかる電圧は直線とヒステリシス特性の交点（同図
のB点）となる。この電圧値はＶ３を基準としてＶF＝−
Ｖｈとなるが、実際、Ｖ１、Ｖ２は0Vに接地されている
ので、強誘電体キャパシタと誘電体キャパシタの中間接
続点に保持される電位Ｖ３は、＋Vhとなる。また同様の
議論から、Ｖ１を接地して誘電体キャパシタ２の端子Ｖ
２に正方向に電圧Ｖinを加え、Ｖinを保持したときのQ
およびVFは同図の直線とヒステリシス曲線の交点C点
で表される。Ｖ２の電圧をＶinから0[V]に戻すと、強誘
電体キャパシタにかかる電圧は直線とヒステリシス特
性の交点（同図のＤ点）となる。この電圧値はＶ３を基
準としてＶF＝＋Ｖｈであるが、実際、Ｖ１、Ｖ２は0V
に接地されているので、強誘電体キャパシタと誘電体キ
ャパシタの中間接続点に保持される電位Ｖ３は、−Vhと
なる。理想系でＶ３端子から他の接続端子へのリーク電
流成分とキャパシタ自身の内部リーク電流成分が存在し
ない場合、図３（ａ）、（ｂ）に示したＶ３端子の保持
電圧（Ｖｈ及び−Ｖｈ）は、原理的に無限に保持させる
ことが可能である。なお、一旦設定したＶ３端子の保持
電圧を再度、設定し直したい場合には、例えば図１のＭ
ＯＳトランジスタ３のＶsub−Ｖdd間もしくはＶsub−Ｖ
ss間に逆方向バイアス電圧を深くかけ、中間ノードに蓄
積された電荷を逃がしてやれば良い。より頻繁にこの動
作を行う場合には、特に図示しないが別途ＭＯＳトラン
ジスタを設け、中間ノードにそのドレイン電極もしくは
ソース電極を接続してゲート電圧制御により蓄積電荷の
放電を行えばよい。
【００３０】以上のように、図１のような強誘電体・誘
電体キャパシタ直列回路をＭＯＳトランジスタに付加す
るだけで、図２で説明した回路駆動方法と組み合わせ
て、単一極性の電源電圧でＭＯＳトランジスタの基板電
位を正負いずれの方向にも制御可能な半導体回路が実現
できることがわかる。また、この回路の大きなメリット
は、図２で説明したように一旦、Ｖ３電位を発生させる
と供給電源（図１のＶ１、Ｖ２、Ｖｄｄ、Ｖｇ）を０Ｖ
にしても基板電位が一定値で保持される点であり、従来
の電力効率の悪いチャージポンプ回路で基板電位制御す
る場合に比べて大幅な低消費電力化を図ることができ
る。また、誘電体キャパシタの静電容量を変化させるこ
とにより単一極性電源から正負の電圧を発生することが
できるためLSI内部の電源回路数を低減させることがで
き、チップ面積縮小を図ることが可能である。
電体キャパシタ直列回路をＭＯＳトランジスタに付加す
るだけで、図２で説明した回路駆動方法と組み合わせ
て、単一極性の電源電圧でＭＯＳトランジスタの基板電
位を正負いずれの方向にも制御可能な半導体回路が実現
できることがわかる。また、この回路の大きなメリット
は、図２で説明したように一旦、Ｖ３電位を発生させる
と供給電源（図１のＶ１、Ｖ２、Ｖｄｄ、Ｖｇ）を０Ｖ
にしても基板電位が一定値で保持される点であり、従来
の電力効率の悪いチャージポンプ回路で基板電位制御す
る場合に比べて大幅な低消費電力化を図ることができ
る。また、誘電体キャパシタの静電容量を変化させるこ
とにより単一極性電源から正負の電圧を発生することが
できるためLSI内部の電源回路数を低減させることがで
き、チップ面積縮小を図ることが可能である。
【００３１】図５は第１の実施形態に係る半導体回路の
断面模式図を示している。図５はｐウェル上にｎチャネ
ルＭＯＳＦＥＴが形成されており、２層目にＭＯＳＦＥ
Ｔの各電極配線が形成され、３層目に強誘電体キャパシ
タや誘電体キャパシタが形成された場合の回路断面模式
図を示している。図５において１０はシリコン基板、１
００はｎウェル、１１０はｐウェル、１２０はＬＯＣＯ
ＳやＳＴＩなどの素子分離用絶縁膜、１３０はシリコン
酸化膜もしくは酸窒化膜などのゲート絶縁膜、１４０は
ｎ＋ポリシリコンなどのゲート電極、１５０はｎ＋拡散
層、１５５はｐ＋拡散層、１６０はプラズマＴＥＯＳ膜
などの層間絶縁膜、１７０はタングステンなどの耐熱性
コンタクトプラグ、１７５はＭＯＳトランジスタの基板
電位制御用配線、１８０は耐熱性配線、１９０はチタン
／チタンナイトライド積層膜などのバリアメタル、２０
０は白金などの下部電極、２１０はプラズマＴＥＯＳな
どの誘電体膜、２２０はチタン酸ジルコン酸鉛ＰＺＴ
［Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3］などの強誘電体膜、２３０と
２３１は白金等の上部電極を表している。強誘電体キャ
パシタは図番２００、２２０、２３０で、誘電体キャパ
シタは２００，２１０，２３１でそれぞれ構成されてい
る。上部電極（２３０）面積１μｍ角、ＰＺＴ（２２
０）膜厚５００ｎｍの強誘電体キャパシタに対し、上部
電極（２３１）面積１μｍ角、ＴＥＯＳ（２１０）膜厚
１００ｎｍの誘電体キャパシタを直列接続した場合、図
３で説明したように上部電極２３０を０Ｖ、上部電極２
３１に＋５Ｖの電圧を印加した後、両電極２３０、２３
１を０Ｖにすると下部電極２００に−１Ｖの電圧が発生
し、これがＭＯＳトランジスタの基板（ｐウェル１１
０）バイアスとして作用する。このバイアス電圧は、強
誘電体キャパシタ及び誘電体キャパシタ自身のリーク電
流や、ｐウエル１１０とｎ＋拡散層１５０で構成される
ダイオードの逆方向リーク電流などで時間的に減少して
いく。保持時間を大きくしたい場合には系のリーク電流
を低減させるか、強誘電体キャパシタ面積を大きくして
初期保持電荷量を大きくしてやれば良い。この際、バイ
アス電圧値を−１Ｖ一定にしておくためには誘電体キャ
パシタと強誘電体キャパシタの面積比も一定にしておく
必要がある。
断面模式図を示している。図５はｐウェル上にｎチャネ
ルＭＯＳＦＥＴが形成されており、２層目にＭＯＳＦＥ
Ｔの各電極配線が形成され、３層目に強誘電体キャパシ
タや誘電体キャパシタが形成された場合の回路断面模式
図を示している。図５において１０はシリコン基板、１
００はｎウェル、１１０はｐウェル、１２０はＬＯＣＯ
ＳやＳＴＩなどの素子分離用絶縁膜、１３０はシリコン
酸化膜もしくは酸窒化膜などのゲート絶縁膜、１４０は
ｎ＋ポリシリコンなどのゲート電極、１５０はｎ＋拡散
層、１５５はｐ＋拡散層、１６０はプラズマＴＥＯＳ膜
などの層間絶縁膜、１７０はタングステンなどの耐熱性
コンタクトプラグ、１７５はＭＯＳトランジスタの基板
電位制御用配線、１８０は耐熱性配線、１９０はチタン
／チタンナイトライド積層膜などのバリアメタル、２０
０は白金などの下部電極、２１０はプラズマＴＥＯＳな
どの誘電体膜、２２０はチタン酸ジルコン酸鉛ＰＺＴ
［Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3］などの強誘電体膜、２３０と
２３１は白金等の上部電極を表している。強誘電体キャ
パシタは図番２００、２２０、２３０で、誘電体キャパ
シタは２００，２１０，２３１でそれぞれ構成されてい
る。上部電極（２３０）面積１μｍ角、ＰＺＴ（２２
０）膜厚５００ｎｍの強誘電体キャパシタに対し、上部
電極（２３１）面積１μｍ角、ＴＥＯＳ（２１０）膜厚
１００ｎｍの誘電体キャパシタを直列接続した場合、図
３で説明したように上部電極２３０を０Ｖ、上部電極２
３１に＋５Ｖの電圧を印加した後、両電極２３０、２３
１を０Ｖにすると下部電極２００に−１Ｖの電圧が発生
し、これがＭＯＳトランジスタの基板（ｐウェル１１
０）バイアスとして作用する。このバイアス電圧は、強
誘電体キャパシタ及び誘電体キャパシタ自身のリーク電
流や、ｐウエル１１０とｎ＋拡散層１５０で構成される
ダイオードの逆方向リーク電流などで時間的に減少して
いく。保持時間を大きくしたい場合には系のリーク電流
を低減させるか、強誘電体キャパシタ面積を大きくして
初期保持電荷量を大きくしてやれば良い。この際、バイ
アス電圧値を−１Ｖ一定にしておくためには誘電体キャ
パシタと強誘電体キャパシタの面積比も一定にしておく
必要がある。
【００３２】なお、誘電体キャパシタの静電容量に対
し、ＭＯＳトランジスタの各端子間容量和が無視できな
い場合は、それらをあらかじめ考慮して設計しておく必
要がある。
し、ＭＯＳトランジスタの各端子間容量和が無視できな
い場合は、それらをあらかじめ考慮して設計しておく必
要がある。
【００３３】さらに、本断面模式図では誘電体膜として
プラズマＴＥＯＳ（比誘電率４）を用いたが、さらに比
誘電率の高い膜を選定すればさらに回路面積を小さくす
ることができる。
プラズマＴＥＯＳ（比誘電率４）を用いたが、さらに比
誘電率の高い膜を選定すればさらに回路面積を小さくす
ることができる。
【００３４】図６はしきい値電圧Ｖｔを０．２Ｖと極め
て低く設定したｎ−ｃｈ ＭＯＳトランジスタ（Ｗ／Ｌ
＝１０／１μｍ、ゲート酸化膜１０ｎｍ）のゲート電圧
−ドレイン電流特性であり、基板バイアスをパラメータ
にして測定した結果である（ドレイン電圧＝０．１
Ｖ）。このように極端に低Ｖｔ化したＭＯＳトランジス
タでは、ゲート電圧が０Ｖのときでも、ドレイン電流が
約５ｎＡ近く流れ待機時電力を増大させてしまう。本発
明に係る第１の実施例で説明した回路を用い、このトラ
ンジスタの基板端子に基板バイアス−１Ｖを印加した場
合、図６より実際にゲート電圧０Ｖ時のドレイン電流が
１ｐＡ以下となり約３桁以上待機電流を低減できること
がわかる。
て低く設定したｎ−ｃｈ ＭＯＳトランジスタ（Ｗ／Ｌ
＝１０／１μｍ、ゲート酸化膜１０ｎｍ）のゲート電圧
−ドレイン電流特性であり、基板バイアスをパラメータ
にして測定した結果である（ドレイン電圧＝０．１
Ｖ）。このように極端に低Ｖｔ化したＭＯＳトランジス
タでは、ゲート電圧が０Ｖのときでも、ドレイン電流が
約５ｎＡ近く流れ待機時電力を増大させてしまう。本発
明に係る第１の実施例で説明した回路を用い、このトラ
ンジスタの基板端子に基板バイアス−１Ｖを印加した場
合、図６より実際にゲート電圧０Ｖ時のドレイン電流が
１ｐＡ以下となり約３桁以上待機電流を低減できること
がわかる。
【００３５】なお、図５および図６では、本発明に係る
第１の実施例についてｎ−ｃｈ ＭＯＳトランジスタに
負の基板バイアスを作用させる場合を例に説明を行った
が、ｐ−ｃｈ ＭＯＳトランジスタに正の基板バイアス
を印加する場合でも、強誘電体キャパシタと誘電体キャ
パシタの直列接続回路両端に印加する電圧を変える（Ｖ
２：＋Ｖinパルス→０、Ｖ１：０→＋Ｖinパルス印加）
だけで全く同様の効果が得られることは言うまでもな
い。
第１の実施例についてｎ−ｃｈ ＭＯＳトランジスタに
負の基板バイアスを作用させる場合を例に説明を行った
が、ｐ−ｃｈ ＭＯＳトランジスタに正の基板バイアス
を印加する場合でも、強誘電体キャパシタと誘電体キャ
パシタの直列接続回路両端に印加する電圧を変える（Ｖ
２：＋Ｖinパルス→０、Ｖ１：０→＋Ｖinパルス印加）
だけで全く同様の効果が得られることは言うまでもな
い。
【００３６】（第２の実施形態）本発明の第２の実施形
態を図面に基づいて説明する。図７は第２の実施形態に
係る半導体回路の回路図を示している。図７において、
１は強誘電体キャパシタ、３はＭＯＳトランジスタであ
り、強誘電体キャパシタ１の一方の電極がＭＯＳトラン
ジスタ３の基板電位制御端子に接続されている。図７の
回路機能はＭＯＳトランジスタの基板電位制御という点
で第１の実施例と全く同じであるが、第１の実施例の回
路図（図１）と比較すると、誘電体キャパシタ２が省略
され、より少ない素子数で回路構成されていることがわ
かる。また図８に示すように、強誘電体キャパシタ１の
一方の電極を、２個以上のＭＯＳトランジスタから構成
される機能ブロック４内の各トランジスタの基板端子に
それぞれ並列に接続して構成しても良い。この場合、ト
ランジスタ毎に強誘電体キャパシタ１を設ける必要がな
いため、さらに大幅な回路面積低減が可能となる。
態を図面に基づいて説明する。図７は第２の実施形態に
係る半導体回路の回路図を示している。図７において、
１は強誘電体キャパシタ、３はＭＯＳトランジスタであ
り、強誘電体キャパシタ１の一方の電極がＭＯＳトラン
ジスタ３の基板電位制御端子に接続されている。図７の
回路機能はＭＯＳトランジスタの基板電位制御という点
で第１の実施例と全く同じであるが、第１の実施例の回
路図（図１）と比較すると、誘電体キャパシタ２が省略
され、より少ない素子数で回路構成されていることがわ
かる。また図８に示すように、強誘電体キャパシタ１の
一方の電極を、２個以上のＭＯＳトランジスタから構成
される機能ブロック４内の各トランジスタの基板端子に
それぞれ並列に接続して構成しても良い。この場合、ト
ランジスタ毎に強誘電体キャパシタ１を設ける必要がな
いため、さらに大幅な回路面積低減が可能となる。
【００３７】次に、第２の実施例における基本回路（図
７）の駆動方法を図９により説明する。図９の回路図に
おいて、１は強誘電体キャパシタで、Ｖ１とＶ３はそれ
ぞれ強誘電体キャパシタの第１と第２の電極における電
位、５はｎ−ｃｈ ＭＯＳトランジスタのソース領域と
基板（ウェル）領域で構成されるｐｎ接合ダイオード、
ＶｓｓはＭＯＳトランジスタ１のソース端子（接地）を
表している。ここではｎ−ｃｈ ＭＯＳトランジスタの
基板端子に負の電圧を印加する（しきい値電圧を上昇さ
せる）場合の回路駆動方法を説明する。
７）の駆動方法を図９により説明する。図９の回路図に
おいて、１は強誘電体キャパシタで、Ｖ１とＶ３はそれ
ぞれ強誘電体キャパシタの第１と第２の電極における電
位、５はｎ−ｃｈ ＭＯＳトランジスタのソース領域と
基板（ウェル）領域で構成されるｐｎ接合ダイオード、
ＶｓｓはＭＯＳトランジスタ１のソース端子（接地）を
表している。ここではｎ−ｃｈ ＭＯＳトランジスタの
基板端子に負の電圧を印加する（しきい値電圧を上昇さ
せる）場合の回路駆動方法を説明する。
【００３８】図９は強誘電体キャパシタ１の第１の電極
への印加電圧パターン（Ｖ１）とその時の第２の電極で
の出力電圧（Ｖ３）を示している。ダイオード５の順方
向バイアスとなる極性でピーク電圧Ｖinの矩形パルス電
圧をＶ１に印加すると、強誘電体キャパシタ１両端には
Ｖinからｐｎ接合ダイオード５の拡散電位（約０．７
Ｖ）を差し引いた電圧が加わる。次にＶ１をＶｓｓ同
様、接地電位にすると、Ｖ３には−｜Ｖin−０．７｜の
負電圧が発生することになる。この発生電位は強誘電体
キャパシタ１自身のリーク電流成分とダイオード５の逆
方向バイアス時リーク電流が存在しない理想系において
は、時間的に無限に保持される。図８においてはｎ−ｃ
ｈ ＭＯＳトランジスタの基板電位を制御する場合につ
いて説明したが、ｐ−ｃｈ ＭＯＳトランジスタに適用
する（Ｖ３に正電圧を発生させる）場合には図９のダイ
オードとＶ１電圧の極性を反転させれば良い。なお、一
旦設定したＶ３端子の保持電圧を再度、設定し直したい
場合には、例えば図７のＭＯＳトランジスタ３のＶsub
−Ｖdd間もしくはＶsub−Ｖss間に逆方向バイアス電圧
を深くかけ、中間ノードに蓄積された電荷を逃がしてや
れば良い。より頻繁にこの動作を行う場合には、特に図
示しないが別途ＭＯＳトランジスタを設け、中間ノード
にそのドレイン電極もしくはソース電極を接続してゲー
ト電圧制御により蓄積電荷の放電を行えばよい。
への印加電圧パターン（Ｖ１）とその時の第２の電極で
の出力電圧（Ｖ３）を示している。ダイオード５の順方
向バイアスとなる極性でピーク電圧Ｖinの矩形パルス電
圧をＶ１に印加すると、強誘電体キャパシタ１両端には
Ｖinからｐｎ接合ダイオード５の拡散電位（約０．７
Ｖ）を差し引いた電圧が加わる。次にＶ１をＶｓｓ同
様、接地電位にすると、Ｖ３には−｜Ｖin−０．７｜の
負電圧が発生することになる。この発生電位は強誘電体
キャパシタ１自身のリーク電流成分とダイオード５の逆
方向バイアス時リーク電流が存在しない理想系において
は、時間的に無限に保持される。図８においてはｎ−ｃ
ｈ ＭＯＳトランジスタの基板電位を制御する場合につ
いて説明したが、ｐ−ｃｈ ＭＯＳトランジスタに適用
する（Ｖ３に正電圧を発生させる）場合には図９のダイ
オードとＶ１電圧の極性を反転させれば良い。なお、一
旦設定したＶ３端子の保持電圧を再度、設定し直したい
場合には、例えば図７のＭＯＳトランジスタ３のＶsub
−Ｖdd間もしくはＶsub−Ｖss間に逆方向バイアス電圧
を深くかけ、中間ノードに蓄積された電荷を逃がしてや
れば良い。より頻繁にこの動作を行う場合には、特に図
示しないが別途ＭＯＳトランジスタを設け、中間ノード
にそのドレイン電極もしくはソース電極を接続してゲー
ト電圧制御により蓄積電荷の放電を行えばよい。
【００３９】以上のように、図８のようなＭＯＳトラン
ジスタに強誘電体キャパシタを付加するだけで、図９で
説明した回路駆動方法と組み合わせ、ＭＯＳトランジス
タの基板電位が制御可能な半導体回路を実現できること
がわかる。第２の実施形態が第１の実施形態にくらべて
有利な点は、より少ない素子数で回路構成ができるこ
と、同じ基板バイアス電圧値を発生させるのに初期の印
加電圧Ｖinが小さくても良い点などが挙げられる。不利
な点としては、第２の実施形態では正負の基板バイアス
電圧を発生させるために正負の両極性電源を供給する必
要があることがある。回路設計によって、第１と第２の
実施形態に記載した基板バイアス回路のそれぞれの特徴
を鑑みて選択すれば良い。
ジスタに強誘電体キャパシタを付加するだけで、図９で
説明した回路駆動方法と組み合わせ、ＭＯＳトランジス
タの基板電位が制御可能な半導体回路を実現できること
がわかる。第２の実施形態が第１の実施形態にくらべて
有利な点は、より少ない素子数で回路構成ができるこ
と、同じ基板バイアス電圧値を発生させるのに初期の印
加電圧Ｖinが小さくても良い点などが挙げられる。不利
な点としては、第２の実施形態では正負の基板バイアス
電圧を発生させるために正負の両極性電源を供給する必
要があることがある。回路設計によって、第１と第２の
実施形態に記載した基板バイアス回路のそれぞれの特徴
を鑑みて選択すれば良い。
【００４０】第２の実施形態に係る半導体回路の断面模
式図は特に図面を設けて説明しないが、第１の実施形態
に係る半導体回路の断面模式図（図５）から誘電体キャ
パシタ（図番２１０、２３１）を除けば全く等価とな
る。
式図は特に図面を設けて説明しないが、第１の実施形態
に係る半導体回路の断面模式図（図５）から誘電体キャ
パシタ（図番２１０、２３１）を除けば全く等価とな
る。
【００４１】（第３の実施形態）本発明の第３の実施形
態を図面に基づいて説明する。図１０は第３の実施形態
に係る半導体回路の断面模式図を示している。強誘電体
キャパシタと誘電体キャパシタを直列接続した基板バイ
アス発生回路部分は第１の実施例で説明したものと全く
同じであるが、ＭＯＳトランジスタを形成しているシリ
コン基板が異なる。図１０におけるシリコン基板は埋め
込み酸化膜層２０上に単結晶シリコン層が形成されたＳ
ＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）と呼ばれる基板で、張り合わせ法や酸素イオン注入
法により作製される。図１０のＳＯＩ基板を用いた第３
の実施形態ではウェル毎が素子分離絶縁膜１２０で完全
分離できるため、第１の実施形態（図５）におけるｐウ
ェル１００とｎウェル１１０接合部が存在しない。第１
の実施形態で基板バイアス回路により発生した電圧の保
持時間は中間ノードからのリーク電流成分が少ない程改
善することを説明したが、第１と第３の実施形態で基板
バイアス電圧の保持時間を比較すれば後者がより優れて
いることは言うまでもない。なお、図１０において誘電
体キャパシタ部分を除けば第２の実施形態で説明した回
路模式図と等価になることから、第３の実施形態に記述
されたＳＯＩ基板の使用は、第１の実施形態の基板バイ
アス回路のみならず第２の実施形態の回路においても適
用可能である。
態を図面に基づいて説明する。図１０は第３の実施形態
に係る半導体回路の断面模式図を示している。強誘電体
キャパシタと誘電体キャパシタを直列接続した基板バイ
アス発生回路部分は第１の実施例で説明したものと全く
同じであるが、ＭＯＳトランジスタを形成しているシリ
コン基板が異なる。図１０におけるシリコン基板は埋め
込み酸化膜層２０上に単結晶シリコン層が形成されたＳ
ＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）と呼ばれる基板で、張り合わせ法や酸素イオン注入
法により作製される。図１０のＳＯＩ基板を用いた第３
の実施形態ではウェル毎が素子分離絶縁膜１２０で完全
分離できるため、第１の実施形態（図５）におけるｐウ
ェル１００とｎウェル１１０接合部が存在しない。第１
の実施形態で基板バイアス回路により発生した電圧の保
持時間は中間ノードからのリーク電流成分が少ない程改
善することを説明したが、第１と第３の実施形態で基板
バイアス電圧の保持時間を比較すれば後者がより優れて
いることは言うまでもない。なお、図１０において誘電
体キャパシタ部分を除けば第２の実施形態で説明した回
路模式図と等価になることから、第３の実施形態に記述
されたＳＯＩ基板の使用は、第１の実施形態の基板バイ
アス回路のみならず第２の実施形態の回路においても適
用可能である。
【００４２】
【発明の効果】上述の通り、本願発明は強誘電体キャパ
シタと誘電体キャパシタを組み合わせることにより、単
一極性の電源回路から正負両極性の所望の電圧を発生さ
せ、電界効果型トランジスタの基板電位を制御するもの
である。
シタと誘電体キャパシタを組み合わせることにより、単
一極性の電源回路から正負両極性の所望の電圧を発生さ
せ、電界効果型トランジスタの基板電位を制御するもの
である。
【００４３】本願発明においては、半導体回路を、第１
の導電型のソース領域、ドレイン領域と第２の導電型の
基板領域、およびゲート領域、ゲート絶縁膜を有した電
界効果型トランジスタにおいて基板領域の電位制御用基
板端子と、強誘電体キャパシタと誘電体キャパシタの直
列接続回路における接続中間点とを電気的に接続して構
成しているので、簡便な回路にて電界効果型トランジス
タの基板電位制御を実現することができ、さらにこの制
御回路の電源をOFFとした場合でも強誘電体の電荷保持
特性により基板電位制御電圧の供給を続けることがで
き、従来のチャージポンプ回路などに比べ低消費電力化
を図ることが可能となる。なお、接続中間点が、少なく
とも２個以上の電界効果型トランジスタの基板端子に接
続され、複数個のトランジスタの基板電位を同時に制御
する構成とすることにより、トランジスタ１個ごとに強
誘電体キャパシタと誘電体キャパシタを設ける必要がな
くなり、回路面積をより小さくすることが可能になる。
の導電型のソース領域、ドレイン領域と第２の導電型の
基板領域、およびゲート領域、ゲート絶縁膜を有した電
界効果型トランジスタにおいて基板領域の電位制御用基
板端子と、強誘電体キャパシタと誘電体キャパシタの直
列接続回路における接続中間点とを電気的に接続して構
成しているので、簡便な回路にて電界効果型トランジス
タの基板電位制御を実現することができ、さらにこの制
御回路の電源をOFFとした場合でも強誘電体の電荷保持
特性により基板電位制御電圧の供給を続けることがで
き、従来のチャージポンプ回路などに比べ低消費電力化
を図ることが可能となる。なお、接続中間点が、少なく
とも２個以上の電界効果型トランジスタの基板端子に接
続され、複数個のトランジスタの基板電位を同時に制御
する構成とすることにより、トランジスタ１個ごとに強
誘電体キャパシタと誘電体キャパシタを設ける必要がな
くなり、回路面積をより小さくすることが可能になる。
【００４４】また、強誘電体キャパシタと誘電体キャパ
シタの直列接続回路の両端子間に電圧を印加する第１の
手順と、両端子の電位をともに任意の電圧値で保持する
第２の手順とを用いて基板電位制御回路を駆動すること
により、単一極性の電源電圧から正負いずれの極性の電
圧も発生することが可能となる。なお、第２の手順に続
き、電界効果型トランジスタの基板電位制御端子を除く
電極端子に所望の電圧印加を行う第３の手順と、基板電
位制御端子を除く電極端子に印加した電圧を少なくとも
１回以上、0Vもしくは開放とする第４の手順と、電界効
果型トランジスタの基板電位制御端子を除く電極端子に
再度電圧印加を行う第５の手順とを用いることにより、
基板電位制御を行っている電界効果トランジスタのゲー
ト電圧もしくはドレイン電圧のON、OFFを行っても基板
電位が保持されるため、低消費電力化が可能である。
シタの直列接続回路の両端子間に電圧を印加する第１の
手順と、両端子の電位をともに任意の電圧値で保持する
第２の手順とを用いて基板電位制御回路を駆動すること
により、単一極性の電源電圧から正負いずれの極性の電
圧も発生することが可能となる。なお、第２の手順に続
き、電界効果型トランジスタの基板電位制御端子を除く
電極端子に所望の電圧印加を行う第３の手順と、基板電
位制御端子を除く電極端子に印加した電圧を少なくとも
１回以上、0Vもしくは開放とする第４の手順と、電界効
果型トランジスタの基板電位制御端子を除く電極端子に
再度電圧印加を行う第５の手順とを用いることにより、
基板電位制御を行っている電界効果トランジスタのゲー
ト電圧もしくはドレイン電圧のON、OFFを行っても基板
電位が保持されるため、低消費電力化が可能である。
【００４５】さらにまた、別の本願発明においては、第
１の導電型のソース領域、ドレイン領域と第２の導電型
の基板領域、およびゲート領域、ゲート絶縁膜を有した
電界効果型トランジスタと、第１の電極と第２の電極で
挟まれた強誘電体キャパシタにおいて、電界効果トラン
ジスタの基板領域の電位制御用基板端子と強誘電体キャ
パシタの第２の電極が電気的に接続された構成とするこ
とにより、誘電体キャパシタ１個を付加するのみで、電
界効果型トランジスタのしきい値電圧を高く設定する回
路が実現可能となる。なお、強誘電体キャパシタの第２
の電極を、少なくとも２個以上の電界効果型トランジス
タの基板端子に接続し、複数個のトランジスタの基板電
位を同時に制御することにより、トランジスタ１個ごと
に強誘電体キャパシタを設ける必要がなくなり、回路面
積をより小さくすることが可能になる。
１の導電型のソース領域、ドレイン領域と第２の導電型
の基板領域、およびゲート領域、ゲート絶縁膜を有した
電界効果型トランジスタと、第１の電極と第２の電極で
挟まれた強誘電体キャパシタにおいて、電界効果トラン
ジスタの基板領域の電位制御用基板端子と強誘電体キャ
パシタの第２の電極が電気的に接続された構成とするこ
とにより、誘電体キャパシタ１個を付加するのみで、電
界効果型トランジスタのしきい値電圧を高く設定する回
路が実現可能となる。なお、強誘電体キャパシタの第２
の電極を、少なくとも２個以上の電界効果型トランジス
タの基板端子に接続し、複数個のトランジスタの基板電
位を同時に制御することにより、トランジスタ１個ごと
に強誘電体キャパシタを設ける必要がなくなり、回路面
積をより小さくすることが可能になる。
【００４６】また、強誘電体キャパシタの第１の電極と
電界効果型トランジスタのソース端子との間に、電界効
果型トランジスタの基板領域とソース領域で構成される
ダイオードに対し順方向バイアスとなる極性の電圧を印
加する第１の手順と、強誘電体キャパシタの第１の電極
と電界効果型トランジスタのソース端子電圧をいずれも
任意の電圧に保持する第２の手順を用い、第２の電極に
発生する電位により電界効果型トランジスタの基板電位
制御を行うことにより、基板電位発生回路の電源をOFF
とした後も基板電位制御電圧を発生させることが可能と
なる。なお、第２の手順に続き、基板電位制御端子を除
く電界効果型トランジスタの各電極端子に所望の電圧印
加を行う第３の手順と、各電極端子に印加した電圧を少
なくとも１回以上、0Vもしくは開放とする第４の手順
と、基板電位制御端子を除く電界効果型トランジスタの
各電極端子に電圧印加を再度行う第５の手順とを用いる
ことにより、基板電位制御を行っている電界効果型トラ
ンジスタのゲートもしくはドレイン電圧のON、OFFを行
っても基板電位を保持しておくことができるため、低消
費電力化が可能である。
電界効果型トランジスタのソース端子との間に、電界効
果型トランジスタの基板領域とソース領域で構成される
ダイオードに対し順方向バイアスとなる極性の電圧を印
加する第１の手順と、強誘電体キャパシタの第１の電極
と電界効果型トランジスタのソース端子電圧をいずれも
任意の電圧に保持する第２の手順を用い、第２の電極に
発生する電位により電界効果型トランジスタの基板電位
制御を行うことにより、基板電位発生回路の電源をOFF
とした後も基板電位制御電圧を発生させることが可能と
なる。なお、第２の手順に続き、基板電位制御端子を除
く電界効果型トランジスタの各電極端子に所望の電圧印
加を行う第３の手順と、各電極端子に印加した電圧を少
なくとも１回以上、0Vもしくは開放とする第４の手順
と、基板電位制御端子を除く電界効果型トランジスタの
各電極端子に電圧印加を再度行う第５の手順とを用いる
ことにより、基板電位制御を行っている電界効果型トラ
ンジスタのゲートもしくはドレイン電圧のON、OFFを行
っても基板電位を保持しておくことができるため、低消
費電力化が可能である。
【図１】本発明の第１の実施形態に係る半導体回路の基
本回路図
本回路図
【図２】本発明の第１の実施形態に係る半導体回路で、
ブロック単位で基板バイアス回路を利用する場合の回路
図
ブロック単位で基板バイアス回路を利用する場合の回路
図
【図３】本発明の第１の実施形態に係る半導体回路と回
路駆動方法を示す図
路駆動方法を示す図
【図４】本発明の第１の実施形態に係る半導体回路の動
作原理説明図
作原理説明図
【図５】本発明の第１の実施形態に係る半導体回路の断
面模式図
面模式図
【図６】本発明の第１の実施形態に係る基板バイアス回
路の効果説明図
路の効果説明図
【図７】本発明の第２の実施形態に係る半導体回路の基
本回路図
本回路図
【図８】本発明の第２の実施形態に係る半導体回路で、
ブロック単位で基板バイアス回路を利用する場合の回路
図
ブロック単位で基板バイアス回路を利用する場合の回路
図
【図９】本発明の第２の実施形態に係る半導体回路と回
路駆動方法を示す図
路駆動方法を示す図
【図１０】本発明の第３の実施形態に係る半導体回路の
断面模式図
断面模式図
1 強誘電体キャパシタ
2 誘電体キャパシタ
3 ＭＯＳトランジスタ
4 同一の基板電位制御を行うＭＯＳトランジスタ群
（ブロック） 5 n-ch ＭＯＳトランジスタのソース−基板間ダイオ
ード 10 シリコン基板 100 ｎウェル 110 ｐウェル 120 素子分離用絶縁膜 130 ゲート絶縁膜 140 ゲート電極 150 ｎ＋拡散層 155 ｐ＋拡散層 160 層間絶縁膜 170 耐熱性コンタクトプラグ 175 ＭＯＳトランジスタの基板電位制御配線 180 耐熱性金属配線 190 バリアメタル 200 下部電極 210 誘電体膜 220 強誘電体膜 230 上部電極 231 上部電極
（ブロック） 5 n-ch ＭＯＳトランジスタのソース−基板間ダイオ
ード 10 シリコン基板 100 ｎウェル 110 ｐウェル 120 素子分離用絶縁膜 130 ゲート絶縁膜 140 ゲート電極 150 ｎ＋拡散層 155 ｐ＋拡散層 160 層間絶縁膜 170 耐熱性コンタクトプラグ 175 ＭＯＳトランジスタの基板電位制御配線 180 耐熱性金属配線 190 バリアメタル 200 下部電極 210 誘電体膜 220 強誘電体膜 230 上部電極 231 上部電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｋ 19/0175
(72)発明者 森田 清之
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 上田 路人
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 豊田 健治
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 大塚 隆
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F038 AC05 AC15 AV06 BB01 BB02
BB06 BG06 BG09 CD03 DF08
EZ06 EZ20
5F048 AC10 BA01 BA16 BG01 BG13
5J056 AA05 BB17 BB57 CC29 DD00
DD13 DD51 DD55 GG07 KK01
KK02 KK03
Claims (10)
- 【請求項１】第１の導電型のソース領域、ドレイン領域
と第２の導電型の基板領域、およびゲート領域、ゲート
絶縁膜を有した電界効果型トランジスタにおいて前記基
板領域の電位制御用基板端子と、強誘電体キャパシタと
誘電体キャパシタの直列接続回路における接続中間点と
を電気的に接続したことを特徴とする半導体回路。 - 【請求項２】接続中間点が、少なくとも２個以上の電界
効果型トランジスタの基板端子に接続され、複数個のト
ランジスタの基板電位を同時に制御することを特徴とす
る請求項１に記載の半導体回路。 - 【請求項３】請求項１又は２に記載の半導体回路を駆動
する方法であって、強誘電体キャパシタと誘電体キャパ
シタの直列接続回路の両端子間に電圧を印加する第１の
手順と、前記両端子の電位を任意の値で保持する第２の
手順を備え、前記直列接続回路の接続中間点に発生する
所望の電位により電界効果型トランジスタの基板電位制
御を行うことを特徴とする半導体回路の駆動方法。 - 【請求項４】第２の手順により強誘電体キャパシタと誘
電体キャパシタの直列接続回路の両端子電位を任意の値
で保持した後、電界効果型トランジスタの基板電位制御
端子を除く電極端子に所望の電圧印加を行う第３の手順
と、前記基板電位制御端子を除く前記電極端子に印加し
た電圧を少なくとも１回以上、0Vもしくは開放とする第
４の手順と、前記電界効果型トランジスタの基板電位制
御端子を除く電極端子に再度電圧印加を行う第５の手順
とを備えたことを特徴とする請求項３に記載の半導体回
路の駆動方法。 - 【請求項５】誘電体キャパシタの静電容量が、電界効果
型トランジスタのゲート絶縁膜静電容量、基板−ソース
間静電容量、基板−ドレイン間静電容量の総和より大き
いことを特徴とする請求項１又は２に記載の半導体回
路。 - 【請求項６】第１の導電型のソース領域、ドレイン領域
と第２の導電型の基板領域、およびゲート領域、ゲート
絶縁膜を有した電界効果型トランジスタと、第１の電極
と第２の電極で挟まれた強誘電体キャパシタにおいて、
前記電界効果トランジスタの基板領域の電位制御用基板
端子と前記強誘電体キャパシタの第２の電極が電気的に
接続されたことを特徴とする半導体回路。 - 【請求項７】強誘電体キャパシタの第２の電極を、少な
くとも２個以上の電界効果型トランジスタの基板端子に
接続し、複数個のトランジスタの基板電位を同時に制御
することを特徴とする請求項６に記載の半導体回路。 - 【請求項８】請求項６又は７に記載の半導体回路を駆動
する方法であって、強誘電体キャパシタの第１の電極と
前記電界効果型トランジスタのソース端子との間に、前
記電界効果型トランジスタの基板領域とソース領域で構
成されるダイオードに対し順方向バイアスとなる極性の
電圧を印加する第１の手順と、前記強誘電体キャパシタ
の第１の電極と前記電界効果型トランジスタのソース端
子電圧をいずれも任意の値に設定する第２の手順を備
え、前記第２の電極に発生する電位により前記電界効果
型トランジスタの基板電位制御を行うことを特徴とする
半導体回路の駆動方法。 - 【請求項９】第２の手順により前記強誘電体キャパシタ
の第２の電極と前記電界効果型トランジスタのソース端
子電圧をいずれも任意の値に設定した後、基板電位制御
端子を除く前記電界効果型トランジスタの各電極端子に
所望の電圧印加を行う第３の手順と、前記各電極端子に
印加した電圧を少なくとも１回以上、0Vもしくは開放と
する第４の手順と、前記基板電位制御端子を除く前記電
界効果型トランジスタの各電極端子に再度電圧印加を行
う第５の手順とを備えたことを特徴とする請求項８に記
載の半導体回路の駆動方法。 - 【請求項１０】電界効果型トランジスタが絶縁膜上に設
けられた半導体膜上に形成されていることを特徴とする
請求項１、２、６、７のいずれかに記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283271A JP2003092533A (ja) | 2001-09-18 | 2001-09-18 | 半導体回路及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283271A JP2003092533A (ja) | 2001-09-18 | 2001-09-18 | 半導体回路及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092533A true JP2003092533A (ja) | 2003-03-28 |
Family
ID=19106781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001283271A Pending JP2003092533A (ja) | 2001-09-18 | 2001-09-18 | 半導体回路及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003092533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038919A1 (ja) * | 2002-10-24 | 2004-05-06 | Matsushita Electric Industrial Co., Ltd. | 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法 |
| WO2022049448A1 (ja) * | 2020-09-06 | 2022-03-10 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
-
2001
- 2001-09-18 JP JP2001283271A patent/JP2003092533A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038919A1 (ja) * | 2002-10-24 | 2004-05-06 | Matsushita Electric Industrial Co., Ltd. | 電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法 |
| US7053693B2 (en) | 2002-10-24 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Voltage generating circuit, voltage generating device and semiconductor device using the same, and driving method thereof |
| WO2022049448A1 (ja) * | 2020-09-06 | 2022-03-10 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
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