CN1272851C - 集成互补型金属氧化物半导体电路 - Google Patents
集成互补型金属氧化物半导体电路 Download PDFInfo
- Publication number
- CN1272851C CN1272851C CNB011207949A CN01120794A CN1272851C CN 1272851 C CN1272851 C CN 1272851C CN B011207949 A CNB011207949 A CN B011207949A CN 01120794 A CN01120794 A CN 01120794A CN 1272851 C CN1272851 C CN 1272851C
- Authority
- CN
- China
- Prior art keywords
- circuit
- internal circuit
- channel transistor
- standby
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 150000004706 metal oxides Chemical class 0.000 title description 4
- 230000000295 complement effect Effects 0.000 title description 3
- 229910044991 metal oxide Inorganic materials 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000004973 liquid crystal related substance Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
一种集成CMOS集成半导体电路，包括由包括P和N沟道晶体管的CMOS晶体管构成的内部电路，所说P和N沟道晶体管具有形成于衬底上的栅极和源/漏区，所说内部电路在包括激活态和备用态的至少两种状态下起作用，在激活态时，输入和输出数据，在备用态时，保持内部电路的状态；由任意电子元件构成且具有电源的外部电路；开关部分，在内部电路的备用态时，该部分能够利用外部电路的电源，在内部电路的P和N沟道晶体管中的任一个的源区和衬底之间加反偏。
Description
本发明涉及一种集成互补型金属氧化物(CMOS)半导体电路。具体涉及一种可应用于例如信息处理器(例如微型处理器)、AV器件、游戏机等低功耗电池供电的便携式装置的集成CMOS半导体电路。
随着应用于例如便携式电话、个人数字助手(PDA)、便携式信息终端、AV器件和其它电池供电的便携式装置的电子器件的广泛应用，降低工作期间的功耗和备用态时的功耗变得越来越重要。
通过设置MOS晶体管的低阈值电压，可以使之在低电压下高速工作。由于功耗正比于工作电压的平方，工作期间功耗也会减小。
另一方面，由于亚阈值电流的缘故，在阈值电压设定得低时，备用期间功耗增大。
为了解决上述问题，日本未审查专利公开平3(1991)-082151提出了一种减小备用电流的方法。按该方法，对于高速工作来说，将MOS晶体管的阈值电压设定得低，只有在备用期间，反偏加于源和衬底(或阱)之间，使MOS晶体管的阈值电压升高。
关于在源和衬底(或阱)之间加反偏，有一种利用阱或衬底偏置产生电路在芯片范围内产生阱电位或衬底电位的方法，以及为加两个阱偏置提供两个附加电源的三电源法。
另外，日本未审查专利公开平9(1997)-214321提出了一种通过动态控制CMOS反相器中的一种或两种晶体管的阈值电压，将漏电流抑制到最小的方法。
关于上述阱或衬底偏置产生电路的一个例子，已提出了一种电荷激励电路，如IEEE Joumal of Solid-State Circuit第34卷，第11期(1999年9月，第1492-1500页)所披露的。
然而，为了使这种电荷激励电路工作，需要约11μA的电源和约0.14mm2的面积。考虑到该电荷激励电路的功耗，备用期间功耗的降低受限。如下所述，室温下，具有约4,000,000个单元的微处理器的备用电流约为14μA。如果利用该电荷激励电路在源和阱之间加1V的反偏，MOS晶体管的阈值电压升高0.2V，则备用电流减小约两位数，变为低于1μA。于是备用电流几乎由电荷激励电路的功耗决定。另外，一般说，关于该电荷激励电路，为了工作的稳定，需要三阱结构。这会造成复杂的生产工艺，因而会提高生产成本。
在加两个阱偏置的三电源法中，为降低备用期间的功耗，要附加专用电源。这不利于电池供电的便携式装置的尺寸减小、重量减轻、和成本降低。另外，按该方法，对于三个电源来说，需要三阱结构。
为了控制CMOS反相器中一种或两种晶体管的阈值电压，除CMOS反相器的电源外，为了加偏置控制阈值电压，还需要阱或衬底偏置产生电路。同样导致了上述问题。另外，在通过加偏置改变阈值电压之前，还没有发现关于调节两种晶体管的阈值电压方面的公开物。如果在偏置加于CMOS反相器的阱或衬底上之前，两种晶体管具有相同的漏电流，则仅在一种晶体管上加阱或衬底偏置升高阈值电压，不会明显降低备用功耗。
考虑了上述问题后，做出了本发明，本发明的目的是提供一种集成CMOS半导体电路，可以在不增加专用电源数量，不附加提供会增大功耗和芯片面积的衬底偏置产生电路，或不形成为了降低备用期间的功耗而导致生产工艺复杂化的三阱结构的条件下，降低其备用期间的功耗。
本发明提供一种集成CMOS半导体电路，包括：由包括P和N沟道晶体管的CMOS晶体管构成的内部电路，所说P和N沟道晶体管具有形成于半导体衬底上的栅极和源/漏区，所说内部电路在包括激活态和备用态的至少两种状态下起作用，在激活态时，输入和输出数据，在备用态时，保持内部电路的状态；由任意电子元件构成且具有电源的外部电路；开关部分，在内部电路的备用态时，该部分能够利用外部电路的电源，在内部电路的P和N沟道晶体管中的任一个的源区和衬底之间加反偏。
在以下给出的详细介绍，本申请的这些和其它目的将变得更明了。然而，应理解，由于对于所属领域的技术人员来说，在本发明的精神和范围内的各种改变和改进是很显然的，所以尽管介绍了本发明的优选实施例，但这些详细介绍和特定例子仅是为展示而给出。
图1(a)和1(b)是展示根据本发明的集成CMOS半导体电路的框图；
图2(a)和2(b)是展示本发明的N沟道和P沟道MOS晶体管的阈值电压Vth-亚阈值电流Ioff特性的曲线图；
图3(a)和3(b)是展示本发明的N沟道和P沟道MOS晶体管的阈值电压Vth、亚阈值电流Ioff-阱/衬底偏置特性的曲线图。
本发明是一种可以通过在内部电路的激活态和备用态接收不同偏置电压，同时实现高速工作和低功耗的集成CMOS半导体电路。
本发明的集成CMOS半导体电路的构成为至少具有内部电路和外部电路。
内部电路由CMOS晶体管构成。CMOS晶体管包括P和N沟道晶体管，每个晶体管都具有形成于半导体衬底上的栅极和源/漏区。对内部电路的构成、工作和功能没有特别限制，只要能在至少两种状态下，即输入/输出数据的激活态和保持内部状态的备用态下起作用便可。一般说，内部电路可以是一种需要工作在高速的电路，一种需要低功耗的电路，尤其是一种需要具有低备用电流等的电路。更具体说，可以是一种CMOS反相电路，具有备用模式功能的逻辑电路，SRAM，由寄存器构成的处理器电路，便携式电话的基带电路等。除激活态和备用态外，内部电路还可以具有暂停态，该状态是一种长时间等待状态，返回激活态需要一定时间，还可以具有截止态，该状态下，电路截止。
内部电路一般形成于半导体衬底上。关于半导体衬底，可以用各种衬底，例如，如硅、锗等元素半导体衬底，如GaAs、InGaAs等化合物半导体衬底等。其中优选硅衬底。半导体衬底较好是具有较低电阻率(例如约20Ωcm以下，较好是约10Ωcm)，掺有如磷、砷等N型杂质，或掺有如硼等P型杂质。半导体衬底可以为其中形成有一个或多个N型或P型杂质扩散区(阱)的单阱结构，或其中形成有多个N型和P型杂质扩散区(阱)的双阱或三阱结构。阱中的杂质浓度可以根据晶体管的性能等按要求调节。半导体衬底中例如具有组合形成于其上的如晶体管、电容器、电阻等半导体器件、电路、绝缘膜、布线层等。
在构成内部电路的CMOS中，P沟道和N沟道MOS晶体管中的一个或两个一般分别形成于相反导电类型的阱中。较好是根据CMOS晶体管的尺寸、性能等，通过调节衬底的表面区中的杂质浓度，将这些MOS晶体管设定为具有给定的阈值电压。例如，内部电路的P沟道和N沟道晶体管的阈值电压较好是设定为，使备用态时P沟道和N沟道晶体管中的任一个的漏电流总和基本上与备用态时P沟道和N沟道晶体管中被加反偏的另一个的漏电流总和相等。除利用杂质浓度调节外，可以通过在备用态时加反偏电压适当地调节阈值电压。例如，在约±1V(对P沟道MOS为+1V，对N沟道MOS为-1V)的反偏加于利用0.25-0.35微米(栅长)工艺得到的CMOS上的情况下，P沟道MOS和N沟道MOS的阈值电压分别改变约+0.2V和-0.2V，漏电流减小两位数。这样一来，尤其是在两沟道晶体管的阈值电压设定为，使备用态时P沟道和N沟道晶体管中的任一个的漏电流总和基本上与备用态时P沟道和N沟道晶体管中被加反偏的另一个的漏电流总和相等的情况下，与备用态时不在源和衬底(或阱)之间加反偏的情况相比，例如，可以将漏电流明显减小到整个内部电路的约1/10以下。
内部电路可以在较低电压下工作，以便降低工作期间的功耗。为此，内部电路一般配有用于内部电路的电源。对用于内部电路的电源的电压没有特别限制，例如可以是+0.5至+5.0V。更具体说，该电源能够为其栅长为约0.35微米的MOS晶体管加约+3.3V，为其栅长为约0.25微米的MOS晶体管加约+2.5V，为其栅长为约0.18微米的MOS晶体管加约+1.8V。
外部电路由例如晶体管、电容器、电阻等电子元件构成。对其构成、工作和功能没特别限制，但不是仅为给内部电路加阱或衬底偏置电压而构成的偏置产生电路。外部电路是需要使集成CMOS半导体电路呈现其要求功能的电路，与内部电路不同。例如，外部电路可以是驱动液晶装置、非易失存储器等的电路；需要接收较高电压的电路；与具有高工作电压的电路连接的输入/输出电路等。更具体说，可以是具有微型计算机功能的输入/输出电路，处理器电路，便携式电话的基带的输入/输出电路等。
外部电路较好是形成在半导体衬底上。可以形成在与其上形成有内部电路的衬底不同的衬底上，但更好是形成在其上形成有内部电路的同一衬底上。其上形成有外部电路的衬底例如具有组合形成于其上的晶体管、电容器、电阻等半导体器件，电路，绝缘膜，布线层等。
外部电路在较高电压下工作。为此，一般要为内部电路提供电源。对外部电路的电源的电压没有特别限制，例如可以是约+1.0V至+15V，约+2.5V至+15V。其绝对值应设定为高于内部电路电源电压的绝对值。更具体说，外部电路的电源应能够为其栅长约为0.25-0.35微米的MOS晶体管加约±5.0V，为其栅长为约0.18微米的外部电路的MOS晶体管加约±3.0V。外部电路的电源电压设定为，在内部电路的备用态时，使备用态时内部电路的P沟道或N沟道晶体管中任一个的漏电流总和，基本上与备用态时内部电路的P沟道和N沟道晶体管中的在其源和衬底或源和阱间加反偏的另一个的漏电流总和相同。
在本发明的集成CMOS半导体中，如上所述，开关部分较好是例如与内部电路和外部电路一起形成为开关电路。开关部分是指这样一种电路，即，具有一般所谓的开关功能，可以在内部电路处于除备用态外的其它状态例如激活态时，将用于内部电路的电源加于内部电路上，可以响应于表示备用态的信号，或内部电路到备用态的改变，在备用态期间，将用于外部电路的电源加于内部电路上。该开关电路的构成可以是一般能够在半导体器件领域具有开关功能的任何电路。
在具有上述结构的本发明集成CMOS半导体电路中，在激活态下，从内部电路的电源，给内部电路供应给定的电压，从而用于通过外部电路或其它电路例如输入/输出电路，输入/输出数据。另一方面，在备用态下，开关电路从内部电路的电源转换到外部电路的电源，利用外部电路的电源，在P沟道和N沟道晶体管中任一个的源和衬底(或阱)之间加反偏。
通过这样利用外部电路的电源，可以在P沟道晶体管的N阱或衬底上，或N沟道晶体管的P阱或衬底上(尤其是P沟道晶体管的N阱上)加反偏，不需要提供具有用于在阱或衬底上施加偏置的特定电源的内部电路。所以可以降低备用态时P沟道晶体管或N沟道晶体管(尤其是P沟道晶体管)的功耗。
下面介绍一个通过在P沟道晶体管的源和N阱间加反偏，并升高N沟道的阈值电压，减小备用电流的例子。然而，类似地，通过利用所属领域的已知技术改进本发明，在N沟道晶体管的源和P衬底(阱)间加反偏，并升高P沟道的阈值电压，也可减小备用电流。
下面结合附图，利用实例介绍本发明的集成CMOS半导体电路。然而，不应认为本发明限于这样的实例。
如图1(a)和1(b)所示，根据本发明的集成CMOS半导体电路1具有内部电路2，作为外部电路的输入/输出电路3和开关电路4。内部电路2例如由形成在N型阱和P型阱中的CMOS反相电路构成。输入/输出电路3也形成在N型阱和P型阱中。开关电路2由两个P沟道晶体管构成。
内部电路2和输入/输出电路3分别连接到内部电路的电源5和外部电路的电源6。
在激活态时，在内部电路2的N阱上加1.6V，在输入/输出电路3的N阱上加3V。
在备用态时，仍在输入/输出电路3的N阱上加3V。另一方面，通过开关电路4响应于备用信号的转换，从输入/输出电路的电源6给内部电路2的N阱加3V。因而，在内部电路2内，N阱中的P沟道晶体管的阈值升高，备用电流减小。
一般说，LSI的最小工作电压Vd定义为：
Vd＝K(Vtn+|Vtp|) (1)
其中K是所用电路、所用频率等决定的常数。一般说，多数LSIs的K＝1-6。这里，考虑到速度、性能等，取LSI不工作的备用期间其K为1以上，工作期间K为2的LSI为例子。Vtn和Vtp分别是N沟道和P沟道晶体管的阈值电压。
图1(a)和1(b)所示LSI的内部电路(CMOS反相器)的备用电流Istb表示如下：
Istb＝α·Nn·Wn·Ioffn+|β·Np·Wp·Ioffp| (2)
其中Nn和Np分别是内部电路中N沟道和P沟道晶体管的个数，Wn和Wp分别是内部电路中N沟道和P沟道晶体管的平均栅宽。α和β是就晶体管的漏电流对备用电流的影响的补偿项，它们取决于电路的构成。
由式(1)计算如上所述构成的集成CMOS半导体电路中的备用电流，表明在工作期间K＝2时，在Vd＝1.6V，Vtp＝0.41V时，Vtn＝0.39V。
在具有这些阈值Vtn和Vtp的NMOS和PMOS中，从图2(a)和2(b)中可以得到，栅电压为0V时，亚阈值电流(漏电流)Ioffn和Ioffp分别为|1.2pA/微米|。此外，图2(a)和2(b)分别是展示N沟道和P沟道MOS晶体管的阈值Vth一单位栅宽亚阈值电流Ioff特性的曲线图。
从式(2)可知，如果α和β都是1，N沟道和P沟道晶体管的个数都为2,000,000，晶体管的平均栅宽为3微米，则室温下备用电流Istb为14μA。实际上，由于需要考虑阈值的变化，所以在高温时会进一步增大。
另一方面，在备用态时，在通过转换开关电路，将加到内部电路的N阱的电压从1.6V变到3V时，在内部电路的PMOS晶体管的源和阱之间加1.4V的反偏。因而，从图3(b)可知，PMOS晶体管的阈值电压从约-0.4V降到约-0.6V，减小约-0.2V。因此，亚值电流Ioffp变到低于约-0.01pA/微米。从式(2)可知，内部电路的备用电流Istb变为约7μA，是不加反偏时备用电流的一半。图3(a)和3(b)是展示在改变N沟道和P沟道MOS晶体管的阱/衬底偏置时，阈值电压和单位栅宽亚阈值电流间的关系的曲线图。
在上述介绍中，只有P沟道晶体管的备用电流由于加反偏减小。为了减小内部电路的备用电流，更有效的是将N沟道晶体管的阈值电压设定为高于P沟道晶体管的阈值电压，从而使阱偏置加于N阱上后两晶体管的漏电流相等。
即，如果N沟道晶体管的阈值电压为Vtn＝0.48V，则在Vd＝1.6V，K＝2时，从式(1)可以得到Vtp＝-0.32V。在具有这些阈值Vtp和Vtp的NMOS和PMOS中，栅压为0V时，从图2(a)和2(b)可以得到亚阈值电流Ioffn为约0.11pA/微米。Ioffp为约-10pA/微米。
另一方面，在备用态时，在加于内部电路的N阱上的电压从1.6V变到3V，从而加1.4V的反偏时，从图3(b)可知，PMOS晶体管的阈值电压从约-0.32V到约-0.52V，减小约-0.2V。因此，亚阈值Ioffp减小两位数，减小到-0.11pA/微米。从式(2)可知，内部电路的备用电流Istb变为约1.3μA，为不加反偏时备用电流的十一分之一。
通过这样稍微增大N沟道晶体管的阈值，可以进一步减小内部电路的备用电流。在加反偏时Vtp为-0.52V，但如果用Vtn＝0.48V代入式(2)，K＝1.6，大于K＝1.0。因此，备用期间，对于保持数据来说，可以保持充分的裕度。
然而，如果N沟道晶体管的阈值电压升高，工作速度会稍微下降，由于P沟道晶体管中阈值电压下降，所以工作速率提高。因此，在作为一个整体的内部电路中，工作速率的变化可以忽略。
根据本发明的集成CMOS半导体电路，在备用态时，利用外部电路的电源，可以给内部电路加反偏。因此，不需要为加反偏提供特定电源，也可以给内部电路加反偏，因此，可以减小内部电路的备用电流。换言之，通过利用集成CMOS半导体电路的高压电路的电源，例如，用于连接液晶装置或非易失存储器的输入/输出电路等的电源，可以在不提供特定电源或不采用特定电荷激励电路、偏置产生电路、三阱结构等的条件下，减小内部电路的备用电流。因此，可以提供在实现高速工作的同时实现低功耗的集成CMOS半导体电路。
尤其是，在设定外部电路的电源具有大于内部电路电源电压的绝对值时；在外部电路的电源电压设定为使备用态时P沟道和N沟道晶体管中任一个的漏电流总和，基本上等于备用态时P沟道和N沟道晶体管中反偏加于其上的另一个的漏电流总和时；在备用态时利用开关电路响应于备用信号的输入加反偏时；在P沟道和N沟道晶体管的阈值电压设定为使备用态时P沟道和N沟道晶体管中任一个的漏电流总和，基本上等于备用态时P沟道和N沟道晶体管中反偏加于其上的另一个的漏电流总和时，反偏容易加于内部电路上。因此，可以提供低廉的集成CMOS半导体电路，并可以进一步减小备用电流。
Claims (10)
1.一种集成CMOS半导体电路，包括：
由包括P和N沟道晶体管的CMOS晶体管构成的内部电路，所说P和N沟道晶体管具有形成于半导体衬底上的栅极和源/漏区，所说内部电路在包括激活态和备用态的至少两种状态下起作用，在激活态时，输入和输出数据，在备用态时，保持内部电路的状态；
由任意电子元件构成的外部电路，其中所述外部电路不同于仅为给内部电路加阱或衬底偏置电压而构成的偏置产生电路，而是一个需要使集成CMOS半导体电路呈献半导体电路的要求功能的电路；
用于所述外部电路的电源；以及
开关部分，在内部电路的备用态时，能够利用外部电路的电源，在内部电路的P和N沟道晶体管中的任一个的源区和衬底之间加反偏。
2.根据权利要求1的集成CMOS半导体电路，其中内部电路配有电源，外部电路的电源电压的绝对值设定为高于内部电路电源电压的绝对值。
3.根据权利要求2的集成CMOS半导体电路，其中内部电路的电源电压为+0.5至+5.0V和/或外部电路电源电压为+1.0至+15.0V。
4.根据权利要求1或2的集成CMOS半导体电路，其中内部电路的P和N沟道晶体管的阈值电压设定为，使备用态时P和N沟道晶体管中任一个的漏电流总和，基本上与备用态时P和N沟道晶体管中被加反偏的另一个的漏电流总和相同。
5.根据权利要求1或2的集成CMOS半导体电路，其中外部电路的电源电压设定为，使备用态时P和N沟道晶体管中任一个的漏电流总和，基本上与备用态时P和N沟道晶体管中被加反偏的另一个的漏电流总和相同。
6.根据权利要求1的集成CMOS半导体电路，其中内部电路是CMOS反相电路、具有备用模式功能的逻辑电路、SRAM、由寄存器构成的处理器电路或便携式电话和PDA的基带电路。
7.根据权利要求1的集成CMOS半导体电路，其中外部电路是用于驱动液晶装置或非易失存储器的电路，是要求接收较高电压的电路，是与具有高工作电压的电路连接的输入/输出电路，是具有微型计算机功能的输入/输出电路，是处理器电路或便携式电话和PDA的基带的输入/输出电路。
8.根据权利要求1或2的集成CMOS半导体电路，其中开关部分能够响应于备用信号的输入，以便加反偏。
9.根据权利要求8的集成CMOS半导体电路，其中开关部分具有在内部电路处于除备用态的状态时，在内部电路上加内部电路的电源，在备用态期间，响应于表示备用态的信号，或内部电路到备用态的变化，在内部电路上加外部电路的电源的功能。
10.根据权利要求1的集成CMOS半导体电路，该电路具有单、双或三阱结构。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP133751/2000 | 2000-05-02 | ||
| JP133751/00 | 2000-05-02 | ||
| JP2000133751A JP3609003B2 (ja) | 2000-05-02 | 2000-05-02 | Ｃｍｏｓ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1322013A CN1322013A (zh) | 2001-11-14 |
| CN1272851C true CN1272851C (zh) | 2006-08-30 |
Family
ID=18642171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011207949A Expired - Fee Related CN1272851C (zh) | 2000-05-02 | 2001-05-02 | 集成互补型金属氧化物半导体电路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6630717B2 (zh) |
| EP (1) | EP1152534A1 (zh) |
| JP (1) | JP3609003B2 (zh) |
| KR (1) | KR20010100940A (zh) |
| CN (1) | CN1272851C (zh) |
| TW (1) | TW486808B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347431A (ja) | 2002-05-29 | 2003-12-05 | Fujitsu Ltd | 半導体記憶装置 |
| US7287171B1 (en) | 2004-03-08 | 2007-10-23 | Altera Corporation | Systems and methods for reducing static and total power consumption in programmable logic device architectures |
| KR100699832B1 (ko) | 2005-01-05 | 2007-03-27 | 삼성전자주식회사 | Ｍｔｃｍｏｓ 제어 회로 |
| WO2007052334A1 (ja) * | 2005-11-01 | 2007-05-10 | Fujitsu Limited | 論理セルの構成処理方法、及び、プログラム |
| US20120162121A1 (en) | 2010-12-22 | 2012-06-28 | Shih Chang Chang | Slew rate and shunting control separation |
| KR20120111284A (ko) | 2011-03-31 | 2012-10-10 | 에스케이하이닉스 주식회사 | 반도체 장치의 드라이버 회로 및 그 제어 방법 |
| US9319036B2 (en) | 2011-05-20 | 2016-04-19 | Apple Inc. | Gate signal adjustment circuit |
| US8896344B1 (en) | 2013-01-04 | 2014-11-25 | Altera Corporation | Heterogeneous programmable device and configuration software adapted therefor |
| TWI631450B (zh) * | 2017-05-19 | 2018-08-01 | 新唐科技股份有限公司 | 基體偏壓產生電路 |
| CN109039322A (zh) * | 2018-04-04 | 2018-12-18 | 北京北大众志微系统科技有限责任公司 | 一种减少cmos反向器短路电流的方法 |
| TWI708134B (zh) * | 2019-09-18 | 2020-10-21 | 新唐科技股份有限公司 | 基體偏壓產生電路 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4730122A (en) * | 1986-09-18 | 1988-03-08 | International Business Machines Corporation | Power supply adapter systems |
| JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
| JPH0783248B2 (ja) * | 1989-05-19 | 1995-09-06 | 三菱電機株式会社 | 半導体集積回路 |
| JP3105512B2 (ja) | 1989-08-25 | 2000-11-06 | 日本電気株式会社 | Ｍｏｓ型半導体集積回路 |
| EP0836194B1 (en) * | 1992-03-30 | 2000-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5614847A (en) * | 1992-04-14 | 1997-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5461338A (en) * | 1992-04-17 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit incorporated with substrate bias control circuit |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| US5450027A (en) * | 1994-04-08 | 1995-09-12 | At&T Corp. | Low-power-dissipation CMOS circuits |
| JP2630289B2 (ja) * | 1995-01-23 | 1997-07-16 | 日本電気株式会社 | センス増幅器 |
| JPH09214321A (ja) | 1996-01-30 | 1997-08-15 | Texas Instr Inc <Ti> | トランジスタとその閾値電圧を調節する方法 |
| WO1997032399A1 (fr) | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
| JP2785866B2 (ja) * | 1996-03-05 | 1998-08-13 | 日本電気株式会社 | Ｃｍｏｓ型集積回路 |
| EP0798673A1 (en) * | 1996-03-29 | 1997-10-01 | Koninklijke KPN N.V. | Method of securely loading commands in a smart card |
| KR100223770B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 장치의 문턱전압 제어회로 |
| US5847581A (en) * | 1996-12-31 | 1998-12-08 | Intel Corporation | Low power CMOS precision input receiver with integrated reference |
| US6060789A (en) * | 1997-01-14 | 2000-05-09 | Citizen Watch Co., Ltd. | Power supply switching circuit for portable equipment |
| JPH10229165A (ja) | 1997-02-17 | 1998-08-25 | Ricoh Co Ltd | 半導体集積回路装置 |
| JPH10256896A (ja) * | 1997-03-14 | 1998-09-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JP4056107B2 (ja) * | 1997-06-20 | 2008-03-05 | エルピーダメモリ株式会社 | 半導体集積回路 |
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| JPH10189884A (ja) | 1998-01-14 | 1998-07-21 | Hitachi Ltd | 低消費電力型半導体集積回路 |
| US6184660B1 (en) * | 1998-03-26 | 2001-02-06 | Micro International, Ltd. | High-side current-sensing smart battery charger |
| JP4390304B2 (ja) * | 1998-05-26 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| TW453032B (en) | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| US6265896B1 (en) * | 1999-02-17 | 2001-07-24 | Elbrus International Limited | Level transfer circuit for LVCMOS applications |
| CN1173405C (zh) | 1999-05-06 | 2004-10-27 | 松下电器产业株式会社 | 互补型金属氧化物半导体的半导体集成电路 |
-
2000
- 2000-05-02 JP JP2000133751A patent/JP3609003B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-30 KR KR1020010023475A patent/KR20010100940A/ko not_active Application Discontinuation
- 2001-05-02 EP EP01304020A patent/EP1152534A1/en not_active Withdrawn
- 2001-05-02 US US09/846,337 patent/US6630717B2/en not_active Expired - Fee Related
- 2001-05-02 TW TW090110523A patent/TW486808B/zh active
- 2001-05-02 CN CNB011207949A patent/CN1272851C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001320269A (ja) | 2001-11-16 |
| TW486808B (en) | 2002-05-11 |
| US6630717B2 (en) | 2003-10-07 |
| CN1322013A (zh) | 2001-11-14 |
| KR20010100940A (ko) | 2001-11-14 |
| US20010048325A1 (en) | 2001-12-06 |
| EP1152534A1 (en) | 2001-11-07 |
| JP3609003B2 (ja) | 2005-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0058958B1 (en) | Complementary mosfet logic circuit | |
| US6329874B1 (en) | Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode | |
| EP0564204A2 (en) | Semiconductor device | |
| KR100532208B1 (ko) | 얇은 게이트 산화물용 감결합 커패시터 | |
| CN1272851C (zh) | 集成互补型金属氧化物半导体电路 | |
| US6741098B2 (en) | High speed semiconductor circuit having low power consumption | |
| US20190273486A1 (en) | Semiconductor device | |
| US7019418B2 (en) | Power control circuit with reduced power consumption | |
| CN116430943A (zh) | 快速切换电流镜 | |
| JP2002203910A5 (zh) | ||
| TW200505160A (en) | Mixed-voltage CMOS I/O buffer with thin oxide device and dynamic n-well bias circuit | |
| JPH0382151A (ja) | Ｍｏｓ型半導体集積回路 | |
| US6529042B1 (en) | Semiconductor integrated circuit | |
| JP3522248B2 (ja) | 半導体集積回路装置 | |
| US5467048A (en) | Semiconductor device with two series-connected complementary misfets of same conduction type | |
| JP3411025B2 (ja) | 半導体集積回路装置 | |
| JP2946547B2 (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH065747B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH0832068A (ja) | 半導体装置 | |
| US20010050398A1 (en) | Ratio circuit | |
| JP2002368124A (ja) | 半導体装置 | |
| JP3810384B2 (ja) | スイッチング回路およびトランジスタ保護方法 | |
| EP4383574A1 (en) | Logic gate circuit, latch, and trigger | |
| KR100581886B1 (ko) | 문턱 전압을 조절한 박막 트랜지스터 및 이를 구비한평판표시장치 | |
| JP4694098B2 (ja) | 半導体集積回路および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060830 Termination date: 20120502 |