TWI631450B - 基體偏壓產生電路 - Google Patents

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TWI631450B
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Abstract

本發明提供一種基體偏壓產生電路，用以提供一基體偏壓至一功能電路之一電晶體之基體。此基體偏壓產生電路包含：一第一電晶體以及一第二電晶體，其串聯連接於一供應電壓端以及一接地端之間，且第一電晶體之一控制端係耦接該第二電晶體之一控制端；一第三電晶體，其基體係電性耦接該第一電晶體與該第二電晶體其中之一的基體，且該第三電晶體之一端係耦接該第三電晶體之該基體；一電阻元件，其耦接於該第三電晶體之該端以及該第一電晶體之一電流流入端或是該第二電晶體之一電流流出端之間。第三電晶體之該端上的電壓係為基體偏壓。

Description

基體偏壓產生電路
本發明係有關於一種基體偏壓產生電路，特別是有關於一種能隨著供應電源電壓的變化而提供適當之基體偏壓的基體偏壓產生電路。
近年來，物聯網應用受到很大的矚目，不過仍有關鍵技術須克服。例如，物聯網應用所採用的元件必須有極低的功耗，即表示整體電路必須在供應電源電壓(VDD)低於電晶體的標準臨界電壓(threshold voltage)的情況下還能正常啟動。因此，目前亟需要的是一種基體偏壓產生電路，其能讓整體電路在較低的供應電源電壓下還能正常啟動，而當VDD恢復到標準臨界電壓以上後又能讓電路恢復成在臨界電壓下的正常操作狀態，而且盡可能沒有漏電流產生。
本發明之目的在於提供一種基體偏壓產生電路，其可在當供應電源電壓低於電晶體之標準臨界電壓時提供適當的基體偏壓，讓功能電路的電晶體之臨界電壓降低以利於啟動，以及當供應電源電壓高於電晶體之臨界電壓時，本發明之基體偏壓產生電路提供適當的基體偏壓以減少漏電流。
基於上述目的，本發明係提供一種基體偏壓產生電路，其用以提供一基體偏壓至一功能電路之一電晶體之基體，該基體偏壓產生電路包含第一電晶體、第二電晶體、第三電晶體以及一電阻元件。第一電晶體以及第二電晶體係串聯連接於供應電壓端以及接地端之間，且第一電晶體之控制端係耦接第二電晶體之控制端以及第三電晶體，第三電晶體之基體係電性耦接第一電晶體與第二電晶體之一的基體，且第三電晶體之端係耦接第三電晶體之基體。電阻元件耦接於第三電晶體之該端以及第一電晶體之電流流入端或是第二電晶體之電流流出端之間。第三電晶體之該端上的電壓係為基體偏壓。
較佳地，第一電晶體係為NMOS電晶體，第二電晶體係為PMOS電晶體，第三電晶體係為PMOS電晶體，且第三電晶體之該端為汲極，第三電晶體之基體係電性耦接第二電晶體之基體以及第三電晶體之汲極，而第一電晶體之源極與基體係耦接接地端，第二電晶體之源極係耦接供應電壓端。
較佳地，電阻元件之兩端係分別耦接於第三電晶體之汲極以及第二電晶體之汲極。
較佳地，第三電晶體之汲極以及第二電晶體之汲極係電性連接，且電阻元件之兩端係分別耦接於第三電晶體之汲極以及第一電晶體之汲極。
較佳地，第一電晶體係為NMOS電晶體，第二電晶體係為PMOS電晶體，第三電晶體係為NMOS電晶體，且第三電晶體之該端為汲極，第三電晶體之基體係電性耦接第一電晶體之基體以及第三電晶體之汲極，而第一電晶體之源極係耦接接地端，第二電晶體之源極與基體係耦接供應電壓端。
較佳地，電阻元件之兩端係分別耦接於第三電晶體之汲極以及第一電晶體之汲極。
較佳地，第三電晶體之汲極以及第一電晶體之汲極係電性連接，且電阻元件之兩端係分別耦接於第三電晶體之汲極以及第二電晶體之汲極。
較佳地，第一電晶體之控制端以及第二電晶體之控制端係接收致能訊號，而第三電晶體之控制端係接收反致能訊號，而反致能訊號係為致能訊號之反相訊號。
較佳地，第一電晶體係為NMOS電晶體，第二電晶體係為PMOS電晶體，第三電晶體係為NMOS電晶體、雙極接面電晶體或是一二極體。當第三電晶體係為NMOS電晶體時，第三電晶體之該端為NMOS電晶體之源極。當該第三電晶體係為雙極接面電晶體時，第三電晶體之該端為雙極接面電晶體之射極。當第三電晶體係為二極體時，第三電晶體之該端為二極體之負極。
基於上述目的，本發明再提供一種基體偏壓產生電路，其用以提供一基體偏壓至一功能電路之一電晶體之基體，該基體偏壓產生電路包含一NMOS電晶體、一PMOS電晶體、一空乏型NMOS電晶體以及一電阻元件。NMOS電晶體以及PMOS電晶體係串聯連接於供應電壓端以及接地端之間，且NMOS電晶體之閘極係耦接PMOS電晶體之閘極以及空乏型NMOS電晶體。空乏型NMOS電晶體之基體係電性耦接NMOS電晶體之基體，且空乏型NMOS電晶體之源極與基體電性連接。電阻元件係耦接於該空乏型NMOS電晶體之汲極以及NMOS電晶體之汲極之間。空乏型NMOS電晶體之源極上的電壓係為基體偏壓。
10、11、20、21、30、40、41、50‧‧‧基體偏壓產生電路
101、301、303、403‧‧‧NMOS電晶體
102、103、302、93‧‧‧PMOS電晶體
503‧‧‧空乏型NMOS電晶體
60、70、80‧‧‧功能電路
90‧‧‧電壓偵測單元
91‧‧‧電流源
92‧‧‧比較器
94‧‧‧反相器
R1、R2、R3、R4、R5、R6‧‧‧電阻元件
EN‧‧‧致能訊號
ENB‧‧‧反致能訊號
VBP、VBN‧‧‧基體偏壓
GND‧‧‧接地端
VDD‧‧‧供應電壓端
T1~T6‧‧‧電晶體
Zn‧‧‧端點
VBP、VBN‧‧‧基體偏壓
t1、t2、t3、t4‧‧‧時間點
第1圖係繪示本發明之基體偏壓產生電路之第一實施例之電路圖。
第2圖係繪示本發明之基體偏壓產生電路之第二實施例之電路圖。
第3圖係繪示本發明之基體偏壓產生電路之第一實施例應用於功能電路之示意圖。
第4圖係繪示本發明之基體偏壓產生電路之第一實施例應用於功能電路之相關訊號的電壓曲線圖。
第5圖係繪示本發明之基體偏壓產生電路之第三實施例之電路圖。
第6圖係繪示本發明之基體偏壓產生電路之第四實施例之電路圖。
第7圖係繪示本發明之基體偏壓產生電路之第三實施例應用於功能電路之示意圖。
第8圖係繪示本發明之基體偏壓產生電路之第三實施例應用於功能電路之相關訊號的電壓曲線圖。
第9圖係繪示本發明之基體偏壓產生電路之第五實施例應用於功能電路之示意圖。
第10圖係繪示本發明之基體偏壓產生電路之第六實施例之電路圖。
第11圖係繪示本發明之基體偏壓產生電路之第六實施例應用於功能電路之相關訊號的電壓曲線圖。
第12圖係繪示本發明之基體偏壓產生電路之第七實施例之電路圖。
第13圖係繪示本發明之基體偏壓產生電路之第七實施例應用於功能電路之相關訊號的電壓曲線圖。
第14圖係繪示本發明之基體偏壓產生電路之第八實施例之電路圖。
以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
在說明本發明之技術特徵之前，先說明相關的名詞定義。在下文中，所謂電晶體的”臨界電壓”，係為電晶體的閘極源極之間的電壓(VGS)是否能導通電晶體的判斷基準，以NMOS電晶體為例，其臨界電壓為正值，當NMOS電晶體的閘極源極之間的電壓大於臨界電壓，則NMOS電晶體導通。臨界電壓會隨NMOS電晶體之基體的電壓而改變。通常NMOS電晶體之基體係電性連接源極而連接供應電源或是接地，所以臨界電壓為固定值。
本發明之基體偏壓產生電路係用以提供一基體偏壓至一功能電路之一電晶體之基體，讓功能電路在供應電源電壓過低而處於次臨界電壓(sub threshold)的狀態下，仍能維持以較高頻率操作。基體偏壓產生電路包含第一電晶體、第二電晶體、第三電晶體以及電阻元件。第一電晶體以及第二電晶體係串聯連接於供應電壓端VDD以及接地端GND之間，且第一電晶體之控制端係耦接第二電晶體之控制端。第三電晶體之基體係電性耦接第一電晶體與第二電晶體之一的基體，且第三電晶體之一端係耦接第三電晶體之基體。電阻元件係耦接於第三電晶體之汲極以及第一電晶體之電流流入端或是第二電晶體之電流流出端之間。
以下將以多個實施例說明本發明的各種實施態樣。
請參閱第1圖，其繪示本發明之基體偏壓產生電路之第一實施例之電路圖。圖中，基體偏壓產生電路10所包含的電晶體係以金屬氧化物半導體場效電晶體(MOSFET，以下簡稱MOS電晶體)來實現，但此僅為舉例，而非為限制本發明。第一電晶體係為一N型金屬氧化物半導體場效電晶體(以下簡稱NMOS電晶體)101，第二電晶體係為一P型金屬氧化物半導體場效電晶體(以下簡稱PMOS電晶體)102，第三電晶體係為一PMOS電晶體103，且PMOS電晶體103之基體(body)係電性耦接PMOS電晶體102之基體。
NMOS電晶體101之源極(source)以及基體係耦接接地端GND，PMOS電晶體102之源極係耦接供應電壓端VDD。電阻元件R1之兩端係分別耦接於PMOS電晶體103之汲極以及PMOS電晶體102之汲極。PMOS電晶體103之汲極係耦接一功能電路之電晶體之基體，所以PMOS電晶體103之汲極上的電壓VBP係輸出提供給功能電路做為一基體偏壓。
NMOS電晶體101之閘極(gate)以及PMOS電晶體102之閘極係接收一致能訊號EN，而PMOS電晶體103之一閘極係接收一反致能訊號ENB。反致能訊號ENB係為致能訊號EN之反相訊號。
請參閱第2圖，其繪示本發明之基體偏壓產生電路之第二實施例之電路圖。第二實施例與上述實施例不同之處在於電阻元件的連接方式。在第2圖之實施例中，PMOS電晶體103之汲極以及PMOS電晶體102之汲極係電性連接，且電阻元件R2之兩端係分別耦接於PMOS電晶體103之汲極以及NMOS電晶體101之汲極。
請參閱第3圖以及第4圖，其繪示本發明之基體偏壓產生電路之第一實施例以及第二實施例應用於功能電路之示意圖以及相關訊號的電壓曲線圖。應注意的是，通常PMOS電晶體之臨界電壓為負值，但是為了方便理解，第4圖所繪示的原本臨界電壓以及調整後的臨界電壓是指PMOS電晶體的源極閘極 電壓，所以為正電壓值，但是不影響此領域之技術者對本發明之基體偏壓產生電路的理解。
在第3圖中，功能電路60係為一邏輯運算電路，為NAND電路以及NOT電路的組合；但此僅為舉例，而非為限制本發明。在其他實施例中，功能電路60可為任何類型的電路。基體偏壓產生電路10係輸出一基體偏壓VBP給功能電路60之PMOS電晶體T3、T4以及T6的基體，而功能電路60之NMOS電晶體T1、T2以及T5的基體係耦接接地端GND。
請續參閱第4圖，圖中，曲線「VDD」顯示供應電壓端VDD的電壓，其從0V開始上升；曲線「VBP」係顯示基體偏壓產生電路10輸出的基體偏壓VBP之電壓值；曲線「原本臨界電壓」顯示為當電晶體的基體(body)與源極(source)電性連接時的臨界電壓曲線，其為一固定值。曲線「調整後的臨界電壓」顯示當基體偏壓VBP輸入至PMOS電晶體T3、T4以及T6的基體後，隨著基體偏壓VBP的變化，PMOS電晶體T3、T4以及T6的臨界電壓也隨之變化。
當致能訊號EN為高位準(high)且反致能訊號ENB位於低位準(low)，NMOS電晶體101導通，端點Zn電位為0。一開始，VDD小於PMOS電晶體103之臨界電壓，所以PMOS電晶體103僅微弱導通或甚至在截止狀態(cut-off state)，因此電阻元件R1上產生的跨壓與PMOS電晶體103的漏電流有關，PMOS電晶體103的漏電流會流經電阻元件R1，因此基體偏壓VBP會與成VDD正比，但是幾乎等於0。
例如，當VDD過小，例如VDD為0.3V，則PMOS電晶體103截止，基體偏壓VBP幾乎等於0。功能電路60的PMOS電晶體T3、T4以及T6的源極接收VDD而其基體係接收基體偏壓VBP，所以基體偏壓VBP維持在接近0電壓而VDD持續上升，會導致PMOS電晶體T3、T4以及T6的調整後的臨界電壓降低，如第4 圖所示。上述電晶體臨界電壓會隨著基極電壓而變化的技術係為此領域之技術者所熟知，在此不再贅述。
透過改變基體偏壓VBP，可以讓PMOS電晶體T3、T4以及T6較早導通，加速其操作。如第4圖所示，基體偏壓VBP維持在接近0電壓而VDD持續上升，會導致PMOS電晶體T3、T4以及T6的調整後的臨界電壓降低，所以持續上升的VDD在時間點t1大於調整後的臨界電壓，致使PMOS電晶體T3、T4以及T6導通；相較之下，如果PMOS電晶體T3、T4以及T6的基體連接其源極，則臨界電壓幾乎維持在固定值，則持續上升的VDD會在時間點t2大於臨界電壓，時間點t1係早於時間點t2。
PMOS電晶體T3、T4以及T6導通後，其操作頻率會變快，如第4圖下方的頻率圖所示。如頻率圖所示，當VDD低於臨界電壓時功能電路60僅能以較低的頻率進行操作，當調整後的臨界電壓低於VDD，則功能電路60能以較高的頻率進行操作。因此本發明之基體偏壓產生電路可讓功能電路60較早以較快頻率進行操作，有助於提高功能電路60的效率。
當VDD大於臨界電壓，則PMOS電晶體103完全導通，所以基體偏壓VBP等於VDD，使得功能電路60的PMOS電晶體T3、T4以及T6恢復成正常的連接方式，即源極與基體為相同電位，藉此可避免漏電流。此外，而因為PMOS電晶體103與接收基體偏壓的功能電路60的PMOS電晶體為相同類型且為相同製程所製造，所以處於相同溫度狀態下，本發明之基體偏壓產生電路會自行產生合適位準的電壓，因此可忽略溫度及製程效應。
致能訊號EN為低電位而反致能訊號ENB為高電位時，基體偏壓產生電路10關閉。當致能訊號EN為低電位時，PMOS電晶體102導通而NMOS電晶體101截止，同時反致能訊號ENB為高電位，PMOS電晶體103截止，因此端點 Zn由PMOS電晶體102接至供應電壓端VDD，亦即基體偏壓VBP為供應電壓端VDD之電壓，所以當基體偏壓產生電路10關閉時不會產生漏電路徑。
上述電路操作過程係以基體偏壓產生電路10進行說明；同樣地，第2圖的基體偏壓產生電路11也以相同的方式提供基體偏壓VBP以改變功能電路的電晶體的臨界電壓，故在此不再贅述。
請參閱第5圖，其係繪示本發明之基體偏壓產生電路之第三實施例之電路圖。圖中，在基體偏壓產生電路20中，第一電晶體係為一NMOS電晶體301，第二電晶體係為一PMOS電晶體302，第三電晶體係為一NMOS電晶體303，且NMOS電晶體303之基體係電性耦接NMOS電晶體301之基體。NMOS電晶體301之源極係耦接接地端GND，PMOS電晶體302之源極以及基體係耦接供應電壓端VDD。電阻元件R3之兩端係分別耦接於NMOS電晶體303之汲極以及NMOS電晶體301之汲極。NMOS電晶體303之汲極係耦接功能電路之電晶體之基體，藉此NMOS電晶體303之汲極上的電壓VBN係輸出提供給功能電路做為一基體偏壓。
NMOS電晶體301之閘極(gate)以及PMOS電晶體302之閘極係接收反致能訊號ENB，而NMOS電晶體303之一閘極係接收一致能訊號EN。反致能訊號ENB係為致能訊號EN之反相訊號。
請參閱第6圖，其係繪示本發明之基體偏壓產生電路之第四實施例之電路圖。第四實施例之基體偏壓產生電路21與第三實施例不同之處在於電阻元件的連接方式。在第6圖之實施例中，NMOS電晶體303之汲極以及NMOS電晶體301之汲極係電性連接，且電阻元件R4之兩端係分別耦接於NMOS電晶體303之汲極以及PMOS電晶體302之汲極。
請參閱第7圖以及第8圖，其繪示本發明之基體偏壓產生電路之第四實施例與第三實施例應用於功能電路之示意圖以及相關訊號的電壓曲線圖。如第7圖所示，基體偏壓產生電路20係輸出基體偏壓VBN至功能電路70的NMOS 電晶體T1、T2以及T5的基體。當致能訊號EN為高位準(high)且反致能訊號ENB位於低位準(low)，而VDD小於PMOS電晶體302之臨界電壓，PMOS電晶體302僅微弱導通或甚至在截止狀態(cut-off state)，因此電阻元件R3上產生的跨壓與NMOS電晶體303的漏電流有關，由於漏電流很小，所以基體偏壓VBN幾乎等於VDD。由於功能電路70的NMOS電晶體T1、T2以及T5的源極接地而其基體係接收基體偏壓VBN幾乎等於VDD，所以NMOS電晶體T1、T2以及T5的臨界電壓降低，而在時間點t3持續上升的VDD大於調整後的臨界電壓，NMOS電晶體T1、T2以及T5導通而能以較高的頻率進行操作。
當VDD持續上升而大於臨界電壓，NMOS電晶體303完全導通，所以基體偏壓VBN等於0，使得功能電路60的NMOS電晶體T1、T2以及T5恢復成正常的連接方式，即源極與基體為相同電位，藉此可避免漏電流。此外，而因為NMOS電晶體303與接收基體偏壓的功能電路60的NMOS電晶體為相同類型且為相同製程所製造，所以處於相同溫度狀態下，本發明之基體偏壓產生電路會自行產生合適位準的電壓，因此可忽略溫度及製程效應。
致能訊號EN為低電位而反致能訊號ENB為高電位時，基體偏壓產生電路20關閉。當反致能訊號ENB為高電位時，PMOS電晶體302截止而NMOS電晶體301導通，同時致能訊號EN為低電位，NMOS電晶體303截止，因此端點Zn由NMOS電晶體301接地，亦即基體偏壓VBN為0，所以當基體偏壓產生電路20關閉時不會產生漏電路徑。
上述電路操作過程係以基體偏壓產生電路20進行說明；同樣地，第6圖的基體偏壓產生電路21也以相同的方式提供基體偏壓VBN以改變功能電路的電晶體的臨界電壓，故在此不再贅述。
請參閱第9圖，其係繪示本發明之基體偏壓產生電路之第五實施例之電路圖。如第9圖所示，第五實施例之基體偏壓產生電路30係為基體偏壓產 生電路10或基體偏壓產生電路11，以及基體偏壓產生電路20或基體偏壓產生電路21的組合，藉此可同時提供基體偏壓VBP給功能電路80之電晶體T3、T4與T6，以及提供基體偏壓VBN給功能電路80之電晶體T1、T2與T5。基體偏壓產生電路30的運作方式與上述基體偏壓產生電路相同，故在此不再贅述。
請參閱第10圖，其係繪示本發明之基體偏壓產生電路之第六實施例之電路圖。第六實施例之基體偏壓產生電路40與第1圖所示之第一實施例不同之處在於第三電晶體係以NMOS電晶體403來實現，且NMOS電晶體403之汲極電性連接供應電壓端，而源極與基體相連接且電性連接電阻元件R5之一端，閘極接收一致能訊號EN。
在需要較大的P型基體驅動能力，而基體偏壓產生電路產生的基體偏壓係傳送至P型功率電晶體之P型基體，其具有較大面積的情況下，可使用基體偏壓產生電路40提供基體偏壓。致能訊號EN供應電壓端而VDD從低電壓開始上升時，VDD小於NMOS電晶體403之臨界電壓，所以NMOS電晶體403僅微弱導通或甚至在截止狀態(cut-off state)，因此電阻元件R5上產生的跨壓與NMOS電晶體403的漏電流有關。而基體偏壓產生電路40與基體偏壓產生電路10不同之處在於，當VDD上升高於NMOS電晶體403之臨界電壓(VTHN)後，VBP被維持在VDD-VTHN之電壓值，如第11圖所示，在曲線圖的右半邊VBP與VDD大致上平行，相差一電壓值VTHN。藉此可將基體偏壓持續維持功能電路之P型電晶體之P型基體介面導通邊界，以達到最大基體偏壓驅動能力。
應注意的是，在第六實施例中，第三電晶體並不限於使用NMOS電晶體，亦可使用雙極接面電晶體(BJT)或是二極體(diode)取代。當第三電晶體係為雙極接面電晶體時，雙極接面電晶體之射極係連接電阻元件R5 之一端，而集極係連接電源供應端。當第三電晶體為二極體時，二極體之負極連接電阻元件R5之一端，而正極連接電源供應端。
請參閱第12圖，其係繪示本發明之基體偏壓產生電路之第七實施例之電路圖。第七實施例之基體偏壓產生電路41與第5圖所示之第三實施例不同之處在於第三電晶體係以空乏型NMOS電晶體503來實現。空乏型NMOS電晶體503之源極與基體電性連接NMOS電晶體301的基體，而汲極電性連接電阻元件R6之一端，閘極係接收一反致能訊號ENB。
在需要較大的N型基體驅動能力，而基體偏壓產生電路產生的基體偏壓係傳送至N型功率電晶體之N型基體，其具有較大面積的情況下，可使用基體偏壓產生電路41來提供基體偏壓。如第13圖所示，由於空乏型NMOS電晶體503為常開元件，所以當致能訊號EN為高位準(high)且反致能訊號ENB位於低位準(low)而VDD開始上升，基體偏壓VBN大致上等於VDD減去電阻元件R6上的跨壓，藉此功能電路之N型電晶體接收基體偏壓VBN而持續維持pn介面導通邊界，以達到最大N型基體偏壓之驅動能力。
請參閱第14圖，其係繪示本發明之基體偏壓產生電路之第七實施例之電路圖。第七實施例之基體偏壓產生電路50與上述實施例不同之處在於更包含一電壓偵測單元90，其包含一比較器92、一電流源91、一PMOS電晶體93以及一反相器94。比較器92之正輸入端電性連接電源供應端，而正輸入端電性連接電流源91以及PMOS電晶體之源極，而輸出端係連接反相器94之輸入端。比較器92之輸出端之電壓係作為反致能訊號ENB，而反相器94之輸出端之電壓係作為致能訊號EN。
當電源供應端之電壓VDD大於PMOS電晶體93之臨界電壓VTHP，則比較器92之輸出端之電壓由低電位轉為高電位，致使反致能訊號ENB由低電位轉為高電位，致能訊號EN由高電位轉為低電位，藉此關閉基體偏壓產生電路50。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

Claims (13)

  1. 一種基體偏壓產生電路，用以提供一基體偏壓至一功能電路之一電晶體之基體，該基體偏壓產生電路包含：一第一電晶體以及一第二電晶體，係串聯連接於一供應電壓端以及一接地端之間，且該第一電晶體之一控制端係耦接該第二電晶體之一控制端；以及一第三電晶體，該第三電晶體之基體係電性耦接該第一電晶體與該第二電晶體其中之一的基體，且該第三電晶體之一端係耦接該第三電晶體之該基體；一電阻元件，耦接於該第三電晶體之該端以及該第一電晶體之一電流流入端或是該第二電晶體之一電流流出端之間；其中該第三電晶體之該端上的電壓係為該基體偏壓。
  2. 如申請專利範圍第1項所述之基體偏壓產生電路，其中該第一電晶體係為一NMOS電晶體，該第二電晶體係為一PMOS電晶體，該第三電晶體係為一PMOS電晶體，且該第三電晶體之該端為汲極，該第三電晶體之該基體係電性耦接該第二電晶體之該基體以及該第三電晶體之汲極，而該第一電晶體之源極與基體係耦接該接地端，該第二電晶體之源極係耦接該供應電壓端。
  3. 如申請專利範圍第2項所述之基體偏壓產生電路，其中該電阻元件之兩端係分別耦接於該第三電晶體之汲極以及該第二電晶體之汲極。
  4. 如申請專利範圍第2項所述之基體偏壓產生電路，其中該第三電晶體之汲極以及該第二電晶體之汲極係電性連接，且該電阻元件之兩端係分別耦接於該第三電晶體之汲極以及該第一電晶體之汲極。
  5. 如申請專利範圍第1項所述之基體偏壓產生電路，其中該第一電晶體係為一NMOS電晶體，該第二電晶體係為一PMOS電晶體，該第三電晶體係為一NMOS電晶體，且該第三電晶體之該端為汲極，該第三電晶體之該基體係電性耦接該第一電晶體之該基體以及該第三電晶體之汲極，而該第一電晶體之源極係耦接該接地端，該第二電晶體之源極與基體係耦接該供應電壓端。
  6. 如申請專利範圍第5項所述之基體偏壓產生電路，其中該電阻元件之兩端係分別耦接於該第三電晶體之汲極以及該第一電晶體之汲極。
  7. 如申請專利範圍第5項所述之基體偏壓產生電路，其中該第三電晶體之汲極以及該第一電晶體之汲極係電性連接，且該電阻元件之兩端係分別耦接於該第三電晶體之汲極以及該第二電晶體之汲極。
  8. 如申請專利範圍第1項所述之基體偏壓產生電路，其中該第一電晶體之該控制端以及該第二電晶體之該控制端係接收一致能訊號，而該第三電晶體之一控制端係接收一反致能訊號，而該反致能訊號係為該致能訊號之反相訊號。
  9. 如申請專利範圍第1項所述之基體偏壓產生電路，其中該第一電晶體係為一NMOS電晶體，該第二電晶體係為一PMOS電晶體，該第三電晶體係為一NMOS電晶體，且該第三電晶體之該端為NMOS電晶體之源極。
  10. 一種基體偏壓產生電路，用以提供一基體偏壓至一功能電路之一電晶體之基體，該基體偏壓產生電路包含：一NMOS電晶體以及一PMOS電晶體，係串聯連接於一供應電壓端以及一接地端之間，且該NMOS電晶體之閘極係耦接該PMOS電晶體之閘極；以及一空乏型NMOS電晶體，該空乏型NMOS電晶體之基體係電性耦接該NMOS電晶體之基體，且該空乏型NMOS電晶體之源極與基體電性連接；一電阻元件，耦接於該空乏型NMOS電晶體之汲極以及該NMOS電晶體之汲極之間；其中該空乏型NMOS電晶體之源極上的電壓係為該基體偏壓。
  11. 一種基體偏壓產生電路，用以提供一基體偏壓至一功能電路之一電晶體之基體，該基體偏壓產生電路包含：一第一電晶體以及一第二電晶體，係串聯連接於一供應電壓端以及一接地端之間，且該第一電晶體之一控制端係耦接該第二電晶體之一控制端；以及一控制元件，該控制元件之一端係電性耦接該第一電晶體與該第二電晶體其中之一的基體，且該控制元件之另一端係耦接該供應電壓端；一電阻元件，耦接於該控制元件之該端以及該第一電晶體之一電流流入端或是該第二電晶體之一電流流出端之間；其中該控制元件之該端上的電壓係為該基體偏壓。
  12. 如申請專利範圍第11項所述之基體偏壓產生電路，其中該控制元件為一雙極接面電晶體(BJT)，該雙極接面電晶體之射極係電性耦接該第一電晶體與該第二電晶體其中之一的該基體，該雙極接面電晶體之集極係電性耦接該供應電壓端。
  13. 如申請專利範圍第11項所述之基體偏壓產生電路，其中該控制元件為一二極體時，該二極體之負極係電性耦接該第一電晶體與該第二電晶體其中之一的該基體，該二極體之正極係電性耦接該供應電壓端。
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