JP2006005459A

JP2006005459A - リセット回路

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Publication number: JP2006005459A
Application number: JP2004177099A
Authority: JP
Inventors: Hideaki Suzuki; 英明鈴木; Hirokazu Yamazaki; 浩和山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-06-15
Filing date: 2004-06-15
Publication date: 2006-01-05
Anticipated expiration: 2024-06-15
Also published as: EP1608067A2; KR100618518B1; JP4504108B2; DE602004018472D1; CN100347959C; US7545186B2; KR20050119078A; US20050275437A1; EP1608067A3; CN1713526A; EP1608067B1

Abstract

【課題】パワーダウン時のパワーダウンリセット信号のタイミング制御を容易にし、繰り返し電源をオン／オフした時の起動不良を防ぐことを課題とする。
【解決手段】リセット回路は、電源検出回路とパワーダウン検出回路と出力回路とを有する。電源検出回路は、パワーオン及びパワーダウン時に電源電圧（ＶＤＤ）に応じた第１の電圧が第１のしきい値より大きいと第１の信号を出力し、低いと第２の信号を出力する。パワーダウン検出回路は、パワーダウン時に第２の信号が出力された後、電源電圧（ＶＤＤ）に応じた第２の電圧が第２のしきい値より小さくなると第３の信号を出力する。出力回路は、パワーオン時に第１の信号が出力されるとローレベルからハイレベルに変化するパワーオンリセット信号（ＰＯＲ）を出力し、パワーダウン時に第３の信号が出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号（ＰＯＲ）を出力する。
【選択図】図１

Description

本発明は、リセット回路に関し、特にパワーオンリセット信号及びパワーダウンリセット信号を出力するリセット回路に関する。

パワーオンリセット回路は、パワーオン時にリセットを行うためのパワーオンリセット信号を生成する。パワーダウンリセット回路は、パワーダウン時にリセットを行うためのパワーダウンリセット信号を生成する。パワーオンリセット回路とパワーダウンリセット回路は、別の回路で構成すると回路面積が大きくなってしまう。また、パワーダウン時には、パワーダウンリセット信号が発生するタイミングを制御することが困難である。

また、下記の特許文献１には、ヒステリシス特性を有するパワーオンリセット回路が記載されている。

特開平５−１８３４１６号公報

本発明の目的は、パワーオンリセット信号及びパワーダウンリセット信号を出力することができる小型のリセット回路を提供することである。
本発明の他の目的は、パワーダウン時のパワーダウンリセット信号のタイミング制御を容易にし、繰り返し電源をオン／オフした時の起動不良を防ぐことである。

リセット回路は、電源検出回路とパワーダウン検出回路と出力回路とを有する。電源検出回路は、パワーオン及びパワーダウン時に電源電圧に応じた第１の電圧が第１のしきい値より大きいと第１の信号を出力し、低いと第２の信号を出力する。パワーダウン検出回路は、パワーダウン時に第２の信号が出力された後、電源電圧に応じた第２の電圧が第２のしきい値より小さくなると第３の信号を出力する。出力回路は、パワーオン時に第１の信号が出力されるとローレベルからハイレベルに変化するパワーオンリセット信号を出力し、パワーダウン時に第３の信号が出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号を出力する。

このリセット回路は、パワーオンリセット信号を生成するためのパワーオンリセット回路とパワーダウンリセット信号を生成するためのパワーダウンリセット回路とを合体させたものである。電源検出回路は、パワーオンリセット信号生成及びパワーダウンリセット信号生成の際に共用されるので小型のリセット回路を実現することができる。また、パワーダウン検出回路は、パワーダウン時に第２の信号に応じて、パワーダウンを検出するので、パワーダウン時のパワーダウンリセット信号のタイミング制御を容易にし、繰り返し電源をオン／オフした時の起動不良を防ぐことができる。

図１は、本発明の実施形態によるリセット回路が生成するリセット信号ＰＯＲの例を示す波形図である。横軸はパワーオン（電源オン）後の時間を示し、縦軸は電圧を示す。電源電圧ＶＤＤは、パワーオン後に０Ｖから３．３Ｖへ徐々に上昇し、パワーダウン（電源オフ）後に３．３Ｖから０Ｖに下降する。パワーオン時において、リセット信号ＰＯＲは、電源電圧ＶＤＤがしきい値Ｖｔｈ１より小さいときにはローレベル（０Ｖ）になり、しきい値Ｖｔｈ１より大きくなるとハイレベル（電源電圧ＶＤＤ）になるパワーオンリセット信号を示す。それに対し、パワーダウン時において、リセット信号ＰＯＲは、電源電圧ＶＤＤがしきい値Ｖｔｈ２より大きいときにはハイレベル（電源電圧ＶＤＤ）になり、しきい値Ｖｔｈ２より小さくなるとローレベル（０Ｖ）になるパワーダウンリセット信号を示す。

パワーダウンリセット信号が発生する電源電圧しきい値Ｖｔｈ２は、パワーオンリセット信号が発生する電源電圧しきい値Ｖｔｈ１よりも低い。すなわち、両者のしきい値が異なるヒステリシス特性を有する。仮に、しきい値Ｖｔｈ２がＶｔｈ１と同じであると、エリア１０１に示すように、しきい値Ｖｔｈ１近傍で電源電圧ＶＤＤがノイズ変動した場合、パワーオンリセット信号及びパワーダウンリセット信号が出たり出なかったりして、回路の誤動作を誘発する。ヒステリシス特性を設けることにより、エリア１０１の場合には、パワーオンリセット信号及びパワーダウンリセット信号の誤発生を防止できる。

パワーオンリセット信号ＰＯＲは、例えば強誘電体メモリ等の種々の回路のリセットに用いられる。パワーオンリセット信号は、例えばパワーオン時の論理回路の初期値をリセットするために用いられる。パワーオフリセット信号は、例えばパワーダウン時の電源電圧下降前に回路動作を止めるため等に用いられる。

図２は、本実施形態による電源検出回路の構成例を示す回路図である。電源電位ｖｄｄ及び基準電位ｖｓｓ間には、抵抗２０１及び２０２が直列に接続される。以下、ＭＯＳ(metal-oxide semiconductor)電界効果トランジスタ（ＦＥＴ）を、単にトランジスタという。トランジスタ２０３及び２０４は、１つのインバータを構成する。ｐチャネルトランジスタ２０３は、ゲートが抵抗２０１及び２０２の相互接続点に接続され、ソースが電源電位ｖｄｄに接続され、ドレインがｎチャネルトランジスタ２０４のドレインに接続される。ｎチャネルトランジスタ２０４は、ゲートが抵抗２０１及び２０２の相互接続点に接続され、ソースが基準電位（グランド）ｖｓｓに接続される。そのゲートの相互接続点がインバータ２０３，２０４の入力端子であり、そのドレインの相互接続点がインバータ２０３，２０４の出力端子である。インバータ２０６、２０８及び２１０の直列接続は、インバータ２０３，２０４の出力端子及び端子ｐｗｒｅｎ間に接続される。

ＭＯＳ容量２０５は、ｐチャネルトランジスタで構成され、インバータ２０３，２０４の出力端子と電源電位ｖｄｄとの間に接続される。すなわち、ｐチャネルトランジスタ２０５は、ゲートがインバータ２０３，２０４の出力端子に接続され、ソース及びドレインが電源電位ｖｄｄに接続される。ＭＯＳ容量２０７は、ｎチャネルトランジスタで構成され、インバータ２０６の出力端子と基準電位ｖｓｓとの間に接続される。すなわち、ｎチャネルトランジスタ２０７は、ゲートがインバータ２０６の出力端子に接続され、ソース及びドレインが基準電位ｖｓｓに接続される。ＭＯＳ容量２０９は、ＭＯＳ容量２０５と同様に、インバータ２０８の出力端子と電源電位ｖｄｄとの間に接続される。

図５（Ａ）は、端子ｐｗｒｅｎの電圧ＰＷＲＥＮ及び電源電圧ＶＤＤ（ｖｄｄ）の例を示す波形図である。図５（Ａ）を参照しながら、図２の電源検出回路の動作を説明する。

パワーオンから時刻ｔ１までの間では、インバータ２０３，２０４の入力電圧はローレベルである。インバータは、入力電圧を論理反転して出力する。インバータ２０３，２０４は、ハイレベルを出力する方向に動作する。インバータ２０６の入力端子は、ＭＯＳ容量２０５を介して電源電位ｖｄｄに接続されるので、インバータ２０６はローレベルを出力する方向に動作する。インバータ２０８の入力端子は、ＭＯＳ容量２０７を介して基準電源電位ｖｓｓに接続されるので、インバータ２０８はハイレベルを出力する方向に動作する。インバータ２１０の入力端子は、ＭＯＳ容量２０９を介して電源電位ｖｄｄに接続されるので、インバータ２１０はローレベルを出力する方向に動作する。これにより、端子ｐｗｒｅｎの電圧ＰＷＲＥＮの初期値は、ローレベル（０Ｖ）になる。

次に、パワーオン後の時刻ｔ１において、電源電圧ＶＤＤがしきい値Ｖｔｈ１になると、インバータ２０３，２０４の出力電圧は、ハイレベルからローレベルに変化する。その結果、端子ｐｗｒｅｎの電圧ＰＷＲＥＮは、ローレベルからハイレベル（電源電圧ＶＤＤ）に変化する。具体的には、電源電圧ＶＤＤがしきい値Ｖｔｈ１になったときにインバータ２０３，２０４が反転するように、抵抗２０１及び２０２の抵抗比等を調整する。

なお、インバータ２０３，２０４の入力端子に直接電源電位ｖｄｄを接続すると、電源電位ｖｄｄが十分に高くなる前にインバータ２０３，２０４が反転しようとするため安定した動作が望めない。抵抗２０１及び２０２で電源電位ｖｄｄをレベル変換することにより、電源電位ｖｄｄが十分に高くなってからインバータ２０３，２０４を反転させることができる。

次に、パワーダウン後の時刻ｔ２において、電源電圧ＶＤＤがしきい値Ｖｔｈ２まで下がると、インバータ２０３，２０４の出力電圧は、ローレベルからハイレベルに変化する。その結果、端子ｐｗｒｅｎの電圧ＰＷＲＥＮは、ハイレベルからローレベルに変化する。

図３は、パワーオンリセット信号を出力するための出力回路の構成例を示す回路図である。否定論理積（ＮＡＮＤ）回路３０１は、端子ｐｗｒｅｎ及び端子ｐｏｒｘの信号を入力し、そのＮＡＮＤ信号を出力する。端子ｐｗｒｅｎは、図２の出力端子ｐｗｒｅｎと同一である。端子ｐｏｒｘは、インバータ３１３の出力端子ｐｏｒｘと同一である。インバータ３０２は、入力端子がＮＡＮＤ回路３０１の出力端子に接続され、出力端子がｎチャネルトランジスタ３０３のゲートに接続される。ｎチャネルトランジスタ３０３は、ソースが基準電位ｖｓｓに接続され、ドレインがノードＮＨに接続される。

ｐチャネルトランジスタ３０４は、ゲートがノードＮＬに接続され、ソースが電源電位ｖｄｄに接続され、ドレインがノードＮＨに接続される。ｎチャネルトランジスタ３０５は、ゲートがノードＮＬに接続され、ソースが基準電位ｖｓｓに接続され、ドレインがノードＮＨに接続される。ｐチャネルトランジスタ３０６は、ゲートがノードＮＨに接続され、ソースが電源電位ｖｄｄに接続され、ドレインがノードＮＬに接続される。ｎチャネルトランジスタ３０７は、ゲートがノードＮＨに接続され、ソースが基準電位ｖｓｓに接続され、ドレインがノードＮＬに接続される。

ＭＯＳ容量３０８は、ｐチャネルトランジスタで構成され、電源電位ｖｄｄ及びノードＮＨ間に接続される。ＭＯＳ容量３０９は、ｎチャネルトランジスタで構成され、基準電位ｖｓｓ及びノードＮＬ間に接続される。

インバータ３１１、３１２及び３１３の直列接続は、ノードＮＬ及び端子ｐｏｒｘ間に接続される。インバータ３１４は、入力端子が端子ｐｏｒｘに接続され、出力端子が端子ｐｏｒに接続される。端子ｐｏｒからは、図１のリセット信号ＰＯＲが出力される。

トランジスタ３１０はトランジスタ３０３とのバランスをとるため、インバータ３１５はインバータ３１１とのバランスをとるため、インバータ３１６，３１７はインバータ３１２とのバランスをとるために設けられ、動作には影響しない。

次に、出力回路の動作を説明する。トランジスタ３０４及び３０５は、１つのインバータを構成する。トランジスタ３０６及び３０７は、１つのインバータを構成する。インバータ３０４，３０５及びインバータ３０６，３０７は、１つのラッチ回路を構成し、状態を記憶する。すなわち、インバータ３０４，３０５の入力端子はインバータ３０６，３０７の出力端子に接続され、インバータ３０６，３０７の入力端子はインバータ３０４，３０５の出力端子に接続される。

トランジスタ３０５のしきい値電圧を高く、トランジスタ３０７のしきい値電圧を低くなるように製造する。同様に、トランジスタ３０４及び３０６のしきい値電圧を設定する。これにより、パワーオン時にノードＮＨがハイレベルになる方向に動作し、ノードＮＬがローレベルになる方向に動作する。さらに、ノードＮＨはＭＯＳ容量３０８を介して電源電位ｖｄｄに接続されるのでハイレベルになろうとし、ノードＮＬはＭＯＳ容量３０９を介して基準電位ｖｓｓに接続されるのでローレベルになろうとする。これにより、パワーオン時の初期状態は、ノードＮＨがハイレベルになり、ノードＮＬがローレベルになる。

図５（Ａ）の時刻ｔ１の前において、端子ｐｗｒｅｎの電圧ＰＷＲＥＮはローレベルであるので、ＮＡＮＤ回路３０１はハイレベルを出力し、インバータ３０２はローレベルを出力する。トランジスタ３０３のゲート電圧はローレベルになるので、トランジスタ３０３はオフしている。つまり、ノードＮＨ及びＮＬは上記の初期状態を維持している。ノードＮＬがローレベルであるので、端子ｐｏｒｘはハイレベルであり、端子ｐｏｒの電圧ＰＯＲ（図１）はローレベルである。

次に、時刻ｔ１において、端子ｐｗｒｅｎの電圧ＰＷＲＥＮがハイレベルになると、ＮＡＮＤ回路３０１はローレベルを出力し、インバータ３０２はハイレベルを出力する。トランジスタ３０３のゲート電圧はハイレベルになるので、トランジスタ３０３はオンする。すると、ノードＮＨはハイレベルからローレベルに変化し、ノードＮＬはローレベルからハイレベルに変化する。その結果、端子ｐｏｒｘはローレベルになり、端子ｐｏｒの電圧ＰＯＲ（図１）はハイレベルになる。以上がパワーオン時のパワーオンリセット信号ＰＯＲの生成動作である。

図４は、パワーオンリセット信号及びパワーダウンリセット信号を出力するための出力回路の構成例を示す回路図である。図４の出力回路は、図３の出力回路に以下の回路を追加したものである。

ｎチャネルトランジスタ４０１は、ゲートが端子ｒｅｓｅｔｃｔｌに接続され、ドレインが電源電位ｖｄｄに接続され、ソースがノードＮＨに接続される。ｎチャネルトランジスタ４０２は、ゲートが端子ｒｅｓｅｔｃｔｌに接続され、ソースが基準電位ｖｓｓに接続され、ドレインがノードＮＬに接続される。端子ｒｅｓｅｔｃｔｌの電圧は、後に図６を参照しながら説明する。

ｐチャネルトランジスタ４０３は、ゲートが端子ｐｗｒｅｎ（図２）に接続され、ソースが電源電位ｖｄｄに接続され、ドレインがｐチャネルトランジスタ４０４のソースに接続される。ｐチャネルトランジスタ４０４は、ゲートが端子ｐｏｒｘに接続され、ドレインが端子ｒｅｓｅｔｇｏに接続される。この端子ｐｏｒｘは、インバータ３１３の出力端子ｐｏｒｘと同一である。ｎチャネルトランジスタ４０５は、ゲートが端子ｐｏｒｘに接続され、ソースが基準電位ｖｓｓに接続され、ドレインが端子ｒｅｓｅｔｇｏに接続される。

インバータ４０８は、入力端子が端子ｒｅｓｅｔｇｏに接続され、出力端子がトランジスタ４０６及び４０７のゲートに接続される。ｐチャネルトランジスタ４０６は、ソースが電源電位ｖｄｄに接続され、ドレインが端子ｒｅｓｅｔｇｏに接続される。ｎチャネルトランジスタ４０７は、ソースが基準電位ｖｓｓに接続され、ドレインが端子ｒｅｓｅｔｇｏに接続される。

図５（Ｂ）は、端子ｒｅｓｅｔｇｏの電圧ＲＥＳＥＴＧＯ及び電源電圧ＶＤＤの例を示す波形図である。図５（Ｂ）を参照しながら、図４の出力回路の動作を説明する。トランジスタ４０４及び４０５は、１つのインバータを構成する。時刻ｔ２の前において、端子ｐｏｒｘがハイレベルのときには、端子ｒｅｓｔｇｏの電圧ＲＥＳＥＴＧＯはローレベルになる。また、端子ｐｏｒｘがローレベルのときには端子ｐｗｒｅｎの電圧ＰＷＲＥＮがハイレベルであるので、端子ｒｅｓｔｇｏの電圧ＲＥＳＥＴＧＯはローレベルになる。すなわち、時刻ｔ２までは、電圧ＲＥＳＥＴＧＯはローレベルである。

次に、図５（Ａ）の時刻ｔ２において、端子ｐｗｒｅｎの電圧ＰＷＲＥＮがローレベルになると、図５（Ｂ）の端子ｒｅｓｅｔｇｏの電圧ＲＥＳＥＴＧＯはハイレベルになる。なお、時刻ｔ３にて、電圧ＲＥＳＥＴＧＯがローレベルになる動作は後に説明する。

以上のように、電圧ＰＷＲＥＮが立ち下がるタイミングｔ２でパワーダウン時のパワーダウンリセット信号を生成するための起動信号ＲＥＳＥＴＧＯが発生する。端子ｒｅｓｅｔｇｏは、条件によってはフロティーングになり、電源電位ｖｄｄまで上昇しないケースがあるのでフィードバック回路４０６〜４０８が組み込まれている。

図６は、パワーダウン検出回路の構成例を示す回路図である。ｐチャネルトランジスタ６０１は、ダイオード接続され、電源電位ｖｄｄ及びノードｍｏｎ間に接続される。すなわち、ｐチャネルトランジスタ６０１は、ソースが電源電位ｖｄｄに接続され、ゲート及びドレインがノードｍｏｎに接続される。ＭＯＳ容量６０２は、ｎチャネルトランジスタで構成され、ノードｍｏｎ及び基準電位ｖｓｓ間に接続される。ｎチャネルトランジスタ６０３は、ゲートが端子ｐｄｘに接続され、ソースがノードｍｏｎに接続され、ドレインがｎチャネルトランジスタ６０４のドレインに接続される。ｎチャネルトランジスタ６０４は、ゲートが端子ｒｅｓｅｔｇｏ（図５）に接続され、ソースが基準電位ｖｓｓに接続される。

ｐチャネルトランジスタ６０５は、ゲートがノードｍｏｎに接続され、ソースが電源電位ｖｄｄに接続され、ドレインがｐチャネルトランジスタ６０６のソースに接続される。ｐチャネルトランジスタ６０６は、ゲートがノードｍｏｎに接続され、ドレインがノードｏｕｔ１に接続される。ｎチャネルトランジスタ６０７は、ゲートがノードｍｏｎに接続され、ドレインがノードｏｕｔ１に接続され、ソースがｎチャネルトランジスタ６０８のドレインに接続される。ｎチャネルトランジスタ６０８は、ゲートがノードｍｏｎに接続され、ソースが基準電位ｖｓｓに接続される。ｐチャネルトランジスタ６０９は、ゲートがノードｏｕｔ１に接続され、ソースがトランジスタ６０５のドレインに接続され、ドレインが基準電位ｖｓｓに接続される。ｎチャネルトランジスタ６１０は、ゲートがノードｏｕｔ１に接続され、ソースがトランジスタ６０８のドレインに接続され、ドレインが電源電位ｖｄｄに接続される。

ノードｏｕｔ１及び端子ｒｅｓｅｔｃｔｌ間には、インバータ６１１及び６１２が直列に接続される。この端子ｒｅｓｅｔｃｔｌは、図４の端子ｒｅｓｅｔｃｔｌと同一である。

図７（Ａ）は端子ｒｅｓｅｔｇｏの電圧ＲＥＳＥＴＧＯ、端子ｒｅｓｅｔｃｔｌの電圧ＲＥＳＥＴＣＴＬ及び電源電圧ＶＤＤの例を示す波形図、図７（Ｂ）はノードｍｏｎの電圧ＭＯＮ及び電源電圧ＶＤＤの例を示す波形図である。図７（Ａ）及び（Ｂ）を参照しながら、図６のパワーダウン検出回路の動作を説明する。

時刻ｔ２の前では、図５（Ｂ）で説明したように、電圧ＲＥＳＥＴＧＯがローレベルであるので、トランジスタ（スイッチ素子）６０４がオフしている。トランジスタ６０１がダイオード接続されているため、ノードｍｏｎの電圧ＭＯＮは電源電位ＶＤＤよりトランジスタ６０１のしきい値電圧だけ低い電圧になる。

次に、時刻ｔ２において、電圧ＲＥＳＥＴＧＯがハイレベルになると、トランジスタ６０４がオンする。トランジスタ６０１が電流の供給量を決め、トランジスタ６０４が電流の排出量を決める。トランジスタ６０３は、電流制限素子であり、トランジスタ６０１及び６０４間（電源電位ｖｄｄ及び基準電位ｖｓｓ間）を流れる電流を制限して小さくし、消費電力を低減することができる。端子ｐｄｘは、電源電圧ＶＤＤより低い参照電圧（例えば１．０Ｖ）であり、この参照電圧の生成回路は後に図９を参照しながら説明する。トランジスタ６０４がオンになると、電圧ＭＯＮが下がり、その後緩やかな傾斜で下降する。この傾斜は、端子ｐｄｘの電圧により決まる。ＭＯＳ容量６０２は、安定化容量であり、電圧ＭＯＮのアンダーシュートを防止できる。すなわち、ノードｍｏｎに安定化容量６０２を接続することにより、トランジスタ６０４がオンした直後はドレイン側の電位が高い状態にあるので、トランジスタ６０４の高いドライブ能力による電荷の引き抜き過ぎを防止し、誤ったリセット信号がでないようにすることができる。トランジスタ６０３は、電源電圧ＶＤＤに依存しかつ電源電圧ＶＤＤより低いゲート電圧を印加することにより、電源電圧ＶＤＤ低下時にゲート−ソース間電圧Ｖｇｓが相対的に低くなり電流制限阻止としての機能を喪失しない。

ｐチャネルトランジスタ６０１は、ｐ型ドレイン及びその下にｎ型ウェルを有する。このｎ型ウェルは、電源電位ｖｄｄに接続されている。電源電位ｖｄｄが低下すると、ノードｍｏｎの電荷は、ｐ型ドレイン及びｎ型ウェルのダイオードを介して順方向に排出される。そのため、ｐチャネルトランジスタ６０１により、電源電圧ＶＤＤが低下した場合、電圧ＭＯＮは電源電圧低下に追従することができる。

トランジスタ６０５〜６１０は、シュミット回路を構成する。シュミット回路は、インバータの一種であり、入力電圧を論理反転して出力する。シュミット回路６０５〜６１０は、電圧ＭＯＮがしきい値より大きいときにはローレベルを出力する。その結果、電圧ＲＥＳＥＴＣＴＬは、ローレベルになる。

次に、時刻ｔ３以降において、電圧ＭＯＮがしきい値より小さくなると、シュミット回路６０５〜６１０は、ハイレベルを出力する。インバータ６１１及び６１２は増幅を行い、電圧ＲＥＳＥＴＣＴＬはハイレベルになる。

以上のように、時刻ｔ２において、電圧ＲＥＳＥＴＧＯがハイレベルになると、トランジスタ６０４がオンしてモニタノードｍｏｎから電荷を引き抜き、ダイオード接続されたｐチャネルトランジスタ６０１とｎチャネルトランジスタ６０４の引き合いで安定するレベルまで電圧ＭＯＮが急激に低下する。それから先は、トランジスタ６０１及び６０４同士の引き合いで決まる傾きで電圧ＭＯＮが電源電圧ＶＤＤの低下に追従して変化する。その結果、電圧ＭＯＮは、電源電圧ＶＤＤよりも早くシュミット回路６０５〜６１０のしきい値に達し、適当なレベルでリセット信号ＲＥＳＥＴＣＴＬが出るようになる。ここで、電圧ＲＥＳＥＴＧＯで制御されるトランジスタ６０４は、ゲート−ソース間電圧Ｖｇｓ＝ＶＤＤとなるが、ドレイン−ソース間電圧Ｖｄｓはトランスファゲート６０３を通してモニタリングレベルＭＯＮを見ていることなる。したがって、電圧ＲＥＳＥＴＧＯがハイレベルになった直後は十分なドレイン−ソース間電圧Ｖｄｓが確保できても、モニタリングレベルＭＯＮが下がるほどドレイン−ソース間電圧Ｖｄｓがとりずらくなることからトランジスタ６０４の駆動能力が低下し、自動的にモニタリングレベルＭＯＮの下がりすぎを防止できている。さらに、このトランジスタ６０４のドレイン側に置かれているトランスファゲート６０３のゲート電位を調整することで、前述のトランジスタ６０４のドレイン−ソース間電圧Ｖｄｓを制御可能である。本実施形態では、このトランスファゲート６０３のゲート電位を電源電圧連動型とすることで電源電圧ＶＤＤが非常にゆっくり下がった時でも、トランスファゲート６０３の電流駆動能力が電源電圧ＶＤＤによって変動して低下することからモニタリングレベルＭＯＮを確保でき、リセット信号ＲＥＳＥＴＣＴＬの生成しきい値Ｖｔｈ２（図１）を電源電圧ＶＤＤの立ち下がりの傾きによらず、ほぼ一定に保つ効果が期待できる。

仮に、タイマを用いて、時刻ｔ２から一定時間経過後の時刻ｔ３に、パワーダウンリセット信号を発生させようとすると、電源電圧ＶＤＤの立ち下がり速度が遅いときには、しきい値Ｖｔｈ２が高くなり、電源電圧ＶＤＤの立ち下がり速度が速いときには、しきい値Ｖｔｈ２が低くなる。その立ち下がり速度に応じて、しきい値Ｖｔｈ２が変化してしまう。本実施形態によれば、電源電圧ＶＤＤに追従するように、モニタリングレベルＭＯＮが変化するので、電源電圧ＶＤＤの立ち下がり速度に関係なく、一定のしきい値Ｖｔｈ２を確保することができる。

なお、シュミット回路６０５〜６１０は、入力電圧が上昇するときのしきい値と下降するときのしきい値が異なるというヒステリシス特性を有する。本実施形態では、入力電圧ＭＯＮが下降するときの動作が重要であり、上昇するときの動作は考えなくてよい。そのため、トランジスタ６０９を削除してもよい。

また、シュミット回路６０５〜６１０を単純なインバータに置き換えてもよい。すなわち、トランジスタ６０５、６０８〜６１０を削除し、ｐチャネルトランジスタ６０６のソースを電源電位ｖｄｄに接続し、ｎチャネルトランジスタ６０７のソースを基準電位ｖｓｓに接続すればよい。シュミット回路は、入力電圧の変化に対して出力電圧が急峻に変化する特性を持つので、安定した高精度の動作を確保することができる。

図８は、図６のパワーダウン検出回路に代わる他のパワーダウン検出回路の構成例を示す回路図である。図８の回路は、図６の回路にｐチャネルトランジスタ８０１を追加したものである。ｐチャネルトランジスタ８０１は、ゲートが端子Ｖ１に接続され、ソースが電源電位ｖｄｄに接続され、ドレインがノードｍｏｎに接続される。すなわち、トランジスタ８０１は、トランジスタ６０１に並列に接続される。

モニタリングレベルＭＯＮは、ダイオード接続されたトランジスタ６０１により電荷が供給されるため、電源電圧ＶＤＤに対してトランジスタ６０１のしきい値電圧分下がった電圧に充電されることになる。しかし、電源電圧ＶＤＤの変動が激しい場合、つまりパワーオンリセット信号が出てからまもなく電源電圧ＶＤＤが落ちてしまうと、モニタリングレベルＭＯＮが十分に上がり切らないケースが考えられる。この対策として、モニタリングレベルＭＯＮの初期値をリセットするためのパスとしてトランジスタ８０１を設け、モニタリングレベルＭＯＮを確保してもよい。トランジスタ８０１をオンにすることにより、モニタリングレベルＭＯＮを電源電圧ＶＤＤまで上昇させることができる。

図４の端子ｒｅｓｅｔｃｔｌについて説明する。端子ｒｅｓｅｔｃｔｌの電圧ＲＥＳＥＴＣＴＬは、上記のように、図７（Ａ）の時刻ｔ３にてローレベルからハイレベルに変化する。端子ｒｅｓｅｔｃｔｌがローレベルのときにはトランジスタ４０１及び４０２がオフしている。時刻ｔ３にて、端子ｒｅｓｅｔｃｔｌがハイレベルになると、トランジスタ４０１及び４０２がオンする。その結果、ノードＮＨがハイレベルにリセットさ、ノードＮＬがローレベルにリセットされる。これにより、端子ｐｏｒｘはハイレベルになり、端子ｐｏｒはローレベルになる。すなわち、図１において、端子ｐｏｒの電圧ＰＯＲはローレベルになる。上記のパワーダウン時のリセット信号ＰＯＲがパワーダウンリセット信号になる。なお、端子ｐｏｒｘがハイレベルになると、図５（Ｂ）及び図７（Ａ）において端子ｒｅｓｅｔｇｏの電圧ＲＥＳＥＴＧＯはローレベルになる。上記のように、ノードＮＨ及びＮＬがリセットされるので、パワーダウン直後に再びパワーオンしても、誤動作することなく、正常にリセット信号ＰＯＲを生成することができる。すなわち、パワーダウンから次のパワーオンまでの待ち時間を短くすることができる。

次に、パワーオン後に瞬間電源電圧低下して電源が瞬間復帰する場合を説明する。図８において、瞬間的に電源電圧ＶＤＤが０Ｖに低下すると、ノードｍｏｎの電荷はトランジスタ６０１のドレインを介してｎ型ウェルに排出され、ノードｍｏｎは０Ｖになる。すなわち、ｐチャネルトランジスタ６０１は、ｐ型ドレイン及びその下にｎ型ウェルを有する。このｎ型ウェルは、電源電位ｖｄｄに接続されている。電源電位ｖｄｄが０Ｖになると、ノードｍｏｎの電荷は、ｐ型ドレイン及びｎ型ウェルのダイオードを介して順方向に排出される。

ノードｍｏｎが０Ｖになるが、電源電位ｖｄｄが瞬間的に０Ｖまで下がるので、シュミット回路６０５〜６１０はハイレベルを出力することができない。すなわち、リセット信号ＲＥＳＥＴＣＴＬは、ハイレベルを出力することができない。その後、瞬間的に電源電位ｖｄｄが復帰すると、シュミット回路６０５〜６１０はハイレベルを出力し、リセット信号ＲＥＳＥＴＣＴＬはハイレベルになる。その結果、図４のノードＮＨがハイレベルにリセットされ、ノードＮＬがローレベルにリセットされ、正常に動作することができる。

図９は、図８の端子ｐｄｘに入力する参照電圧の生成回路の構成例を示す回路図である。ｐチャネルトランジスタ９０１は、ソースが電源電位ｖｄｄに接続され、ゲート及びドレインが端子ｐｄ３に接続される。ｎチャネルトランジスタ９０２は、ゲートが電源電位ｖｄｄに接続され、ドレインが端子ｐｄ３に接続され、ソースが端子ｏｕｔｘ１に接続される。ｎチャネルトランジスタ９０３は、ゲートが電源電位ｖｄｄに接続され、ドレインが端子ｏｕｔｘ１に接続され、ソースが端子ｐｄｘに接続される。ｎチャネルトランジスタ９０４は、ゲートが電源電位ｖｄｄに接続され、ドレインが端子ｐｄｘに接続され、ソースが端子ｏｕｔｘ０に接続される。ｎチャネルトランジスタ９０５は、ゲート及びドレインが端子ｏｕｔｘ０に接続され、ソースが基準電位ｖｓｓに接続される。

すなわち、ｐチャネルトランジスタ９０１は、ダイオード接続され、電源電位ｖｄｄに接続される。ｎチャネルトランジスタ９０５は、ダイオード接続され、基準電位ｖｓｓに接続される。トランジスタ９０１及び９０５間には、３つのトランジスタ９０２〜９０４が直列に接続される。トランジスタ９０２〜９０４は、抵抗として機能する。

図１０は、図９の端子ｐｄ３、ｏｕｔｘ１、ｐｄｘ及びｏｕｔｘ０の参照電圧を示すグラフである。横軸は電源電圧ＶＤＤを示し、縦軸は参照電圧を示す。各端子の参照電圧は、０℃〜７０℃の温度変化に対する電圧値を示す。端子ｐｄ３及びｏｕｔｘ１の参照電圧は、上の特性線が７０℃のときの参照電圧であり、下の特性線が０℃のときの参照電圧である。端子ｏｕｔｘ０は、上の特性線が０℃のときの参照電圧であり、下の特性線が７０℃のときの参照電圧である。端子ｐｄ３，ｏｕｔｘ１，ｏｕｔｘ０の参照電圧は、温度変化に対して特性が変化する。端子ｐｄｘの参照電圧は、０℃から７０℃まで温度を変化させても特性がほとんど同じである。そこで、温度依存性のほとんどない端子ｐｄｘの参照電位を図８のトランジスタ６０３のゲート電位として用いる。図８の回路は、温度による特性変化を防止できる。

図１１は、図２の電源検出回路に代わる他の電源検出回路の構成例を示す回路図である。図１１の回路は、図２の回路の抵抗２０１及び２０２を削除し、端子ｐｄｘを付加したものである。端子ｐｄｘは、トランジスタ２０３及び２０４のゲートに接続され、図９の参照電圧生成回路で生成される参照電圧が印加される。図１１の回路は、図２の回路と同じ動作をする。図９の参照電圧生成回路は、図２の電源検出回路及び図８のパワーダウン検出回路の端子ｐｄｘの参照電圧を生成する回路として共用されるので、回路規模を小さくすることができる。また、回路動作の温度依存性を減少させることができる。

以上のように、図２の電源検出回路は、パワーオン及びパワーダウン時に電源電圧に応じた第１の電圧が第１のしきい値より大きいとハイレベルの電圧ＰＷＲＥＮを出力し、低いとローレベルの電圧ＰＷＲＥＮを出力する。図６のパワーダウン検出回路は、パワーダウン時にローレベルの電圧ＰＷＲＥＮが出力された後、電源電圧ＶＤＤに応じた電圧ＭＯＮが第２のしきい値より小さくなるとリセット信号ＲＥＳＥＴＣＴＬを出力する。図４の出力回路は、パワーオン時にハイレベルの電圧ＰＷＲＥＮが出力されるとローレベルからハイレベルに変化するパワーオンリセット信号ＰＯＲを出力し、パワーダウン時にリセット信号ＲＥＳＥＴＣＴＬが出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号ＰＯＲを出力する。

本実施形態のリセット回路は、パワーオンリセット信号を生成するためのパワーオンリセット回路とパワーダウンリセット信号を生成するためのパワーダウンリセット回路とを合体させたものである。電源検出回路は、パワーオンリセット信号生成及びパワーダウンリセット信号生成の際に共用されるので小型のリセット回路を実現することができる。また、パワーダウン検出回路は、パワーダウン時にローレベルの電圧ＰＷＲＥＮの出力に応じて、パワーダウンを検出するので、パワーダウン時のパワーダウンリセット信号のタイミング制御を容易にし、繰り返し電源をオン／オフした時の起動不良を防ぐことができる。

本実施形態は、「電源電圧をレベル変換し、その出力をインバータ等で受け、そのインバータのしきい値でリセット信号を生成する回路」にヒステリシス特性を持った自己リセット機能を追加することでより安定した回路特性を目指したものである。追加された機能は、電源検出回路の特性として必須のヒステリシス特性である。このヒステリシス特性を持つよく知られている回路としてシュミット回路がある。電源検出回路において、参照電位やインバータ等のしきい値近傍で電源レベルの変動が発生すると、電源検出回路は発振する危険性があり、これを避けるためにシュミット回路を使って不感帯を作ることが考えられる。ところが、シュミット回路の不感帯は、フィードバックを利用したものなので電源電圧により不感帯の広さが大きく変動する。このため、シュミット回路だけではプロセスパラメータによるトランジスタ特性の変動に加え、電源電圧レベルによる不感帯幅の変動分が加わり電源検出回路としては理想的な特性を得ることができない。更に不感帯幅は電源電圧が小さくなるほど狭くなるので、低い電源電圧ではヒステリシス特性を期待できないこともある。

本実施形態は、このヒステリシス特性を相対的なフィードバックを利用したものではなく、トランジスタ６０１のしきい値と、ｐチャネルトランジスタ６０１及びｎチャネルトランジスタ６０４の引き合いとによりヒステリシス特性を実現するものである。この結果、最小のヒステリシス分はトランジスタ６０１のしきい値でほぼ保証され、更にｐチャネルトランジスタ６０１及びｎチャネルトランジスタ６０４の引き合いを利用することで電源電圧の立ち下がり速度に依存した特性でリセット信号ＲＥＳＥＴＣＴＬを生成する回路の制御電位ＭＯＮが変化するため、電源電圧の立ち下がり速度に依存しないリセットタイミングを制御できる。このリセット信号ＲＥＳＥＴＣＴＬを利用することで、リセット回路のノードＮＨ及びＮＬを強制的に初期化できるため、ノードＮＨ及びＮＬの電荷が抜けるまでの待ち時間を最小にすることができ、リセット回路の起動不良の発生率も小さく抑えることができる。

パワーダウン時にリセットがかかるために、電源立ち上げ時のように電源電圧の立ち上がりとともに各ノードの電位がそれぞれ確定し、回路として初期状態になるのではなく、リセットがかかった段階で初期状態に強制的に移行するため、状態遷移時の不安定さを排除できる。また、リセットがかかってしまえば、初期状態を確保できるので、クリティカルなノードＮＨ及びＮＬの電荷が抜けるまで電源電圧をグランドに落した後に待ち時間を設ける必要がない。クリティカルなノードＮＨ及びＮＬは初期化されているので電源電圧がグランドまで落ちきらなくても次のサイクルで正常に動作できるようになる。

パワーオン時の電源検出回路とパワーダウン時の電源検出回路が共用されているため、回路の素子点数を少なく抑えることができる。また、パワーオン時の電源検出回路とパワーダウン時のリセットを生成するパワーダウン検出回路がシンクロしているため、プロセス変動があってもヒステリシス特性が劣化しずらい。

図１２は、図１１の電源検出回路に代わるさらに他の電源検出回路の構成例を示す回路図である。図１２の回路は、図１１の回路に対し、トランジスタ２０３及び２０４を削除し、トランジスタ１２０１〜１２０６及びＭＯＳ容量１２０７を追加したものである。端子ｐｄｘの参照電圧を生成するためのトランジスタ９０１〜９０５の回路は、図９と同じである。以下、図１２の回路が図１１の回路と異なる点を説明する。

ｐチャネルトランジスタ１２０１〜１２０３のゲートは、基準電位ｖｓｓに接続される。トランジスタ１２０１は、ソースが電源電位ｖｄｄに接続され、ドレインがトランジスタ１２０２のソースに接続される。トランジスタ１２０３は、ソースがトランジスタ１２０２のドレインに接続され、ドレインがノードｐｄ４に接続される。すなわち、３つのトランジスタ１２０１〜１２０３は、電源電位ｖｄｄ及びノードｐｄ４間に直列に接続される。ノードｐｄ４は、インバータ２０６の入力端子に接続される。

ｎチャネルトランジスタ１２０４は、ゲートが端子ｐｄｘに接続され、ドレインがノードｐｄ４に接続され、ソースがｎチャネルトランジスタ１２０５のドレインに接続される。トランジスタ１２０５は、ゲートが電源電位ｖｄｄに接続され、ソースがｎチャネルトランジスタ１２０６のドレインに接続される。トランジスタ１２０６は、ゲートが端子ｐｄｘに接続され、ソースが基準電位ｖｓｓに接続される。すなわち、３つのトランジスタ１２０４〜１２０６は、ノードｐｄ４及び基準電位ｖｓｓ間に直列に接続される。トランジスタ１２０５は、抵抗として機能する。トランジスタ１２０５のゲートに、端子ｐｄｘを接続してもよい。

ＭＯＳ容量１２０７は、ＭＯＳ容量２０７と同様に、ｎチャネルトランジスタで構成され、端子ｐｄｘ及び基準電位ｖｓｓ間に接続される。ＭＯＳ容量１２０７は、端子ｐｄｘの初期値をローレベルに導く機能及び安定化容量としての機能を有する。

トランジスタ１２０１〜１２０６は、図１１のトランジスタ２０３及び２０４のインバータと同じ機能を有する。トランジスタ１２０１〜１２０３は、抵抗として機能する。端子ｐｄｘの電圧がトランジスタ１２０４及び１２０６のしきい値電圧より低いときには、トランジスタ１２０４及び１２０６がオフし、インバータ出力ノードｐｄ４がハイレベルになる。端子ｐｄｘの電圧がトランジスタ１２０４及び１２０６のしきい値電圧以上になると、トランジスタ１２０４及び１２０６がオンし、インバータ出力ノードｐｄ４がローレベルになる。以上の動作により、図１２の電源検出回路は、図２及び図１１の電源検出回路と同様の動作を行うことができる。

図１１の回路において、トランジスタ２０３及び２０４からなるインバータのしきい値を高くしたいとの要求がある。しかし、そのしきい値を高くすることは容易でない。図１２の回路では、ｎチャネルトランジスタ１２０４及び１２０６のしきい値を容易に高くすることができるメリットがある。また、図１２の回路では、図１１のｐチャネルトランジスタ２０３のプロセスばらつきによりしきい値変動による悪影響を防止することができる。

ただし、図１２の回路では、パワーオン及びパワーダウンの双方を検出するために、常に電源電圧ＶＤＤを監視する必要がある。そのため、出力端子ｐｗｒｅｎがローレベルからハイレベルに変化した後のスタンバイ時には、リーク電流Ｉ１及びＩ２が常時流れ、消費電力が大きくなってしまう課題がある。リーク電流Ｉ１は、トランジスタ９０１〜９０５を流れる電流である。リーク電流Ｉ２は、トランジスタ１２０１〜１２０３を流れる電流である。上記の課題を解決するための回路を、図１３を参照しながら、以下、説明する。

図１３は図１２の電源検出回路に代わるさらに他の電源検出回路の構成例を示す回路図であり、図１４はその動作を説明するためのタイミングチャートである。図１３の回路は、図１２の回路に対し、インバータ１３０１及びｐチャネルトランジスタ１３０２を追加したものである。これらの追加は、半導体装置のメタル層の配線を変更することで実現でき、図１２の回路と図１３の回路を容易に切り換え可能である。以下、図１３の回路が図１２の回路と異なる点を説明する。

ｐチャネルトランジスタ１２０１のゲートは、端子ｐｗｒｅｎに接続される。インバータ１３０１は、端子ｐｗｒｅｎの電圧を論理反転して、ｎチャネルトランジスタ９０４のゲートに出力する。このトランジスタ９０４は、端子ｐｄｘ及び基準電位ｖｓｓ間に接続されるトランジスタである。パワーオン時に出力端子ｐｗｒｅｎがローレベルからハイレベルに変化すると、ｐチャネルトランジスタ１２０１は、ゲートがハイレベルになってオフし、リーク電流Ｉ２が流れない。そして、ｎチャネルトランジスタ９０４は、ゲートがローレベルになってオフし、リーク電流Ｉ１が流れない。これにより、パワーオン検出後のスタンバイ状態では、リーク電流を０Ａにすることができる。この後、出力端子ｐｗｒｅｎは、電源電圧ＶＤＤと同じ電圧であるハイレベルを維持し、パワーダウンを検出しない。すなわち、パワーダウンリセット信号は生成されない。

図１２の回路では、パワーオンリセット信号及びパワーダウンリセット信号を生成するため、常時電源電圧ＶＤＤを監視する必要があった。その結果、定常的に電流Ｉ１及びＩ２が流れ、電力が消費されていた。ところが、リセット回路を使用する用途によっては、パワーダウンリセット信号を必要としない場合がある。言い換えれば、回路の内部ノードに残っていた電荷が放電されるまでの時間が確保できる場合がある。そこで、図１３の回路では、パワーオンのみを検出し、スタンバイ電流Ｉ１及びＩ２をカットすることができる。

ｐチャネルトランジスタ１３０２は、ゲートが電源電位ｖｄｄに接続され、ソース及びドレインが端子ｐｄｘに接続される。トランジスタ９０４がオフした後、端子ｐｄｘはハイレベルを維持する。トランジスタ１２０１がオフした後、ノードｐｄ４はローレベルを維持する。パワーオン検出後に、瞬間電源電圧低下の後に電源が瞬間復帰した場合には、その間、端子ｐｄｘに電荷が残っており、端子ｐｄｘはハイレベルを維持し、リセット信号ＰＯＲもハイレベルを維持してしまう問題が生じる。ｐチャネルトランジスタ１３０２を設けることにより、瞬間電源電圧低下の場合に、端子ｐｄｘの電荷を放電させて抜き出すことができる。

ｐチャネルトランジスタ１３０２は、ｐ型ドレイン、ｐ型ソース及びそれらの下にｎ型ウェルを有する。このｎ型ウェルは、電源電位ｖｄｄに接続されている。電源電位ｖｄｄが低下すると、端子ｐｄｘの電荷は、ｐ型ドレイン（ソース）及びｎ型ウェルのダイオードを介して順方向に排出される。そのため、ｐチャネルトランジスタ１３０２により、電源電圧ＶＤＤが瞬間低下した場合、端子ｐｄｘは電源電圧低下に追従することができる。その結果、瞬間電源電圧低下の際にも、リセット信号ＰＯＲは電源電圧ＶＤＤに追従して０Ｖにすることができる。電源が復帰した際には、端子ｐｗｒｅｎはローレベルからハイレベルに変化し、クリティカルなノードＮＨ及びＮＬをリセットすることができる。

図１４の時刻ｔ１において、出力端子ｐｗｒｅｎがローレベルからハイレベルに変化すると、リセット信号ＰＯＲもローレベルからハイレベルに変化し、パワーオンリセット信号が生成される。この変化時に、電流Ｉがパルス状に流れる。電流Ｉは、リセット回路全体の合計電流を示す。その後、図１２の回路では、リーク電流Ｉ１及びＩ２の合計リーク電流であるスタンバイ電流１４０２が流れてしまう。図１３の回路では、リーク電流Ｉ１及びＩ２を防止することができるので、スタンバイ電流１４０１を０Ａにすることができる。

時刻ｔ２において、パワーダウンすると、電源電圧ＶＤＤが下がる。リセット信号ＰＯＲは電源電圧ＶＤＤと同じ電圧になって下がり、パワーダウンリセット信号が生成されない。

時刻ｔ３では、時刻ｔ１と同様に、パワーオンリセット信号が生成される。期間Ｔ１は、パワーダウンにより電源電圧ＶＤＤが０Ｖになってから、再びパワーオンを検出するまでの時間である。ｐチャネルトランジスタ１３０２がない場合には、パワーダウン後に端子ｐｄｘの電荷が排出されずに残り、期間Ｔ１を長くしなければならない。すなわち、パワーダウン後に再びパワーオンするまでの時間Ｔ１を長くしないと、パワーオンリセット信号を生成することができない。ｐチャネルトランジスタ１３０２を設けることにより、パワーダウン後の端子ｐｄｘの電荷を排出し、期間Ｔ１を短くすることができる。

時刻ｔ４では、電源電圧ＶＤＤが瞬間電源電圧低下して電源が瞬間復帰している。ｐチャネルトランジスタ１３０２により、電源電圧ＶＤＤが瞬間低下した場合、端子ｐｄｘは電源電圧低下に追従することができる。その結果、瞬間電源電圧低下の際にも、リセット信号ＰＯＲは電源電圧ＶＤＤに追従して０Ｖにすることができる。

時刻ｔ５では、出力端子ｐｗｒｅｎがローレベルからハイレベルに変化し、電流Ｉがパルス状に流れる。リセット信号ＰＯＲは、ローレベルからハイレベルになる。これにより、クリティカルなノードＮＨ及びＮＬをリセットすることができる。

時刻ｔ６では、時刻ｔ２と同様に、パワーダウンすると、電源電圧ＶＤＤが下がる。リセット信号ＰＯＲは電源電圧ＶＤＤと同じ電圧になって下がり、パワーダウンリセット信号が生成されない。

以上のように、出力端子ｐｗｒｅｎがハイレベルになると、電流Ｉ１及びＩ２の電流パスが切断され、スタンバイ時のリーク電流をなくすことができ、消費電力を小さくすることができる。

図１５は、図１３の電源検出回路に代わるさらに他の電源検出回路の構成例を示す回路図である。図１５の回路は、図１２の回路モードと図１３の回路モードとを切り換えることができる。図１５の回路は、図１３の回路に対し、インバータ１３０１を削除し、ＮＡＮＤ回路１５０１及びインバータ１５０２を追加したものである。以下、図１５の回路が図１３の回路と異なる点を説明する。

ＮＡＮＤ回路１５０１は、端子ｐｗｒｅｎ及び端子ｐｄｃｔｌの信号を入力し、それらのＮＡＮＤ信号を出力する。インバータ１５０２は、ＮＡＮＤ回路１５０１の出力信号を論理反転して出力する。ｎチャネルトランジスタ９０４のゲートは、ＮＡＮＤ回路１５０１の出力端子に接続される。ｐチャネルトランジスタ１２０１のゲートは、インバータ１５０２の出力端子に接続される。

端子ｐｄｃｔｌに基準電位ｖｓｓを印加すると、図１２の電源検出回路を実現し、パワーオン及びパワーダウンの両方を検出することができる。それに対して、端子ｐｄｃｔｌに電源電位ｖｄｄを印加すると、図１３の電源検出回路を実現し、パワーオンのみを検出することができる。

端子ｐｄｃｔｌが基準電位ｖｓｓになると、端子ｐｗｒｅｎの電圧に拘わらず、ＮＡＮＤ回路１５０１はハイレベルを出力する。ｎチャネルトランジスタ９０４は、ゲートがハイレベルになり、オンする。ｐチャネルトランジスタ１２０１は、ゲートがローレベルになり、オンする。すなわち、図１５の回路は、図１２の回路と同じになる。

端子ｐｄｃｔｌが電源電位ｖｄｄになると、ＮＡＮＤ回路１５０１は、端子ｐｗｒｅｎの信号の論理反転信号を出力する。すなわち、図１５の回路は、図１２の回路と同じになる。

以上のように、端子ｐｄｃｔｌに基準電位ｖｓｓを印加することにより図１２の回路モードを設定し、端子ｐｄｃｔｌに電源電位ｖｄｄを印加することにより図１３の回路モードを設定することができる。メタル層を変更することなく、端子ｐｄｃｔｌの制御信号により論理的に回路モードを切り換えることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
パワーオン及びパワーダウン時に電源電圧に応じた第１の電圧が第１のしきい値より大きいと第１の信号を出力し、低いと第２の信号を出力する電源検出回路と、
パワーダウン時に前記第２の信号が出力された後、電源電圧に応じた第２の電圧が第２のしきい値より小さくなると第３の信号を出力するパワーダウン検出回路と、
パワーオン時に前記第１の信号が出力されるとローレベルからハイレベルに変化するパワーオンリセット信号を出力し、パワーダウン時に前記第３の信号が出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号を出力する出力回路と
を有するリセット回路。
（付記２）
前記パワーダウン検出回路は、電界効果トランジスタのダイオード接続素子及びスイッチ素子を有する付記１記載のリセット回路。
（付記３）
前記パワーダウンリセット信号が発生する電源電圧しきい値は、前記パワーオンリセット信号が発生する電源電圧しきい値よりも低い付記１記載のリセット回路。
（付記４）
前記パワーダウン検出回路は、電源電位から基準電位への電流パスにおける電流を制限するための電流制限素子を有する付記１記載のリセット回路。
（付記５）
前記出力回路は、ラッチ回路を有する付記１記載のリセット回路。
（付記６）
前記パワーダウン検出回路は、シュミット回路又はインバータを有する付記１記載のリセット回路。
（付記７）
前記電流制限素子は、電源電圧より低いゲート電圧が印加されるｎチャネル電界効果トランジスタである付記４記載のリセット回路。
（付記８）
さらに、ｎチャネル電界効果トランジスタのダイオード接続素子、及びそれに直列に接続される複数のｎチャネル電界効果トランジスタを有し、前記トランジスタ間から参照電圧を出力する参照電圧生成回路を有し、
前記参照電圧を前記ゲート電圧とする付記７記載のリセット回路。
（付記９）
前記参照電圧を前記第１の電圧とする付記８記載のリセット回路。
（付記１０）
前記パワーダウン検出回路のダイオード接続素子は、電源電位に接続されるｐチャネル電界効果トランジスタのダイオード接続素子である付記２記載のリセット回路。
（付記１１）
前記パワーダウン検出回路は、電源電位に接続され、前記ダイオード接続素子に並列に接続される電界効果トランジスタを有する付記１０記載のリセット回路。
（付記１２）
前記パワーダウン検出回路は、前記ダイオード接続素子及び基準電位間に接続される容量を有する付記２記載のリセット回路。
（付記１３）
前記参照電圧生成回路は、電源電位に接続されるｐチャネル電界効果トランジスタのダイオード接続素子と、基準電位に接続されるｎチャネル電界効果トランジスタのダイオード接続素子と、前記２つのダイオード接続素子間に接続される複数のｎチャネル電界効果トランジスタを有する付記８記載のリセット回路。
（付記１４）
前記参照電圧は、前記複数のｎチャネル電界効果トランジスタの間から出力される付記１３記載のリセット回路。
（付記１５）
前記パワーダウン検出回路は、瞬間電源電圧低下から電源が瞬間復帰すると前記第３の信号を出力する付記１０記載のリセット回路。
（付記１６）
前記パワーダウン検出回路は、
電源電位に接続されるｐチャネル電界効果トランジスタのダイオード接続素子と、
基準電位に接続され、前記第２の信号出力後にオンするｎチャネル電界効果トランジスタと、
前記ダイオード接続素子及び前記ｎチャネル電界効果トランジスタ間に接続され、その間を流れる電流を制限するための電界効果トランジスタとを有する付記２記載のリセット回路。
（付記１７）
前記パワーダウン検出回路は、
前記ダイオード接続素子及び電流制限電界効果トランジスタ間の信号を入力し、前記第３の信号を出力するためのインバータを有する付記１６記載のリセット回路。
（付記１８）
前記インバータは、シュミット回路である付記１７記載のリセット回路。
（付記１９）
前記パワーダウン検出回路は、前記ダイオード接続素子及び基準電位間に接続される容量を有する付記１７記載のリセット回路。
（付記２０）
前記出力回路は、ラッチ回路を有する付記１９記載のリセット回路。
（付記２１）
前記電源検出回路は、
基準電位及びインバータ出力端子間に接続され、前記第１の電圧を入力するｎチャネル電界効果トランジスタと、
電源電位及び前記インバータ出力端子間に接続されるｐチャネル電界効果トランジスタとを有する付記８記載のリセット回路。
（付記２２）
前記電源検出回路が前記第１の信号を出力すると、前記ｎチャネル電界効果トランジスタの直列接続の電流パスは切断される付記８記載のリセット回路。
（付記２３）
前記電源検出回路は、
基準電位及びインバータ出力端子間に接続され、前記第１の電圧を入力するｎチャネル電界効果トランジスタと、
電源電位及び前記インバータ出力端子間に接続されるｐチャネル電界効果トランジスタとを有し、
前記電源検出回路が前記第１の信号を出力すると、前記ｐチャネル電界効果トランジスタの電流パスは切断される付記１記載のリセット回路。
（付記２４）
さらに、前記参照電圧の出力端子にドレイン及び／又はソースが接続されるｐチャネル電界効果トランジスタを有する付記２２記載のリセット回路。
（付記２５）
制御信号を入力したときのみ、前記電源検出回路が前記第１の信号を出力すると、前記ｎチャネル電界効果トランジスタの直列接続の電流パスは切断される付記２２記載のリセット回路。

本発明の実施形態によるリセット回路が生成するリセット信号ＰＯＲの例を示す波形図である。本実施形態による電源検出回路の構成例を示す回路図である。パワーオンリセット信号を出力するための出力回路の構成例を示す回路図である。パワーオンリセット信号及びパワーダウンリセット信号を出力するための出力回路の構成例を示す回路図である。図５（Ａ）は電圧ＰＷＲＥＮの例を示す波形図、図５（Ｂ）は電圧ＲＥＳＥＴＧＯの例を示す波形図である。パワーダウン検出回路の構成例を示す回路図である。図７（Ａ）は電圧ＲＥＳＥＴＧＯ及び電圧ＲＥＳＥＴＣＴＬの例を示す波形図、図７（Ｂ）は電圧ＭＯＮの例を示す波形図である。他のパワーダウン検出回路の構成例を示す回路図である。参照電圧生成回路の構成例を示す回路図である。参照電圧を示すグラフである。他の電源検出回路の構成例を示す回路図である。さらに他の電源検出回路の構成例を示す回路図である。さらに他の電源検出回路の構成例を示す回路図である。図１３の電源検出回路の動作を説明するためのタイミングチャートである。さらに他の電源検出回路の構成例を示す回路図である。

符号の説明

１０１電圧変動エリア
ＶＤＤ電源電圧
ＰＯＲリセット信号
Ｖｔｈ１パワーオンしきい値
Ｖｔｈ２パワーダウンしきい値

Claims

パワーオン及びパワーダウン時に電源電圧に応じた第１の電圧が第１のしきい値より大きいと第１の信号を出力し、低いと第２の信号を出力する電源検出回路と、
パワーダウン時に前記第２の信号が出力された後、電源電圧に応じた第２の電圧が第２のしきい値より小さくなると第３の信号を出力するパワーダウン検出回路と、
パワーオン時に前記第１の信号が出力されるとローレベルからハイレベルに変化するパワーオンリセット信号を出力し、パワーダウン時に前記第３の信号が出力されるとハイレベルからローレベルに変化するパワーダウンリセット信号を出力する出力回路と
を有するリセット回路。
前記パワーダウン検出回路は、電界効果トランジスタのダイオード接続素子及びスイッチ素子を有する請求項１記載のリセット回路。
前記パワーダウンリセット信号が発生する電源電圧しきい値は、前記パワーオンリセット信号が発生する電源電圧しきい値よりも低い請求項１記載のリセット回路。
前記パワーダウン検出回路は、電源電位から基準電位への電流パスにおける電流を制限するための電流制限素子を有する請求項１記載のリセット回路。
前記パワーダウン検出回路は、シュミット回路又はインバータを有する請求項１記載のリセット回路。
前記電流制限素子は、電源電圧より低いゲート電圧が印加されるｎチャネル電界効果トランジスタである請求項４記載のリセット回路。
さらに、ｎチャネル電界効果トランジスタのダイオード接続素子、及びそれに直列に接続される複数のｎチャネル電界効果トランジスタを有し、前記トランジスタ間から参照電圧を出力する参照電圧生成回路を有し、
前記参照電圧を前記ゲート電圧とする請求項６記載のリセット回路。
前記参照電圧を前記第１の電圧とする請求項７記載のリセット回路。
前記パワーダウン検出回路は、前記ダイオード接続素子及び基準電位間に接続される容量を有する請求項２記載のリセット回路。
前記パワーダウン検出回路は、電源電位に接続されるｐチャネル電界効果トランジスタのダイオード接続素子を有し、瞬間電源電圧低下から電源が瞬間復帰すると前記第３の信号を出力する請求項１記載のリセット回路。