JP6792667B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6792667B2
JP6792667B2 JP2019090612A JP2019090612A JP6792667B2 JP 6792667 B2 JP6792667 B2 JP 6792667B2 JP 2019090612 A JP2019090612 A JP 2019090612A JP 2019090612 A JP2019090612 A JP 2019090612A JP 6792667 B2 JP6792667 B2 JP 6792667B2
Authority
JP
Japan
Prior art keywords
power
circuit
voltage
detection circuit
detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019090612A
Other languages
English (en)
Other versions
JP2020187808A (ja
Inventor
須藤　直昭
直昭 須藤
Original Assignee
ウィンボンド エレクトロニクス コーポレーション
ウィンボンド エレクトロニクス コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウィンボンド エレクトロニクス コーポレーション, ウィンボンド エレクトロニクス コーポレーション filed Critical ウィンボンド エレクトロニクス コーポレーション
Priority to JP2019090612A priority Critical patent/JP6792667B2/ja
Priority to CN202010371385.8A priority patent/CN111933208B/zh
Priority to KR1020200054459A priority patent/KR102298788B1/ko
Priority to US15/930,078 priority patent/US10910036B2/en
Publication of JP2020187808A publication Critical patent/JP2020187808A/ja
Application granted granted Critical
Publication of JP6792667B2 publication Critical patent/JP6792667B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、パワーダウン検出に関する。
ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションなどの設定情報を格納するためフューズセルを使用している。フューズセルは、例えば、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設定される。フラッシュメモリは、電源投入時、パワーアップ動作として、フューズセルから設定情報を読み出し、これを内部レジスタにロードする。パワーアップ動作終了後、コントローラは、内部レジスタに保持された設定情報に基づき各動作を制御する（特許文献１）。
特許第６４９４１３９号公報
フラッシュメモリの電源投入時のパワーアップ検出動作と、電源降下時のパワーダウン検出動作について図１を参照して説明する。図１は、外部から供給される電圧と時間との関係を表している。
パワーアップ検出部は、例えば、３．０Ｖの電圧が供給されるフラッシュメモリにおいて、その動作保証電圧が２．７〜３．３Ｖであるとき、電源投入時にパワーアップ動作を開始させるための電圧として、約２．２Ｖのパワーアップ電圧レベルＶ＿ＰＵを検出する。パワーアップ検出部は、最初に、比較的精度の高くない検出回路を用いて供給電圧が一定電圧に到達したことを検出し、次に、比較的精度の高い検出回路を用いて供給電圧がパワーアップ電圧レベルＶ＿ＰＵに到達したことを検出する。精度の高い検出回路は、基準電圧発生回路や、基準電圧を供給電圧とを比較する比較回路とを含んでいる。パワーアップ電圧レベルＶ＿ＰＵが検出されると、パワーアップシーケンスが実行され、内部回路が初期化（リセット）され、メモリセルアレイのフューズセルから読み出された設定情報がレジスタにセットされる、といった動作が行われる。その後、供給電圧が動作保証電圧に上昇すると、通常の動作が開始される。
図２に、従来のパワーダウン検出部を示す。パワーダウン検出部１０は、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下したことを検出すると、ＣＰＵやロジック回路等の内部回路２０にリセット信号を出力する。例えば、外部の電力供給能力が低かったり、内部回路２０の動作により大きなピーク電流が発生したとき、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下する。内部回路２０は、パワーダウン検出部１０からリセット信号を受け取ると、パワーダウン動作を実行し、内部回路２０のチャージポンプ回路の動作を停止したり、ＣＰＵやロジック等のリセットを行う。
パワーダウン電圧レベルＶ＿ＰＤは、パワーアップ電圧レベルＶ＿ＰＵよりも低く、（そうでなければ、パワーアップ動作後にパワーダウン動作が実行され、フラッシュメモリを動作させることができない）、また、パワーダウン電圧レベルＶ＿ＰＤおよびパワーアップ電圧レベルＶ＿ＰＵは、内部回路のＣＭＯＳの動作電圧Ｖｔ（例えば、ＰＭＯＳのしきい値とＮＭＯＳのしきい値の合計）よりも大きく設定される（そうでなければ、パワーアップ動作やパワーダウン動作を正しく実行させることができない）。
また、フラッシュメモリがスタンバイ状態にあるとき、その状態で消費が許される消費電流が仕様で定義されている。このような制約のため、パワーダウン検出部１０は、スタンバイ状態の許容消費電流を超えないように、動作電流が最小となるように構成される。例えば図３に示すように、パワーダウン検出部１０は、抵抗分圧とインバータを用いた簡易な回路から構成され、パワーダウン電圧レベルＶ＿ＰＤを検出したとき、Ｈレベルの検出信号Ｖｄｅｔを出力する。
パワーダウン検出部１０は、パワーアップ検出部のように基準電圧発生回路や比較回路を含まないため、消費電力を低減させることができるが、その反面、パワーアップ検出部よりも検出精度が悪くなる。このため、図１に示すように、パワーダウン検出部１０の検出範囲Ｈ２のバラツキは、パワーアップ検出部の検出範囲Ｈ１のバラツキよりも大きくなる。
このようなパワーダウン検出部１０を用いた場合、検出範囲Ｈ２のバラツキが大きいために正しくパワーダウン電圧レベルＶ＿ＰＤを検出することができないという本質的な問題を抱えている。フラッシュメモリがスタンバイ状態であれば、パワーダウン電圧レベルＶ＿ＰＤの検出範囲に多少の誤差があっても特に影響はないが、内部回路が動作中のビジー状態でパワーダウン電圧レベルＶ＿ＰＤを正しく検出できないと、フラッシュメモリに深刻な問題を引き起こすおそれがある。例えば、プログラム動作や消去動作中に、供給電圧がパワーダウン電圧レベルＶ＿ＰＤよりも降下してもパワーダウン動作が開始されないと、誤動作により予期していない回路に高電圧が印加されて回路が故障したり、メモリセルに誤ってデータがプログラムされて元のデータが破壊されてしまう。
本発明は、このような従来の課題を解決するものであり、消費電力を低減しつつ正確にパワーダウン動作を実行することができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、供給電圧が一定電圧に降下したことを検出する第１の検出回路と、第１の検出回路よりも高い検出精度を有し、供給電圧が一定電圧に降下したことを検出する第２の検出回路と、内部回路が動作状態であるとき第２の検出回路を選択し、内部回路が待機状態であるとき第１の検出回路を選択する選択手段と、第１の検出回路または第２の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段とを有する。
ある実施態様では、前記第２の検出回路は、基準電圧を生成する基準電圧生成回路と、当該基準電圧と電源電圧とを比較する比較回路を含み、前記第１の検出回路は、基準電圧生成回路を含まない。ある実施態様では、前記動作状態は、外部からのコマンドに基づき内部回路が動作する状態を含み、前記待機状態は、外部からのコマンドを受け付け可能な状態を含む。ある実施態様では、前記動作状態は、フラッシュメモリのビジー状態であり、前記待機状態は、フラッシュメモリのレディ状態である。ある実施態様では、前記ビジー状態は、外部端子から出力されるビジー信号により規定され、前記レディ態は、外部端子から出力されるレディ信号により規定される。ある実施態様では、前記選択手段は、前記内部回路が動作状態であり、かつ予め決められた特定の動作をするとき前記第２の検出回路を選択する。ある実施態様では、前記選択手段は、コントローラが実行する前記特定の動作に関する命令コードに応答して前記第２の検出回路を選択する。ある実施態様では、前記特定の動作は、チャージポンプ回路の動作である。ある実施態様では、前記特定の動作は、メモリセルアレイの選択ページの読出しを行うときのビット線のプリチャージ動作である。ある実施態様では、前記第１および第２の検出回路が検出する電圧レベルは、パワーアップ検出回路が検出する電圧レベルよりも低く、かつＣＭＯＳの動作可能な電圧レベルよりも高い。
本発明によれば、内部回路が動作状態であるとき第２の検出回路を選択し、内部回路が待機状態であるとき第１の検出回路を選択し、選択された第１の検出回路または第２の検出回路の検出結果に応答してパワーダウン動作を実行するようにしたので、消費電力を低減しつつ正確にパワーダウン動作を実行することができる。
フラッシュメモリのパワーアップ検出動作とパワーダウン検出動作とを説明するグラフである。 従来のパワーダウン検出部を示す図である。 従来のパワーダウン検出部の構成例を示す図である。 本発明の実施例に係るフラッシュメモリの内部構成を示すブロック図である。 本発明の実施例に係るパワーダウン検出部の構成を示す図である。 本発明の実施例に係る基準電圧発生回路の一例を示す図である。 本発明の実施例に係る高精度電圧検出回路の一例を示す図である。 本発明の実施例に係るパワーダウン検出部の動作を説明する図である。 本発明の実施例によるビジー状態のときのパワーダウン検出部の検出範囲のバラツキを説明する図である。 本発明の他の実施例に係るパワーダウン検出部の動作を説明する図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、好ましい態様では、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、抵抗変化型メモリ、磁気変化型メモリ等の不揮発性メモリである。以下の説明では、ＮＡＮＤ型のフラッシュメモリを例示する。
本発明の実施例に係るフラッシュメモリの概略構成を図４に示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０と、電源投入時に外部端子から供給される供給電圧Ｖｃｃを監視し、パワーアップ電圧レベルＶ＿ＰＵを検出し、パワーアップ検出信号ＰＷＲＤＥＴを出力するパワーアップ検出部１９０と、供給電圧Ｖｃｃを監視し、パワーダウン電圧レベルＶ＿ＰＤを検出し、パワーダウン検出信号ＤＥＴ＿Ｈ／ＤＥＴ＿Ｌを出力するパワーダウン検出部２００とを含んで構成される。
メモリセルアレイ１１０は、列方向に配置されたｍ個のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
パワーアップ電圧検出部１９０は、電源投入時にフラッシュメモリ１００に供給される供給電圧Ｖｃｃがパワーアップ電圧レベルＶ＿ＰＵに到達したことを検出すると、パワーアップ検出信号ＰＷＲＤＥＴをコントローラ１４０に出力する。コントローラ１４０は、例えば、ＣＰＵやＲＯＭ／ＲＡＭなどを含み、ＲＯＭ／ＲＡＭには、パワーアップ動作、パワーダウン動作、読出し動作、プログラム動作、消去動作等を実行するための命令やデータ等のコードが格納されている。コントローラ１４０は、パワーアップ検出信号ＰＷＲＤＥＴを受け取ると、これに応答してＲＯＭ／ＲＡＭから読み出されたコードに従いパワーアップ動作を実行する。パワーアップ動作では、コントローラ１４０を含む内部回路のリセットや、メモリセルアレイ１１０のフューズセルの読出し等が行われる。
パワーダウン検出部２００は、供給電圧Ｖｃｃがパワーダウン検出レベルＶ＿ＰＤに降下したことを検出すると、フラッシュメモリ１００の動作状態に応じてパワーダウン検出信号ＤＥＴ＿ＬまたはＤＥＴ＿Ｈをコントローラ１４０に出力する。コントローラ１４０は、パワーダウン検出信号ＤＥＴ＿Ｌ／ＤＥＴ＿Ｈを受け取ると、これに応答してＲＯＭ／ＲＡＭから読み出されたコードに従いパワーダウン動作を実行する。パワーダウン動作では、コントローラ１４０を含む内部回路のリセットや、チャージポンプ回路の停止等が行われる。
図５に、本実施例のパワーダウン検出部２００の内部構成を示す。同図に示すように、パワーダウン検出部２００は、低電力電圧検出回路２１０、高精度電圧検出回路２２０およびセレクタ２３０を有する。低電力電圧検出回路２１０は、比較的簡易な回路で、より消費電力を低減可能な回路から構成され、例えば、図３に示すような抵抗とインバータとを有する検出回路１０から構成される。検出回路１０は、供給電圧Ｖｃｃを常時モニターし、検出ノードＮがパワーダウン電圧レベルＶ＿ＰＤに降下したとき、検出ノードＮの電圧がインバータのしきい値以下となるように抵抗の大きさが選択される。こうして、低電力電圧検出回路２１０は、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下したことを検出すると、その検出結果を表すＨレベルの検出信号ＤＥＴ＿Ｌをセレクタ２３０に出力する（図３の検出信号Ｖｄｅｔが対応する）。
高精度電圧検出回路２２０は、基準電圧Ｖｒｅｆを発生する基準電圧発生器２２２と、基準電圧発生器２２２で発生された基準電圧Ｖｒｅｆと供給電圧Ｖｃｃとを比較する比較回路２２４とを含む。基準電圧Ｖｒｅｆは、パワーダウン電圧レベルＶ＿ＰＤに設定され、比較回路２２４は、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤ以下に降下すると、それを表すＨレベルの検出信号ＤＥＴ＿Ｈをセレクタ２３０に出力する。
基準電圧発生回路２２２は、特にその構成を限定されないが、例えば、電源電圧の変動や動作温度にほとんど依存しないバンドギャップリファレンス回路（ＢＧＲ回路）が用いられる。図６に、一般的なＢＧＲ回路を示す。同図に示すように、ＢＧＲ回路は、電源電圧ＶｃｃとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路に直列に接続されたＰＭＯＳトランジスタＰ１、抵抗Ｒ１、バイポーラトランジスタＱ１を含み、第２の電流経路に直列に接続されたＰＭＯＳトランジスタＰ２、抵抗Ｒ２、Ｒ、バイポーラトランジスタＱ２を含み、さらに抵抗Ｒ１とトランジスタＱ１とを共通接続するノードＶＮを反転入力端子（−）に接続し、抵抗Ｒ２と抵抗Ｒとを共通接続するノードＶＰを非反転入力端子（＋）に接続し、出力端子をトランジスタＰ１、Ｐ２のゲートに共通接続する差動増幅回路ＡＭＰを含む。差動増幅回路ＡＭＰは、トランジスタＱ１の順方向電圧と、トランジスタＱ２の順方向電圧に抵抗Ｒに生じる電圧を加算した電圧とが等しくなるように、出力電圧を調整し、出力ノードＢＧＲからは基準電圧Ｖｒｅｆが出力される。
比較回路２２４は、特にその構成を限定されないが、例えば、図７に示すように、供給電圧Ｖｃｃから生成された内部電圧ＶＩと基準電圧Ｖｒｅｆとを比較するコンパレータＣＭＰを含む。基準電圧Ｖｒｅｆ＝パワーダウン電圧レベルＶ＿ＰＤとする。コンパレータＣＭＰは、ＶＩ＞Ｖｒｅｆのとき、Ｌレベルの検出信号ＤＥＴ＿Ｈを出力し、Ｖｒｅｆ≧ＶＩのとき、Ｈレベルの検出信号ＤＥＴ＿Ｈを出力する。
基準電圧発生器２２２および比較回路２２４は、コントローラ１４０からのイネーブル／ディスエーブル信号に応答して動作または非動作となる。後述するように、コントローラ１４０は、フラッシュメモリがビジー状態であるとき、高精度電圧検出回路２２０を動作させるためのイネーブル信号を出力し、スタンバイ状態であるとき、高精度電圧検出回路２２０を非動作にするためのディスエーブル信号を出力する。
セレクタ２３０は、低電力電圧検出回路２１０からの検出信号ＤＥＴ＿Ｌと高精度電圧検出回路２２０からの検出信号ＤＥＴ＿Ｈとを受け取り、コントローラ１４０からの選択信号ＳＥＬに基づきいずれかの検出信号を選択し、選択した検出信号をコントローラ１４０に出力する。コントローラ１４０は、ビジー状態であるとき、高精度電圧検出回路２２０の検出信号ＤＥＴ＿Ｈを選択させ、スタンバイ状態であるとき、低電力電圧検出回路２１０の検出信号ＤＥＴ＿Ｌを選択させる。
次に、コントローラ１４０によるパワーダウン検出部２００の制御について説明する。図８は、コントローラ１４０によるパワーダウン検出部２００の制御内容を説明する動作フローである。コントローラ１４０は、フラッシュメモリ１００がビジー状態か否かを判定する（Ｓ１００）。ビジー状態とは、フラッシュメモリ１００の内部回路（コントローラや周辺回路を含む）が動作をしている状態であり、例えば、ユーザーからのコマンドを受け取り、当該コマンドに基づき読出し動作、プログラム動作あるいは消去動作などを実行している状態である。スタンバイ状態とは、内部回路が本質的な動作をしていない状態であり、例えば、ユーザーからのコマンドを受け取ることができる状態である。
コントローラ１４０は、ビジー状態であると判定した場合、イネーブル信号を出力して高精度電圧検出回路２２０を動作させ（Ｓ１１０）、かつ、選択信号ＳＥＬにより高精度電圧検出回路２２０の検出信号ＤＥＴ＿Ｈをセレクタ２３０に選択させる（Ｓ１２０）。つまり、ビジー状態では、低電力電圧検出回路２１０と高精度電圧検出回路２２０の双方が動作しているが、セレクタ２３０により高精度電圧検出回路２２０の検出信号ＤＥＴ＿Ｈがコントローラ１４０に提供される。
一方、コントローラ１４０は、フラッシュメモリがビジー状態でないと判定した場合、つまり、スタンバイ状態であると判定した場合、ディスエーブル信号を出力して高精度電圧検出回路２２０を非動作にし（Ｓ１３０）、かつ、選択信号ＳＥＬにより低電力電圧検出回路２１０の検出信号ＤＥＴ＿Ｌをセレクタ２３０に選択させる（Ｓ１４０）。つまり、スタンバイ状態では、低電力電圧検出回路２１０のみが動作し、セレクタ２３０により低電力電圧検出回路２１０の検出信号ＤＥＴ＿Ｌがコントローラ１４０に提供される。
図９は、本実施例によるビジー状態のときのパワーダウン電圧レベルＶ＿ＰＤの検出範囲Ｈ３を示している。上記したように、ビジー状態では、高精度電圧検出回路２２０を用いてパワーダウン電圧レベルＶ＿ＰＤを検出するため、低電力電圧検出回路２１０を用いたときよりも検出精度が高く、検出範囲Ｈ３のバラツキを小さくすることができる。ビジー状態では、内部回路が動作しており、この期間中にパワーダウン電圧レベルＶ＿ＰＤを正しく検出することで、例えば、パワーダウン電圧レベルＶ＿ＰＤよりも低い電圧で内部回路が動作することが抑制され、その結果、誤動作による回路の故障やデータ破壊等を防止することができる。他方、内部回路が動作していないスタンバイ状態では、高精度電圧検出回路２２０を非動作にし、低電力電圧検出回路２１０のみを動作させることで、スタンバイ状態の許容消費電力の制約を順守することができる。
ここで、パワーアップ検出部１９０にも、パワーアップ電圧レベルＶ＿ＰＵの検出において高い精度が要求される。このため、パワーアップ検出部１９０もまた、基準電圧発生器や比較回路を用いた高精度電圧検出回路を利用する。従って、パワーダウン検出部２００の高精度電圧検出回路２２０は、パワーアップ検出部１９０の高精度電圧検出回路を利用するものであってもよい。この場合、パワーアップシーケンスが終了した後、高精度電圧検出回路の検出レベルがパワーアップ電圧レベルＶ＿ＰＵからパワーダウン電圧レベルＶ＿ＰＤに変更される。
次に、本発明の別の実施例について説明する。上記実施例では、ビジー状態であるとき、高精度電圧検出回路２２０を動作させる例を示したが、本実施例では、ビジー状態のさらに詳細な動作に応答して高精度電圧検出回路２２０の動作を制御する。
図１０は、フラッシュメモリの読出し動作時の各部の波形を示している。コントローラ１４０は、外部から読出しコマンドやアドレスが入力されたことに応答して読出し動作を開始する。ＭＯＤＥは、そのときの詳細な動作モードを示している。例えば、ＭＯＤＥ「１ｈ」は、チャージポンプ回路を起動する期間を示し、「３ｈ」は、グローバルビット線ＧＢＬのプリチャージを開始する期間を示している。ＢＵＳＹは、コントローラ１４０が読出し動作を実行する期間を示している。チャージポンプ回路が起動される「１ｈ」の期間、グローバルビット線ＧＢＬにプリチャージする期間においてピーク電流が発生するため、供給電圧Ｖｃｃが一時的に降下する。
先の実施例では、コントローラ１４０は、ＢＵＳＹ信号がＨレベルであるとき、高精度電圧検出回路２２０を動作させ、その検出信号ＤＥＴ＿Ｈに基づきパワーダウン動作を実行したが、本実施例では、コントローラ１４０は、ビジー期間中、ＭＯＤＥ「１ｈ」および「３ｈ」の特定の動作が行われるときに高精度電圧検出回路２２０を動作させる。このような動作制御をすることで、さらなる消費電力の低減を図ることができる。
上記実施例では、コントローラ１４０がビジー状態か否かを判定して高精度電圧検出回路を動作させたが、ビジー状態は、例えば、フラッシュメモリがビジー信号やレディ信号を出力する外部端子を備えている場合には、ビジー信号またはレディ信号に応答してビジー状態またはスタンバイ状態を判定するようにしてもよい。さらに上記実施例では、ＮＡＮＤ型フラッシュメモリを例示したが、本発明は、これに限らず、他の不揮発性メモリのパワーダウン検出にも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：内部電圧発生回路 １９０：パワーオン検出部
２００：パワーダウン検出部 ２１０：低電力電圧検出部
２２０：高精度電圧検出回路 ２３０：セレクタ

Claims (10)

  1. 供給電圧が一定電圧に降下したことを検出する第１の検出回路と、
    第１の検出回路よりも高い検出精度を有し、供給電圧が一定電圧に降下したことを検出する第２の検出回路と、
    内部回路が動作状態であるとき第２の検出回路を選択し、内部回路が待機状態であるとき第１の検出回路を選択する選択手段と、
    第１の検出回路または第２の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段と、
    を有する半導体記憶装置。
  2. 前記第２の検出回路は、基準電圧を生成する基準電圧生成回路と、当該基準電圧と電源電圧とを比較する比較回路を含み、前記第１の検出回路は、基準電圧生成回路を含まない、請求項１に記載の半導体記憶装置。
  3. 前記動作状態は、外部からのコマンドに基づき内部回路が動作する状態を含み、前記待機状態は、外部からのコマンドを受け付け可能な状態を含む、請求項１または２に記載の半導体記憶装置。
  4. 前記動作状態は、フラッシュメモリのビジー状態であり、前記待機状態は、フラッシュメモリのレディ状態である、請求項１または３に記載の半導体記憶装置。
  5. 前記ビジー状態は、外部端子から出力されるビジー信号により規定され、前記レディ状態は、外部端子から出力されるレディ信号により規定される、請求項４に記載の半導体記憶装置。
  6. 前記選択手段は、前記内部回路が動作状態であり、かつ予め決められた特定の動作をするとき前記第２の検出回路を選択する、請求項１に記載の半導体記憶装置。
  7. 前記選択手段は、コントローラが実行する前記特定の動作に関する命令コードに応答して前記第２の検出回路を選択する、請求項６に記載の半導体記憶装置。
  8. 前記特定の動作は、チャージポンプ回路の動作である、請求項６または７に記載の半導体記憶装置。
  9. 前記特定の動作は、メモリセルアレイの選択ページの読出しを行うときのビット線のプリチャージ動作である、請求項６または７に記載の半導体記憶装置。
  10. 前記第１および第２の検出回路が検出する電圧レベルは、パワーアップ検出回路が検出する電圧レベルよりも低く、かつＣＭＯＳの動作可能な電圧レベルよりも高い、請求項１ないし９いずれか１つに記載の半導体記憶装置。
JP2019090612A 2019-05-13 2019-05-13 半導体記憶装置 Active JP6792667B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019090612A JP6792667B2 (ja) 2019-05-13 2019-05-13 半導体記憶装置
CN202010371385.8A CN111933208B (zh) 2019-05-13 2020-05-06 半导体存储装置
KR1020200054459A KR102298788B1 (ko) 2019-05-13 2020-05-07 반도체 기억장치
US15/930,078 US10910036B2 (en) 2019-05-13 2020-05-12 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019090612A JP6792667B2 (ja) 2019-05-13 2019-05-13 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2020187808A JP2020187808A (ja) 2020-11-19
JP6792667B2 true JP6792667B2 (ja) 2020-11-25

Family

ID=73221920

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019090612A Active JP6792667B2 (ja) 2019-05-13 2019-05-13 半導体記憶装置

Country Status (4)

Country Link
US (1) US10910036B2 (ja)
JP (1) JP6792667B2 (ja)
KR (1) KR102298788B1 (ja)
CN (1) CN111933208B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6748760B1 (ja) * 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US20230091623A1 (en) * 2021-09-23 2023-03-23 Nanya Technology Corporation Defect inspecting method and system performing the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54162417A (en) * 1978-06-14 1979-12-24 Hitachi Ltd Low voltage detector circuit
KR100234389B1 (ko) * 1996-09-13 1999-12-15 윤종용 전압 검출 회로
JPH10149699A (ja) * 1996-11-18 1998-06-02 Mitsubishi Electric Corp 半導体回路装置
KR100259341B1 (ko) * 1997-05-31 2000-06-15 김영환 파워다운 제어장치
US6031755A (en) * 1998-03-25 2000-02-29 Rohm Co., Ltd. Non-volatile semiconductor memory device and its testing method
JP2001035193A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体記憶装置
US6249473B1 (en) * 2000-02-21 2001-06-19 Vanguard International Semiconductor Corporation Power down system for regulated internal voltage supply in DRAM
US6560158B2 (en) * 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP3822532B2 (ja) * 2001-06-29 2006-09-20 株式会社東芝 半導体記憶装置
KR100408723B1 (ko) * 2001-12-21 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 소자의 파워-업 신호 발생장치
JP3933467B2 (ja) * 2001-12-27 2007-06-20 株式会社東芝 電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード
US7143298B2 (en) 2002-04-18 2006-11-28 Ge Fanuc Automation North America, Inc. Methods and apparatus for backing up a memory device
KR100551074B1 (ko) * 2003-12-30 2006-02-10 주식회사 하이닉스반도체 반도체 메모리 소자의 파워업 회로
JP4504108B2 (ja) * 2004-06-15 2010-07-14 富士通セミコンダクター株式会社 リセット回路
JP4284247B2 (ja) 2004-08-13 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
US7573735B2 (en) * 2006-09-08 2009-08-11 Kabushiki Kaisha Toshiba Systems and methods for improving memory reliability
US7577053B2 (en) * 2006-11-13 2009-08-18 Qimonda North America Corp. Memory including deep power down mode
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
TWI473115B (zh) 2008-01-10 2015-02-11 Winbond Electronics Corp 記憶體及其電壓監控裝置
KR101124318B1 (ko) * 2010-03-26 2012-03-27 주식회사 하이닉스반도체 전기적 퓨즈 회로 및 구동 방법
JP5085744B2 (ja) * 2011-01-05 2012-11-28 株式会社東芝 半導体記憶装置
KR101984901B1 (ko) * 2012-05-17 2019-05-31 삼성전자 주식회사 자기 메모리 셀을 갖는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102084547B1 (ko) * 2013-01-18 2020-03-05 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 외부 전원 제어 방법
US9036445B1 (en) * 2014-02-06 2015-05-19 SK Hynix Inc. Semiconductor devices
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
JP6494139B1 (ja) 2018-01-11 2019-04-03 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN107993685A (zh) 2018-01-12 2018-05-04 厦门理工学院 一种用于阻变存储器的双参考源的自调谐写驱动电路
JP6748760B1 (ja) * 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Also Published As

Publication number Publication date
KR102298788B1 (ko) 2021-09-07
KR20200131747A (ko) 2020-11-24
CN111933208A (zh) 2020-11-13
US10910036B2 (en) 2021-02-02
JP2020187808A (ja) 2020-11-19
US20200365198A1 (en) 2020-11-19
CN111933208B (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
JP3688899B2 (ja) 半導体集積回路装置
JP6748760B1 (ja) 半導体記憶装置
KR102298788B1 (ko) 반도체 기억장치
JP2009146467A (ja) 半導体集積回路装置
CN113628660B (zh) 断电检测电路及半导体存储装置
JP4284247B2 (ja) 不揮発性半導体記憶装置
KR102256760B1 (ko) 기준전압 발생회로, 파워 온 검출회로 및 반도체 장치
US8154929B2 (en) Flash memory device controlling common source line voltage, program-verify method, and memory system
TWI727424B (zh) 半導體記憶裝置
TWI779641B (zh) 斷電檢測電路及半導體儲存裝置
CN110491436B (zh) 半导体元件

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201013

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201106

R150 Certificate of patent or registration of utility model

Ref document number: 6792667

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250