CN102866340B - 负偏压温度不稳定性测试附加电路及测试方法 - Google Patents

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Abstract

本发明提供了一种用于负偏压温度不稳定性(NBTI)测试的附加电路及测试方法，其中，附加电路分别连接源-测量单元和待测PMOS；附加电路包括一个NMOS；NMOS的基极通过电阻R0与NMOS的源极电连接；NMOS的漏极通过电阻R1与待测的PMOS栅极电连接；NMOS的栅极通过电阻R2与待测的PMOS栅极电连接；NMOS基极的电位设置为小于0V，源-测量单元电压输入端与NMOS的栅极相连。当源-测量单元输入电压变为0V时，由于R2电阻分压，使得待测PMOS栅极电压小于0V，即等于在断开应力电压后出现NBTI恢复效应时，仍有一个R2的分压电压施加在待测PMOS的栅极，抑制了PMOS中NBTI的恢复效应，使得测量结果更加精确。

Description

负偏压温度不稳定性测试附加电路及测试方法
技术领域
本发明涉及半导体测试领域，尤其涉及一种负偏压温度不稳定性(negative bias temperature instability，NBTI)测试附加电路及测试方法。
背景技术
负偏压温度不稳定性(negative bias temperature instability，NBTI)是影响CMOS(Complementary Metal Oxide Semiconductor互补金属氧化物半导体)集成电路可靠性的重要因素。NBTI现象很早就已经被发现，对于较大尺寸的半导体器件，NBTI效应对其可靠性的影响并不大，因此未得到足够的重视。随着超大规模集成电路技术向超深亚微米的迅速发展，器件沟槽长度L和栅氧厚度tox的不断缩小，加在栅极氧化层上的电压越来越高，工作温度也相应提高，器件对工作阀值电压越来越敏感，由于NBTI效应导致的PMOS(P型金属-氧化物-半导体)电性参数退化(如阀值电压)已经成为影响PMOS器件寿命和集成电路可靠性的关键问题。
NBTI效应发生在PMOS器件的栅极处于负偏压下时，即PMOS栅极电压小于0并且数值大于PMOS的阀值电压时，此时PMOS的一些参数会发生变化，如饱和漏极电流Idsat和跨导Gm不断减小、阀值电压绝对值会不断增大，且NBTI效应会随着栅极上的偏置电压的增加和温度的升高而更加显著。
传统NBTI测量方式是将测试机台中源-测量单元(SMU)的电压输入端连接待测PMOS栅极，将待测PMOS的基极源极漏极都接地。测试时，利用SMU对PMOS施加应力电压Vstress，应力电压Vstress小于0V，其数值大于PMOS阀值电压的数值，撤去应力电压后将一系列测试电压Vmeasure依次连接至PMOS栅极，测试电压Vmeasure小于等于0V，且其数值大于等于0小于等于PMOS阀值电压的数值，并测量出各个测试电压对应的器件漏电流Id，从而得到一系列的Id-Vmeasure对应关系数据，最后计算出阀值电压。但是，NBTI效应存在严重的动态恢复效应(recovery)，在撤除应力电压后，由动态恢复效应引起的PMOS电性参数衰退在撤去应力电压后最多可以恢复80％，即使是在应力电压撤去后的1秒钟以内，就可以回复50％。由于现有测量方法，使得栅应力电压不连续以及较长的测量时间，PMOS的阀值电压在撤销了应力，会引起较大的NBTI动态恢复，因而得到的阀值电压值将是恢复了一定幅度的阀值电压，与应力影响下的实际阀值电压值有偏移，使得NBTI测试的误差较大，降低了NBTI测试的准确性。图1为传统测试时由SMU加到PMOS栅极的电压变化示意图，如图所示，首先SMU对待测PMOS的栅极施加应力电压Vstress一段时间，然后撤销应力电压Vstress后加上测试电压Vmeasure进行测量，但是在撤去电场应力到开始测量电性参数之间的时间会出现延迟，即图1中Twait(延迟)阶段，待测PMOS此时的栅电压Vg＝GND，待测PMOS将逐渐向施加应力前的初始值恢复。
目前主要采用的避免NBTI恢复效应的测量方法是一种被称为On-the-Fly(瞬时)的测量方法。此方法是在待测PMOS栅极施加应力电压后略微改变栅极上的电压，分别测得电压改变前后的线性区漏电流Id，再通过相关的公式推导出阀值电压。图2为通过On-the-Fly测试时由SMU加到PMOS栅极的电压变化示意图，如图2所示，通过将栅电压直接改变至待测PMOS的工作电压(而不是先将到0，然后改变至工作电压)，然后测量器件的线性区漏电流Id，来测量NBTI效应。然而，旧式的测试机台中的SMU并不能提供On-the-Fly测试需要的特殊条件，更换设备则需要更高的成本。
发明内容
本发明提供了一种NBTI测试附加电路及测试方法，在减少成本的同时有效的避免了现有技术中在测量NBTI时出现的恢复效应。
本发明解决上述技术问题的技术方案如下：一种NBTI测试附加电路，分别连接源-测量单元和待测PMOS，所述测试电路包括一个NMOS；其中，NMOS的基极通过电阻R0与NMOS的源极电连接；NMOS的漏极通过电阻R1与待测的PMOS栅极电连接；NMOS的栅极通过电阻R2与待测的PMOS栅极电连接；NMOS基极的电位设置为小于0V，源-测量单元电压输入端与所述NMOS的栅极相连。
进一步，所述源-测量单元的电压输入端电压小于等于0V；所述待测PMOS的源极、漏极和基极电势设置为0V。所述R2大于R1电阻。
本发明的有益效果是：当源-测量单元输入电压变为0V时，即撤除应力电压Vstress后，由于测试电路中的NMOS源极处于小于0V的低电位，NMOS处于导通状态，电流方向为R0-源极-漏极-R1-R2。此时虽然撤除了应力电压，但是由于R2电阻分压，使得待测PMOS栅极电压小于0V，即等于在断开应力电压后出现NBTI恢复效应时，仍有一个R2的分压电压对待测PMOS施加应力，抑制了PMOS中NBTI的恢复效应，测量得到的各参数更加趋近于施加应力电压产生NBTI效应时的参数值，使得测量结果更加精确。
本发明还提供了一种基于如上所述的NBTI测试附加电路的测试方法，包括：
利用所述源-测量单元通过所述负偏压温度不稳定性测试附加电路对待测PMOS施加应力电压；
撤去所述应力电压；
利用所述源-测量单元通过所述负偏压温度不稳定性测试附加电路对待测PMOS施加测试电压，并测量对应测试电压的PMOS漏电流。
进一步，所述测试电压小于等于0，且测试电压数值上大于等于0V且小于等于待测PMOS的工作电压数值，应力电压小于0，且应力电压数值上大于待测PMOS的工作电压数值。
附图说明
图1为现有NBTI测量时输入电压的示意图；
图2为使用On-the-Fly方法测量NBTI时输入电压的示意图；
图3为本发明一种NBTI测试附加电路的电路图；
图4为输入电压的示意图；
图5为一种实施例中NBTI测试附加电路的输入电压示意图；
图6为输入电压为-4V时NBTI测试附加电路的示意图；
图7为输入电压为-2.5V时NBTI测试附加电路的示意图；
图8为输入电压为0V时NBTI测试附加电路的示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图3所示的本发明一种NBTI测试附加电路，包括一个NMOS；其中，NMOS的基极通过电阻R0与NMOS的源极电连接；NMOS的漏极通过电阻R1与待测的PMOS栅极电连接；NMOS的栅极通过电阻R2与待测的PMOS栅极电连接；NMOS基极的电位设置为小于0V，源-测量单元电压输入端与NMOS的栅极相连。
源-测量单元的电压输入端电压小于等于0V；待测PMOS的源极、漏极和基极电势设置为0V，源-测量单元输入电压的波形如图4所示。
以图5-图8作为一种实施例，详细描述利用本发明的测试电路进行NBTI测试的原理及测试方法过程。
源-测量单元的电压输入端向测试附加电路输入如图5所示的电压，测试附加电路NMOS基极的电位设置为-2.0V，测试附加电路中的电阻R2＞5R1，R0＝R1+R2，待测PMOS的导通电压Vop＝-2.5V，待测PMOS的源极、漏极和基极都接地，电势都为0。
当输入电压Vinput＝-4V时，测试附加电路NMOS的基极电位Vs＝-2.0V，且NMOS的源极电压Vd＝-2.0V，NMOS的栅极电压等于输入电压Vinput，NMOS的栅极电压小于源极电压，NMOS处于关闭状态，此时测试附加电路中只存在一个很小的电流Ig，其数量级约为10-9，由R2导致的压降可以忽略不计，可认为待测PMOS的栅极电压即为输入电压Vinput＝-4V，并由此输入电压施加应力，使得待测PMOS产生NBTI效应。
当输入电压Vinput＝GND时，测试附加电路NMOS的源极电压Vd小于NMOS的栅极电压，NMOS处于开启状态，测试附加电路的电流Ig从NMOS的基极-R0-源极流向NMOS的漏极，并流过R1和R2，此时施加在待测PMOS栅极的电压Vg并不为GND，而是等于R2的分压电压，Vg＝Vs*R2/(R0+R1+R2)，此时的Vg由于不为0，等同于对待测PMOS仍有一个应力电压，以抑制待测PMOS在撤掉了-4V的输入电压后产生的NBTI恢复效应，此时测得的PMOS参数更加接近于对PMOS施加-4V应力时的情形，使得测量结果更精确，更能反映待测PMOS实际的NBTI效应。
当输入电压Vinput＝-2.5V时，测试附加电路NMOS的基极电位Vs＝-2.0V，且NMOS的源极电压Vd＝-2.0V，NMOS的栅极电压等于输入电压Vinput，NMOS的栅极电压小于源极电压，NMOS处于关闭状态，此时测试附加电路中只存在一个很小的电流Ig，其数量级约为10-9，由R2导致的压降可以忽略不计，可认为待测PMOS的栅极电压即为输入电压Vinput＝-2.5V，此时待测的PMOS处于开启状态，可得到PMOS正常工作下的各参数，以便用于与PMOS产生NBTI效应时的各参数进行对比。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (5)

1.一种负偏压温度不稳定性测试附加电路，分别连接源-测量单元和待测PMOS，其特征在于，所述测试附加电路包括一个NMOS；其中，NMOS的基极通过电阻R0与NMOS的源极电连接；NMOS的漏极通过电阻R1与待测的PMOS栅极电连接；NMOS的栅极通过电阻R2与待测的PMOS栅极电连接；NMOS基极的电位设置为小于0V，源-测量单元电压输入端与所述NMOS的栅极相连。
2.根据权利要求1所述的负偏压温度不稳定性测试附加电路，其特征在于，所述源-测量单元的电压输入端电压小于等于0V；所述待测PMOS的源极、漏极和基极电势设置为0V。
3.根据权利要求1所述的负偏压温度不稳定性测试附加电路，其特征在于，所述R2电阻大于R1电阻。
4.一种基于如权利要求1所述的负偏压温度不稳定性测试附加电路的测试方法，其特征在于，所述负偏压温度不稳定性测试附加电路分别连接源-测量单元和待测PMOS；所述测试附加电路包括一个NMOS；其中，NMOS的基极通过电阻R0与NMOS的源极电连接；NMOS的漏极通过电阻R1与待测的PMOS栅极电连接；NMOS的栅极通过电阻R2与待测的PMOS栅极电连接；NMOS基极的电位设置为小于0V，源-测量单元电压输入端与所述NMOS的栅极相连；所述测试方法包括：
利用所述源-测量单元通过所述负偏压温度不稳定性测试附加电路对待测PMOS施加应力电压；
撤去所述应力电压；
利用所述源-测量单元通过所述负偏压温度不稳定性测试附加电路对待测PMOS施加测试电压，并测量对应测试电压的PMOS漏电流。
5.根据权利要求4所述的基于负偏压温度不稳定性测试附加电路的测试方法，其特征在于，所述测试电压小于等于0，且测试电压数值上大于等于0V且小于等于待测PMOS的工作电压数值，应力电压小于0，且应力电压数值上大于待测PMOS的工作电压数值。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103941172B (zh) * 2013-01-22 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体测试装置及测试方法
CN104101823B (zh) * 2013-04-02 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体测试结构及测试方法
CN104483611B (zh) * 2014-11-24 2017-05-24 华东师范大学 Mos器件偏压温度不稳定性退化的测试装置及其方法
CN106556789A (zh) * 2015-09-23 2017-04-05 中国科学院微电子研究所 一种提取半导体缺陷能级的方法及系统
CN107167719B (zh) * 2017-05-09 2019-07-23 浙江大学 一种应用于半导体器件的超快速偏压温度不稳定性测试系统及方法
TWI631450B (zh) * 2017-05-19 2018-08-01 新唐科技股份有限公司 基體偏壓產生電路
CN107942220B (zh) * 2017-10-30 2020-06-09 桂林电子科技大学 一种应用于mos器件的偏压温度不稳定性的测试方法
CN108037438B (zh) * 2017-12-13 2020-10-09 中国科学院新疆理化技术研究所 一种总剂量辐照对pmosfet负偏压温度不稳定性影响的试验方法
CN111381139B (zh) * 2018-12-29 2022-04-26 长鑫存储技术有限公司 半导体元件测试方法与半导体元件测试系统
CN111381140B (zh) * 2018-12-29 2022-04-15 长鑫存储技术有限公司 半导体元件测试方法与设备
CN112701057A (zh) * 2020-12-25 2021-04-23 上海华力集成电路制造有限公司 一种改善金属层漏电流的测试方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85107886A (zh) * 1985-10-18 1987-05-06 山东大学 Mos场效应晶体管的栅压温度筛选方法
CN1283327A (zh) * 1997-12-22 2001-02-07 艾利森电话股份有限公司 低压晶体管的偏置
CN101166024A (zh) * 2006-10-19 2008-04-23 国际商业机器公司 克服使用寿命期间负偏压温度不稳定性效应的方法和设备
CN101441245A (zh) * 2007-11-19 2009-05-27 中芯国际集成电路制造(上海)有限公司 一种测试负偏压下温度不稳定性的方法
CN101923141A (zh) * 2009-06-11 2010-12-22 国际商业机器公司 应力测试方法和测试装置
CN102004216A (zh) * 2009-08-31 2011-04-06 中芯国际集成电路制造(上海)有限公司 负偏压温度不稳定性的测试方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7710141B2 (en) * 2008-01-02 2010-05-04 International Business Machines Corporation Method and apparatus for dynamic characterization of reliability wearout mechanisms
US20090267634A1 (en) * 2008-04-25 2009-10-29 Agilent Technologies, Inc. Switch Module for Semiconductor Characteristic Measurement and Measurement Method of Semiconductor Characteristics

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85107886A (zh) * 1985-10-18 1987-05-06 山东大学 Mos场效应晶体管的栅压温度筛选方法
CN1283327A (zh) * 1997-12-22 2001-02-07 艾利森电话股份有限公司 低压晶体管的偏置
CN101166024A (zh) * 2006-10-19 2008-04-23 国际商业机器公司 克服使用寿命期间负偏压温度不稳定性效应的方法和设备
CN101441245A (zh) * 2007-11-19 2009-05-27 中芯国际集成电路制造(上海)有限公司 一种测试负偏压下温度不稳定性的方法
CN101923141A (zh) * 2009-06-11 2010-12-22 国际商业机器公司 应力测试方法和测试装置
CN102004216A (zh) * 2009-08-31 2011-04-06 中芯国际集成电路制造(上海)有限公司 负偏压温度不稳定性的测试方法

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