CN106960802B - 一种半导体静态电流的测试器件及测试方法 - Google Patents
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Abstract
本发明提供了一种半导体静态电流的测试器件及测试方法，测试方法包括：设置开关为打开状态时，向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使第二MOS结构呈导通状态；根据输入电压，采集开关为打开状态时，第三连接线和第五连接线上的电流，获得第一电流总值；根据输入电压，采集开关为闭合状态时，第三连接线和第五连接线上的电流，获得第二电流总值；根据第一电流总值和第二电流总值，计算第一电流总值和第二电流总值的电流差值；根据电流差值，得出静态电流测试结果。本发明使得在对静态电流进行测量时，不用再受客户设计的限制，而是只针对工艺的波动，节省了时间成本。
Description
技术领域
本发明涉及半导体制造工艺技术领域，尤其是涉及一种半导体静态电流的测试器件及测试方法。
背景技术
半导体铝栅工艺通常为6层光刻完成，通过刻蚀、注入、掺杂等工艺，将客户设计的逻辑电路图形，从光刻版复制到硅片上。其中，半导体晶圆厂商在制造的尾段，会对基础器件进行基础工艺参数测量。其中，基础工艺参数测量包括：晶圆允收测试WAT测量，包括金属-氧化物-半导体MOS特性测量、电阻阻值测量和电容大小测量。在WAT测量初始判断合格后，客户进行产品逻辑功能、频率、静态电流、输出电流电压和开短路等芯片探测CP良率测试。通过这些测试的芯粒将进行打线、封装并最终完成功能FT测试，然后被应用到不同的电子产品，实现一定的逻辑控制功能。
客户的CP测试项目中的静态电流是考验半导体晶圆厂商工艺稳定性的重要判断项目之一，也是失效相对较多的测试项目。静态电流IDD是指当互补金属氧化物半导体CMOS集成电路中的所有MOS管都处于静止状态时的电源总电流。静态电流的测试目的是测量逻辑状态验证时的静止的电流，并与标准静态电流相比较以提升测试覆盖率，最大程度的发现器件电路核心是否存在其他方法无法检测出的较小的损伤。
由于在WAT测量时，仅仅是对一个MOS管的关态电流loff测量，很难体现出成千上万的MOS管组合在一起的静态电流值，即会缺少对静态电流大小的判断，因此需要客户在CP测量时，对整个半导体元件IC电路进行静态电流判读。但是如果半导体晶圆厂商等待静态电流判读结果的反馈，不仅耗时，也会因客户产品功能设计不同，芯片内MOS器件的数量不同，测量方法不同，造成对IC静态电流的判断繁多复杂、无规律，对实验数据的收集不够及时准确，从而使实验的目的大打折扣，最终造成时间及成本上的浪费。
发明内容
为了使得在对静态电流进行测量时，不用再受客户设计的限制，而是只针对工艺的波动，并为半导体工艺提供便捷的数据支持，本发明提供了一种半导体静态电流的测试器件及测试方法。
为了实现上述目的，本发明提供了一种半导体静态电流的测试器件，所述测试器件包括多个串联的测量结构，其中，所述测量结构包括：
衬底，所述衬底上设置有多对成对设置的源极和漏极；栅极，每一成对设置的源极和漏极中间区域处的衬底表面设置有一个所述栅极，且每一所述栅极与所述成对设置的源极和漏极相接触，构成一金属-氧化物-半导体MOS结构；其中，
每一MOS结构的源极均通过第一连接线与一源极电压输入端连接；
多个MOS结构中，每一第一MOS结构的栅极与衬底均通过第二连接线与一衬底电压输入端连接，其中，第一MOS结构为两个；
多个MOS结构中，每一第一MOS结构的漏极通过第三连接线相连接；
多个MOS结构中，每一第二MOS结构的栅极通过第四连接线均与一栅极电压输入端连接，其中所述第二MOS结构为多个MOS结构中除所述第一MOS结构之外的MOS结构；
多个MOS结构中，每一第二MOS结构的漏极通过第五连接线均与一漏极电压输入端连接，且所述第三连接线和所述第五连接线之间设置有一开关，当所述开关处于闭合状态时，所述第一MOS结构的漏极和所述第二MOS结构的漏极均与所述漏极电压输入端连接。
可选的，所述衬底上设置有至少4对成对设置的源极和漏极。
可选的，所述衬底上还设置有两个导电体，所述导电体的导电性能与所述源极和漏极的导电性能相反，其中，所述每一第一MOS结构的栅极分别通过第二连接线与一导电体连接，且每一第一MOS结构的栅极和导电体均与所述衬底电压输入端连接。
依据本发明的另一个方面，本发明还提供了一种采用半导体静态电流的测试器件进行半导体静态电流测试的测试方法，所述测试方法包括：
设置开关为打开状态时，向所述源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使所述第二MOS结构呈导通状态；
根据所述输入电压，采集所述开关为打开状态时，第三连接线和第五连接线上的电流，获得第一电流总值；
根据所述输入电压，采集所述开关为闭合状态时，第三连接线和第五连接线上的电流，获得第二电流总值；
根据所述第一电流总值和所述第二电流总值，计算所述第一电流总值和第二电流总值的电流差值；
根据所述电流差值，得出静态电流测试结果。
可选的，当所述MOS结构为NMOS结构时，所述设置开关为打开状态时，向所述源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压的步骤中，将向所述源极电压输入端和衬底电压输入端输入的输入电压设置为0V电压；将向所述栅极电压输入端输入的输入电压设置为大于NMOS结构导通电压的第一输入电压；将向所述漏极电压输入端输入的输入电压设置为大于第一输入电压的第二输入电压。
可选的，当所述MOS结构为PMOS结构时，所述设置开关为打开状态时，向所述源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压的步骤中，将向所述源极电压输入端和衬底电压输入端输入的输入电压设置为0V电压；将向所述栅极电压输入端输入的输入电压设置为小于PMOS结构导通电压的第三输入电压；将向所述漏极电压输入端输入的输入电压设置为小于第三输入电压的第四输入电压。
可选的，当所述MOS结构为NMOS结构时，所述根据所述电流差值，得出静态电流测试结果，具体包括：判断所述电流差值是否大于零；若所述电流差值大于零，则所述测试器件存在静态电流漏电问题；若所述电流差值小于等于零，则所述测试器件不存在静态电流漏电问题。
可选的，当所述MOS结构为PMOS结构时，所述根据所述电流差值，得出静态电流测试结果，具体包括：判断电流差值是否小于零；若所述电流差值小于零，则所述测试器件存在静态电流漏电问题；若所述电流差值大于等于零，则所述测试器件不存在静态电流漏电问题。
本发明的有益效果是：
本发明采用半导体静态电流的测试器件进行半导体静态电流测试，在测试时，首先设置开关为打开状态时，向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使第二MOS结构呈导通状态，并根据输入电压，得到开关为打开状态时的第一电流总值和开关为闭合状态时的第二电流总值，然后计算第一电流总值和第二电流总值的电流差值，最后根据电流总值，得出静态电流测试结果。本发明通过对测试器件进行简单的电流测量，计算测试器件的漏电流大小，使得在对静态电流进行测量时，不用再受客户设计的限制，而是只针对工艺的波动，为半导体工艺提供了便捷的数据支持，节省了时间成本。
附图说明
图1表示本发明的第一实施例中半导体静态电流的测试器件中一测量结构的结构示意图；
图2表示制作半导体静态电流的测试器件中测量结构的步骤之一；
图3表示制作半导体静态电流的测试器件中测量结构的步骤之二；
图4表示制作半导体静态电流的测试器件中测量结构的步骤之三；
图5表示制作半导体静态电流的测试器件中测量结构的步骤之四；
图6表示制作半导体静态电流的测试器件中测量结构的步骤之五；
图7表示本发明的第二实施例中半导体静态电流的测试方法。
其中图中：
10、衬底；11、源极；12、漏极；13、栅极；14、导电体；
20、第一连接线；21、第二连接线；22、第三连接线；23、第四连接线；24、第五连接线；
30、源极电压输入端；31、衬底电压输入端；32、栅极电压输入端；33、漏极电压输入端；
4、开关。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
第一实施例：
半导体静态电流的测试器件包括多个串联的测量结构。如图1所示，为本发明的第一实施例中半导体静态电流的测试器件中一测量结构的结构示意图。该测量结构包括：
衬底10，衬底10上设置有多对成对设置的源极11和漏极12，具体的，源极11和漏极12之间具有一预设间距。优选的，衬底10上可以设置有至少4对成对设置的源极11和漏极12。此外，衬底10表面还设置有栅极13，其中，每一成对设置的源极11和漏极12中间区域处的衬底10表面设置有一个栅极13，且每一栅极13与成对设置的源极11和漏极12相接触，构成一MOS结构。在此需要说明的是，MOS结构既可以为PMOS结构也可以为NMOS结构，在此并不对MOS结构的类型进行限制。
在测量结构的多个MOS结构中，每一MOS结构的源极11均通过第一连接线20与一源极电压输入端30连接；每一第一MOS结构的栅极13与衬底10均通过第二连接线21与一衬底电压输入端31连接，其中，第一MOS结构为两个；每一第一MOS结构的漏极12通过第三连接线22相连接；每一第二MOS结构的栅极13通过第四连接线23均与一栅极电压输入端32连接，其中第二MOS结构为多个MOS结构中除第一MOS结构之外的MOS结构；每一第二MOS结构中的漏极12通过第五连接线24均与一漏极电压输入端33连接，且第三连接线22和第五连接线24之间设置有一开关4，当开关4处于闭合状态时，第一MOS结构的漏极12和第二MOS结构的漏极12均与漏极电压输入端33连接。
此外，进一步的，在衬底10上还可以设置有两个导电体14，该导电体14与源极11和漏极12的导电性能相反，即当源极11和漏极12的导电类型为N型(电子导电)，则该导电体14的导电类型为P型(空穴导电)；或者，当源极11和漏极12的导电类型为P型(空穴导电)，则该导电体14的导电类型为N型(电子导电)。另外，当衬底10上设置有两个导电体14时，每一第一MOS结构的栅极13分别通过第二连接线21与一导电体14连接，且每一第一MOS结构的栅极13和导电体14均与衬底电压输入端31连接。
下面以NMOS结构来说明半导体静态电流的测试器件中测量结构的制作流程。
如图2所示，为制作半导体静态电流的测试器件中测量结构的步骤之一。该步骤首先在N型衬底上做P阱光刻、腐蚀、注入以及阱推进并形成具有一定深度的P阱。然后在P阱内部做N+光刻、注入以及推进形成具有一定深度的N+图形。在图2中可以看出，P阱上设计有8个N+图形，其中，每两个N+图形为一对，且每一对N+图形中间均有一预设间距，该预设间距可以半导体制作厂决定，在这里，该预设间距可以为2.25um。此外，在成对设置的N+图形中，其中一个N+图形称为源极，另一个N+图形称为漏极。
进一步的，如图3所示，为制作半导体静态电流的测试器件中测量结构的步骤之二。在该步骤中，可以在N+图形的两侧依次制作一P+图形，该P+图形即为与N+导电性能相反的导电体。在制作P+图形时，可以按照P+光刻、注入以及退火等工艺流程形成有一定深度的P+图形。
进一步的，如图4所示，为制作半导体静态电流的测试器件中测量结构的步骤之三。在该步骤中，可以在每一个N+图形和P+图形上做出接触孔，该接触孔与衬底相连通。具体的，在制作接触孔时，可以按照接触孔光刻、孔腐蚀等工艺进行制作。
进一步的，如图5所示，为制作半导体静态电流的测试器件中测量结构的步骤之四。在该步骤中制作铝线图形，该铝线图形包括与接触孔连接的铝线和设置在每一对N+图形中间的铝栅图形。此外，该铝栅图形称为栅极。在制作铝栅图形时，可以按照铝层淀积、铝光刻以及刻蚀等工艺进行制作。从图5中可以看出，该步骤完成后，即完成了4个NMOS的制作。
进一步的，如图6所示，为制作半导体静态电流的测试器件中测量结构的步骤之五。在该步骤中，将图6中4个NMOS的源极通过一连接线均连接到一源极电压输入端上；将NMOS1和NMOS4的栅极和P+图形通过一连接线连接在一起，并连接到一衬底电压输入端上；将NMOS1和NMOS4的漏极通过一连接线连接在一起；将NMOS2和NMOS3的栅极通过一连接线连接到一栅极电压输入端上；将NMOS2和NMOS3的漏极通过一连接线连接到一漏极电压输入端上。然后在与NMOS1连接的连接线和与NMOS2连接的连接线之间设置一开关K，从图6中可以看出，当该开关闭合时，图6中的4个NMOS的漏极全部连接到漏极电压输入端上。
至此，经过图2～图6的五个步骤后，将NMOS结构的半导体静态电流的测试器件的测量结构完成。在完成测量结构之后，可以将尽可能多的测量结构串联在一起，完成NMOS结构的半导体静态电流的测试器件的制作。然后以该半导体静态电流的测试器件进行半导体静态电流的测试。具体的，如下面的第二实施例所示。
第二实施例：
如图7所示，为本发明的第二实施例中半导体静态电流的测试方法，该方法包括如下步骤：
步骤101，设置开关为打开状态时，向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使第二MOS结构呈导通状态。
在本步骤中，具体的，设置开关为打开状态时，分别向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，以使第二MOS结构呈导通状态。
具体的，若MOS结构为NMOS结构，则将源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端的输入电压设置如下：
将向源极电压输入端和衬底电压输入端输入的输入电压设置为0V电压，即V源＝V衬底＝0V。将向栅极电压输入端输入的输入电压设置为大于NMOS结构导通电压的第一输入电压。在此对第一输入电压举例进行说明，假设NMOS结构导通电压为0.7V，则可以将第一输入电压设置为1.0V，即V栅＝1.0V。将向漏极电压输入端输入的输入电压设置为大于第一输入电压的第二输入电压。在此举例进行说明，假设栅极电压输入端输入的第一输入电压为1.0V，则可以将第二输入电压设置为5.0V，即V漏＝5.0V。
此外，若MOS结构为PMOS结构，则将源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端的输入电压设置如下：
将向源极电压输入端和衬底电压输入端输入的输入电压设置为0V电压，即V源＝V衬底＝0V。将向栅极电压输入端输入的输入电压设置为小于PMOS结构导通电压的第三输入电压。在此对第三输入电压举例进行说明，假设PMOS结构导通电压为-0.7V，则可以将第三输入电压设置为-1.0V，即V栅＝-1.0V。将向漏极电压输入端输入的输入电压设置为小于第三输入电压的第四输入电压。在此举例进行说明，假设栅极电压输入端输入的第三输入电压为-1.0V，则可以将第四输入电压设置为-5.0V，即V漏＝-5.0V。
步骤102，根据输入电压，采集开关为打开状态时，第三连接线和第五连接线上的电流，获得第一电流总值。
在本步骤中，具体的，参见图1，根据步骤101中的输入电压，采集开关为打开状态时，连接第一MOS结构漏极的第三连接线和连接第二MOS结构漏极的第五连接线上的电流，获得第一电流总值。具体的，由于开关为打开状态时，向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压使第二MOS结构呈导通状态，因此开关为打开状态时，第二MOS结构中漏极和栅极之间会有电流通过，即第五连接线上会有电流。但由于开关处于打开状态，导致第一MOS结构的漏极电压输入端没有电压输入，即第一MOS结构中无电流，因此，第一电流总值实际为连接第二MOS结构漏极的第五连接线上的电流。
下面根据图6中NMOS结构的测试器件对该步骤进行解释说明。
在图6的NMOS结构中，假设开关K为打开状态时，NMOS结构的源极电压输入端和衬底电压输入端的输入电压为0V，即V源＝V衬底＝0V；栅极电压输入端的输入电压为1V，即V栅＝1.0V，NMOS结构的导通电压为0.7V；漏极电压输入端的输入电压为5V，即V漏＝5.0V。根据该输入电压，采集开关K打开时4个NMOS总的电流，即连接NMOS1和NMOS4漏极的连接线上的电流和连接NMOS2和NMOS3漏极的连接线上的电流，即4个NMOS的第一电流总值ID总1＝ID1+ID2+ID3+ID4。因为V栅＝1.0V，大于NMOS结构的导通电压0.7V，因此NMOS2和NMOS3会导通，此时G2和G3位置会有电流流过，又因为V漏＝5.0V，远远大于栅极电压输入端的输入电压，因此NMOS2和NMOS3的电流会达到饱和状态，即ID2和ID3的值大于0。但是由于开关K为打开状态，即此时NMOS1和NMOS4的漏极电压输入端上无电压输入，因此NMOS1和NMOS4中无电流，即ID1＝ID4＝0，因此图6中4个NMOS的第一电流总值ID总1＝ID2+ID3。
步骤103，根据输入电压，采集开关为闭合状态时，第三连接线和第五连接线上的电流，获得第二电流总值。
在本步骤中，具体的，参见图1，根据步骤101中的输入电压，采集开关为闭合状态时，连接第一MOS结构漏极的第三连接线和连接第二MOS结构漏极的第五连接线上的电流，获得第二电流总值。具体的，当开关为闭合状态时，连接第一MOS结构漏极的第三连接线和连接第二MOS结构漏极的第五连接线连接在一起，又因为第一MOS结构和第二MOS结构的源极通过同一第一连接线连接在一源极电压输入端上，且第一MOS结构和第二MOS结构共用衬底，因此此时第一MOS结构和第二MOS结构为并联状态，此时第二电流总值为连接第一MOS结构漏极的第三连接线和连接第二MOS结构漏极的第五连接线上的电流。但是，由于第一MOS结构的栅极都通过第二连接线与衬底电压输入端连接，且衬底电压输入端的输入电压为0V，不满足MOS结构的导通条件，因此，第一MOS结构处于静态，即理想情况时第一MOS结构上不会有电流流过，即理想状态时连接第一MOS结构漏极的第三连接线上无电流，因此理想情况时第二电流总值同样为连接第二MOS结构漏极的第五连接上的电流。
下面继续根据图6中NMOS结构的测试器件对该步骤进行解释说明。
在图6的NMOS结构中，假设开关K为打开状态时，NMOS结构的源极电压输入端和衬底电压输入端的输入电压为0V，即V源＝V衬底＝0V；栅极电压输入端的输入电压为1V，即V栅＝1.0V，NMOS结构的导通电压为0.7V；漏极电压输入端的输入电压为5V，即V漏＝5.0V。根据该输入电压，采集开关K闭合时4个NMOS总的电流。当开关为闭合状态时，连接NMOS1、NMOS4漏极的连接线和连接NMOS2、NMOS3漏极的连接线连接在一起，即4个NMOS的漏极都连接在漏极电压输入端上，且4个NMOS的源极通过同一连接线连接在源极电压输入端上，且4个NMOS共用衬底，因此4个NMOS为并联状态。此时连接NMOS1、NMOS4漏极的连接线和连接NMOS2、NMOS3漏极的连接线上的电流为第二电流总值，即第二电流总值ID总2＝ID1+ID2+ID3+ID4。但是，由于NMOS1和NMOS4的栅极都通过连接线与衬底电压输入端连接，衬底电压输入端的输入电压为0V，即V栅1＝V栅4＝V衬底＝0V，小于NMOS结构的导通电压0.7V，因此NMOS1和NMOS4处于静态，即理想情况时NMOS1和NMOS4上不会有电流流过，即理想情况时ID1＝ID4＝0，即理想情况时ID总2＝ID2+ID3。
步骤104，根据第一电流总值和第二电流总值，计算第一电流总值和第二电流总值的电流差值。
在本步骤中，具体的，根据开关打开状态时采集的第一电流总值和开关闭合状态时采集的第二电流总值，计算第一电流总值和第二电流总值的电流差值。
下面结合步骤102和步骤103中的举例，继续根据图6中NMOS结构的测试器件对该步骤进行解释说明。
由于步骤102的举例中第一电流总值ID总1＝ID2+ID3，步骤103的举例中第二电流总值ID总2＝ID1+ID2+ID3+ID4，根据第一电流总值ID总1和第二电流总值ID总2，得出电流差值△ID＝ID总2－ID总1＝＝ID1+ID4。
步骤105，根据电流差值，得出静态电流测试结果。
在本步骤中，可以根据计算得到的电流差值，得出测试器件静态电流的测试结果。具体的，由于第一电流总值实际为连接第二MOS结构漏极的第五连接线上的电流，在理想情况时第二电流总值同样为连接第二MOS结构漏极的第五连接线上的电流，即当第一电流总值和第二电流总值的电流差值为0时，说明测试器件为理想情况时的测试器件，即测试器件不存在静态电流漏电问题。但是，由于测试器件不可能都为理想情况，因此可以根据电流差值，得出静态电流测试结果。具体的，当MOS结构为NMOS结构时，判断电流差值是否大于零，若电流差值大于零，则说明测试器件存在静态电流漏电问题，若电流差值小于等于零，则说明测试器件不存在静态电流漏电问题。当MOS结构为PMOS结构时，判断电流差值是否小于零，若电流差值小于零，则说明测试器件存在静态电流漏电问题，若电流差值大于等于零，则说明测试器件不存在静态电流漏电问题。
下面继续根据图6中NMOS结构的测试器件对该步骤进行解释说明。
由于理想情况在NMOS1和NMOS4不会有电流通过，因此理想情况时电流差值△ID＝0。此时，可以根据实际的电流差值△ID来得出静态电流的测试结果。具体的，当△ID>0时，说明NMOS的静态电流存在漏电问题，当△ID＝0时，说明NMOS的静态电流不存在漏电问题，当△ID<0时，说明NMOS的静态电流不存在漏电问题，此时△ID可能为噪音导致。
本实施例采用半导体静态电流的测试器件进行半导体静态电流测试，在测试时，首先设置开关为打开状态时，向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使第二MOS结构呈导通状态，并根据输入电压，得到开关为打开状态时的第一电流总值和开关为闭合状态时的第二电流总值，然后计算第一电流总值和第二电流总值的电流差值，最后根据电流总值，得出静态电流测试结果。本实施例通过对测试器件进行简单的电流测量，计算测试器件的漏电流大小，使得在对静态电流进行测量时，不用再受客户设计的限制，而是只针对工艺的波动，为半导体工艺提供了便捷的数据支持，节省了时间成本。
此外，进一步的，在利用该测试器件及该测试方法对其他MOS器件进行静态电流测试时，可以以相同工艺流程制作该测试器件和其他MOS器件中的基本单元MOS，这样，由于测试器件和其他MOS器件中的基本单元MOS是以相同工艺流程制作而成的，因此可以以测试器件的测试结果监控其他MOS器件是否存在静态电流漏电问题。又由于工艺流程相同，因此针对工艺波动来说，测试器件的测试结果即为其他MOS器件的测试结果。
这样，通过对测试器件进行简单的电流测量，计算测试器件的漏电流大小，就可以得到其他MOS器件的静态电流是否存在漏电问题的测试结果，使得其他MOS器件不用再受客户设计的限制，而是只针对工艺的波动，对工艺的研发、拉偏和优化起到了判断作用，为半导体工艺提供了便捷的数据支持，节省了时间成本。
以上所述的是本发明的优选实施方式，应当指出对于本技术领域的普通人员来说，在不脱离本发明所述的原理前提下还可以作出若干改进和润饰，这些改进和润饰也在本发明的保护范围内。
Claims (8)
1.一种半导体静态电流的测试器件，其特征在于，所述测试器件包括多个串联的测量结构，其中，所述测量结构包括：
衬底，所述衬底上设置有多对成对设置的源极和漏极；栅极，每一成对设置的源极和漏极中间区域处的衬底表面设置有一个所述栅极，且每一所述栅极与所述成对设置的源极和漏极相接触，构成一金属-氧化物-半导体MOS结构；其中，
每一MOS结构的源极均通过第一连接线与一源极电压输入端连接；
多个MOS结构中，每一第一MOS结构的栅极与衬底均通过第二连接线与一衬底电压输入端连接，其中，第一MOS结构为两个；
多个MOS结构中，每一第一MOS结构的漏极通过第三连接线相连接；
多个MOS结构中，每一第二MOS结构的栅极通过第四连接线均与一栅极电压输入端连接，其中所述第二MOS结构为多个MOS结构中除所述第一MOS结构之外的MOS结构；
多个MOS结构中，每一第二MOS结构的漏极通过第五连接线均与一漏极电压输入端连接，且所述第三连接线和所述第五连接线之间设置有一开关，当所述开关处于闭合状态时，所述第一MOS结构的漏极和所述第二MOS结构的漏极均与所述漏极电压输入端连接。
2.根据权利要求1所述的半导体静态电流的测试器件，其特征在于，所述衬底上设置有至少4对成对设置的源极和漏极。
3.根据权利要求1所述的半导体静态电流的测试器件，其特征在于，所述衬底上还设置有两个导电体，所述导电体的导电性能与所述源极和漏极的导电性能相反，其中，所述每一第一MOS结构的栅极分别通过第二连接线与一导电体连接，且每一第一MOS结构的栅极和导电体均与所述衬底电压输入端连接。
4.一种采用权利要求1或2或3所述测试器件进行半导体静态电流测试的测试方法，其特征在于，所述测试方法包括：
设置开关为打开状态时，向所述源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使所述第二MOS结构呈导通状态；
根据所述输入电压，采集所述开关为打开状态时，第三连接线和第五连接线上的电流，获得第一电流总值；
根据所述输入电压，采集所述开关为闭合状态时，第三连接线和第五连接线上的电流，获得第二电流总值；
根据所述第一电流总值和所述第二电流总值，计算所述第一电流总值和第二电流总值的电流差值；
根据所述电流差值，得出静态电流测试结果。
5.根据权利要求4所述的测试方法，其特征在于，当所述MOS结构为NMOS结构时，所述设置开关为打开状态时，向所述源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压的步骤中，
将向所述源极电压输入端和衬底电压输入端输入的输入电压设置为0V电压；
将向所述栅极电压输入端输入的输入电压设置为大于NMOS结构导通电压的第一输入电压；
将向所述漏极电压输入端输入的输入电压设置为大于第一输入电压的第二输入电压。
6.根据权利要求4所述的测试方法，其特征在于，当所述MOS结构为PMOS结构时，所述设置开关为打开状态时，向所述源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压的步骤中，
将向所述源极电压输入端和衬底电压输入端输入的输入电压设置为0V电压；
将向所述栅极电压输入端输入的输入电压设置为小于PMOS结构导通电压的第三输入电压；
将向所述漏极电压输入端输入的输入电压设置为小于第三输入电压的第四输入电压。
7.根据权利要求4所述的测试方法，其特征在于，当所述MOS结构为NMOS结构时，所述根据所述电流差值，得出静态电流测试结果，具体包括：
判断所述电流差值是否大于零；
若所述电流差值大于零，则所述测试器件存在静态电流漏电问题；
若所述电流差值小于等于零，则所述测试器件不存在静态电流漏电问题。
8.根据权利要求4所述的测试方法，其特征在于，当所述MOS结构为PMOS结构时，所述根据所述电流差值，得出静态电流测试结果，具体包括：
判断电流差值是否小于零；
若所述电流差值小于零，则所述测试器件存在静态电流漏电问题；
若所述电流差值大于等于零，则所述测试器件不存在静态电流漏电问题。
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