CN102468273A - 一种测量电荷的装置及方法 - Google Patents
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Abstract
本发明实施例公开了一种测量电荷的装置及方法,该装置包括:至少一个PMOS管,其有效工作区由N阱、P+源极、P+漏极、介质层和栅极组成,其中互不导通的P+源极和P+漏极位于N阱上,栅极通过介质层与P+源极和P+漏极隔开;至少一个NMOS管,其有效工作区由P阱、N+源极、N+漏极、介质层和栅极组成,其中互不导通的N+源极和N+漏极位于P阱上,栅极通过介质层与N+源极和N+漏极隔开。该方法包括:通过分别测量PMOS管和NMOS管的阈值电压,将测得的PMOS管和NMOS管的阈值电压与对应的基准阈值电压比较,根据比较结果确定介质层中的电荷情况。采用本发明能够直接检测出晶圆上被测区域的介质层中电荷情况。
Description
技术领域
本发明涉及半导体制造工艺技术领域,特别涉及一种测量电荷的装置及方法。
背景技术
半导体集成电路是在半导体晶圆上实施一系列的工艺步骤完成的,即将集成电路的设计图形制作在掩模版上,一个集成电路包含若干个层次的设计图形,通过光刻、刻蚀、薄膜和扩散等工序将掩模版上的图形逐个层次的复制至半导体晶圆上,即可完成集成电路的加工。在掩模版上制作的图形,不仅仅包含集成电路的设计图形,还包括一些测量装置的图形,这些测量装置的图形一般都设计在划片槽中,与集成电路设计图形隔离开,互不影响。测量装置的制作,是伴随集成电路晶圆加工流程一起完成的,当晶圆加工流程全部完成之后,测量装置也随之完成;使用电参数测量设备对已经完成加工的测量装置进行测量,测量所得到的电参数结果可反映出半导体晶圆加工流程中的各具体工序的工艺好坏,从而达到对晶圆加工流程进行检测的目的。
为检测集成电路制造的全部工艺流程,一般设计几十甚至上百个测量装置在划片槽中,这些测量装置包括各种结构和尺寸的晶体管(比如各种类型的MOS管(金属氧化物半导体场效应晶体管))、电阻和电容等。在利用上述测量装置完成对半导体晶圆的测量之后,如果所有指标合格,则将半导体晶圆沿着划片槽进行切割,再对被切割开的单元逐一封装,就成为常见的集成电路芯片。参见图1,是晶圆上划片槽的位置示意图,其中网格线的位置就是划片槽的位置。
在半导体集成电路制造技术中,介质层薄膜技术是半导体集成电路制造的一个重要工序,衡量介质层薄膜工艺技术好坏的参数很多,比如介电常数、应力、致密度、耐压能力以及附带电荷数量等。由于电荷存在异性相互吸引、同性相互排斥的物理特性,介质层中的电荷对半导体的载流子(“载流子”是半导体器件产生电特性的最基本单元,包括电子和空穴)产生吸引或排斥作用,因此介质层中的电荷对半导体器件的电特性有不利的影响,介质层中的电荷是不希望存在的。然而,现有技术中还没有一种能够直接检测晶圆上介质层中电荷情况的测量装置,因此现有技术无法准确判断介质层中是否存在电荷,也无法判断电荷的极性和数量。
发明内容
本发明实施例提供一种测量电荷的装置及测量方法,对此装置进行测量,能够直接检测出晶圆上被测区域的介质层中电荷情况,其中电荷情况包括:有无电荷、电荷的极性(正电荷或负电荷)和电荷的量(多或少)。
一种测量电荷的装置,包括:
至少一个PMOS管,其有效工作区由N阱、P+源极、P+漏极、介质层和栅极组成,其中,互不导通的P+源极和P+漏极位于N阱上,栅极通过介质层与P+源极和P+漏极隔开;
至少一个NMOS管,其有效工作区由P阱、N+源极、N+漏极、介质层和栅极组成,其中,互不导通的N+源极和N+漏极位于P阱上,栅极通过介质层与N+源极和N+漏极隔开。
所述PMOS管的栅极和NMOS管的栅极由金属层构成。
所述装置还包括:
P+源极引线,与P+源极欧姆接触;
N+源极引线,与N+源极欧姆接触;
P+漏极引线,与P+漏极欧姆接触;
N+漏极引线,与N+漏极欧姆接触。
通过光刻和离子注入的工艺步骤制作PMOS管的P+源极和P+漏极;以及通过光刻和离子注入的工艺步骤制作NMOS管的N+源极和N+漏极。
一种利用上述装置进行测量的方法,包括:
分别测量PMOS管的第一阈值电压和NMOS管的第二阈值电压;
将第一阈值电压与第一基准阈值电压比较,以及将第二阈值电压与第二基准阈值电压比较,根据比较结果确定被测区的介质层中的电荷情况。
所述将第一阈值电压与第一基准阈值电压比较,以及将第二阈值电压与第二基准阈值电压比较,包括:
比较第一阈值电压的绝对值与第一基准阈值电压的绝对值的大小关系,以及比较第二阈值电压的绝对值与第二基准阈值电压的绝对值的大小关系。
在第一阈值电压的绝对值相比第一基准阈值电压的绝对值的变化方向,与第二阈值电压的绝对值相比第二基准阈值电压的绝对值的变化方向相反时,介质层中存在电荷。
在第一阈值电压的绝对值比第一基准阈值电压的绝对值大,第二阈值电压的绝对值比第二基准阈值电压的绝对值小时,介质层中存在正电荷。
在第一阈值电压的绝对值比第一基准阈值电压的绝对值小,第二阈值电压的绝对值比第二基准阈值电压的绝对值大时,介质层中存在负电荷。
所述第一阈值电压的绝对值相比第一基准阈值电压的绝对值,变化的数值越大,说明存在的电荷越多;和/或
所述第二阈值电压的绝对值相比第二基准阈值电压的绝对值,变化的数值越大,说明存在的电荷越多。
由于本发明实施例提供一种测量电荷的装置,并通过分别测量该装置中PMOS管的阈值电压和NMOS管的阈值电压,将测得的PMOS管和NMOS管的阈值电压与对应的基准阈值电压比较,根据比较结果确定介质层中的电荷情况。因此,本发明实施例能够直接确定介质层中的电荷情况。进一步地,由于本发明实施例中的测量装置与背景技术中提及的半导体制造工艺技术需要的其它测量装置一同制作在半导体晶圆上的划片槽中,因此不会增加制造成本。
附图说明
图1为背景技术中晶圆上划片槽的位置示意图;
图2A为本发明实施例第一种测量电荷的装置示意图;
图2B为本发明实施例第二种测量电荷的装置示意图;
图3为本发明实施例测量电荷的方法示意图。
具体实施方式
本发明实施例提供一种测量电荷的装置,与背景技术中提及的半导体制造工艺技术需要的其它测量装置一同制作在半导体晶圆上的划片槽中,不会增加制造成本。
下面结合说明书附图对本发明方案进一步详细介绍。
参见图2A,本发明实施例提供一种测量电荷的装置,包括:
至少一个PMOS管,其有效工作区由N阱、P+源极、P+漏极、介质层和栅极组成,其中,互不导通的P+源极和P+漏极位于N阱上,栅极通过介质层与P+源极和P+漏极隔开;
至少一个NMOS管,其有效工作区由P阱、N+源极、N+漏极、介质层和栅极组成,其中,互不导通的N+源极和N+漏极位于P阱上,栅极通过介质层与N+源极和N+漏极隔开。
其中,PMOS管和NMOS管统称为MOS管,P+源极和N+源极统称为源极,P+漏极和N+漏极统称为漏极。
该测量电荷的装置设置在晶圆的划片槽内,PMOS管和NMOS管的位置可以紧挨在一起,也可以隔开。
在P阱上制作N+区(N+源极和N+漏极)或在N阱上制作P+区(P+源极和P+漏极)时,是通过光刻、离子注入等工艺步骤直接在P阱或N阱上制作源极和漏极区域。
一般地,PMOS管和NMOS管栅极由金属层构成。
需要说明的是,测量电荷的装置包括多个PMOS管与包括一个PMOS管的测量效果相同,测量电荷的装置包括多个NMOS管与包括一个NMOS管的测量效果相同,因此,为了简化测量装置,本实施例中以测量电荷的装置包括一个PMOS管和一个NMOS管进行说明。
在需要测量晶圆上某个区域的介质层的电荷情况时,将本发明实施例的测量电荷的装置预先设置在该区域的划片槽内。比如一个晶圆分成上、下、左、右、中五个区域,在需要测量介质层中的电荷情况的某一个或多个区域的划片槽中预先设置测量电荷的装置。当然,整个晶圆也可以看成是一个区域,在晶圆上的任意位置的划片槽内设置该测量电荷的装置。通过测量该测量电荷的装置,就能够检测出被测区域中的介质层的电荷情况。
进一步地,如图2B所示,该测量电荷的装置还包括用于与MOS管的源极和漏极形成欧姆接触的金属引线。金属引线可以方便测量时连接电参数测量设备的探针。与源极接触的引线是源极引线,与漏极接触的引线是漏极引线。更详细地,与P+源极接触的引线是P+源极引线,与N+源极接触的引线是N+源极引线,与P+漏极接触的引线是P+漏极引线,与N+漏极接触的引线是N+漏极引线。
首先解释一下“阈值电压”的概念:
以NMOS管为例,在栅极相对源极施加正电压,栅极上的正电荷会吸引栅极下方P阱表面的电子(NMOS管中的载流子),栅极的正电压越大,P阱表面的电子就越多,当P阱表面的电子达到一定数量时,会使得P阱表面由P型半导体反型为N型半导体,使得N+源极和N+漏极之间导通,此时对应的栅极电压,称之为NMOS管的阈值电压。
基于同样的原理,在PMOS管栅极相对源极施加负电压,栅极上的负电荷会吸引栅极下方N阱表面的空穴(PMOS中的载流子),栅极的负电压的绝对值越大,N阱表面的空穴就越多,当N阱表面的空穴达到一定数量时,会使得N阱表面由N型半导体反型为P型半导体,使得P+源极和P+漏极之间导通,此时对应的栅极电压,称之为PMOS管的阈值电压。
由于MOS管本身的电特性,PMOS管的阈值电压是负电压,NMOS管的阈值电压是正电压。
为了方便说明方案,本发明实施例下文提到的阈值电压指阈值电压的绝对值,基准阈值电压指基准阈值电压的绝对值,阈值电压的变化指绝对值的变化(比如阈值电压的绝对值变大或变小)。
下面再解释一下介质层中存在的电荷对NMOS管的阈值电压的影响,以及对PMOS管的阈值电压的影响:
对NMOS管而言,当介质层中存在正电荷,正电荷排斥P阱表面的空穴,导致P阱表面的空穴浓度减小,最终导致NMOS管的阈值电压比基准阈值电压小;当介质层中含有负电荷,负电荷吸引P阱表面的空穴,导致P阱表面的空穴浓度增大,最终导致NMOS管的阈值电压比基准阈值电压大。
对PMOS管而言,当介质层中存在正电荷,正电荷吸引N阱表面的电子,导致N阱表面的电子浓度增大,最终导致PMOS管的阈值电压比基准阈值电压大;当介质层中含有负电荷,负电荷排斥N阱表面的电子,导致N阱表面的电子浓度减小,最终导致PMOS管的阈值电压比基准阈值电压小。
参见图3,本发明实施例提供一种利用上述测量电荷的装置测量电荷的方法,用于检测晶圆上被测区域的介质层中的电荷情况,该方法包括:
步骤301、分别测量PMOS管的阈值电压和NMOS管的阈值电压。
该步骤中,为了说明方便,将PMOS管的阈值电压称为第一阈值电压,将NMOS管的阈值电压称为第二阈值电压。
具体如何测量PMOS管和NMOS管的阈值电压是现有技术,在此不赘述。
本步骤中,对测量PMOS管的第一阈值电压和测量NMOS管的第二阈值电压的顺序无要求,可以先测PMOS管的第一阈值电压,也可以先测NMOS管的第二阈值电压,还可以同时测PMOS管的第一阈值电压和NMOS管的第二阈值电压。
测量时,如果测量电荷的装置包括源极引线和漏极引线,可以通过引线连接电参数测量设备的探针,如果测量电荷的装置不包括源极引线和漏极引线,可以将电参数测量设备的探针直接与源极和漏极接触。当然,其他能够实现源极或漏极与电参数测量设备的探针接触的方式也同样适用本发明实施例。
步骤302、将测得的PMOS管和NMOS管的阈值电压与对应的基准阈值电压比较,根据比较结果确定介质层中的电荷情况。
其中,基准阈值电压是指在制造半导体晶圆时设定的指标值。为了说明方便,将PMOS管的基准阈值电压称为第一基准阈值电压,将NMOS管的基准阈值电压称为第二基准阈值电压。在理想工艺状态下,第一阈值电压等于第一基准阈值电压,第二阈值电压等于第二基准阈值电压。
将测得的PMOS管和NMOS管的阈值电压与对应的基准阈值电压比较的方法包括:
比较PMOS管的第一阈值电压与第一基准阈值电压大小关系,比较NMOS管的第二阈值电压与第二基准阈值电压大小关系。
根据比较结果确定介质层中的电荷情况包括:
在第一阈值电压相比第一基准阈值电压的变化方向,与第二阈值电压相比第二基准阈值电压的变化方向相反(一个变大,另一个变小)时,说明被测量区的介质层中存在电荷。并且,第一阈值电压的绝对值相比第一基准阈值电压的绝对值,变化的数值越大,说明存在的电荷越多;和/或所述第二阈值电压的绝对值相比第二基准阈值电压的绝对值,变化的数值越大,说明存在的电荷越多。
具体的,如果第一阈值电压比第一基准阈值电压大,且第二阈值电压比第二基准阈值电压小,说明被测量区的介质层中存在正电荷;反之,如果第一阈值电压比第一基准阈值电压小,且第二阈值电压比第二基准阈值电压大,说明被测量区的介质层中存在负电荷。
下面几种情况都说明介质层中无电荷:
(1)如果第一阈值电压相比第一基准阈值电压的变化方向,与第二阈值电压相比第二基准阈值电压的变化方向相同(都变大或都变小)。此种情况引起阈值电压变化的原因可能是介质层的厚度与基准厚度有偏差。
(2)如果第一阈值电压相比第一基准阈值电压有变化,第二阈值电压相比第二基准阈值电压无变化。此种情况引起阈值电压变化的原因可能是N阱的掺杂浓度与基准浓度有偏差。
(3)第一阈值电压相比第一基准阈值电压无变化,第二阈值电压相比第二基准阈值电压有变化。此种情况引起阈值电压变化的原因可能是P阱的掺杂浓度与基准浓度有偏差。
值得一提的是,有一种特殊情况是:P阱的掺杂浓度与基准浓度有偏差,且N阱的掺杂浓度与基准浓度也有偏差,并且这两种偏差正好导致第一阈值电压相比第一基准阈值电压的变化方向,与第二阈值电压相比第二基准阈值电压的变化方向相反,然而这种情况在实际生产过程中出现的几率十分微小,并且在这种情况下,因为现有技术中有直接监测P阱和N阱掺杂浓度的测量装置,所以我们可以经过计算将P阱和N阱的掺杂浓度的偏差对阈值电压的影响刨除。因此,绝大多数的情况下,我们在得到第一阈值电压相比第一基准阈值电压的变化方向,与第二阈值电压相比第二基准阈值电压的变化方向相反时,直接判断介质层中有电荷。
由于整个晶圆上介质层中电荷情况可能呈现分布不均匀的情况,为了提高测量的准确性,较佳的,将整个晶圆分成几个测量区域,每个区域内的电荷分布情况基本可视为一致,在每个测量区域设置本发明实施例中的测量电荷的装置,分别对每个区域的电荷情况进行测量,也就是执行步骤301~步骤302。
下面以三个具体的实例说明利用本发明实施例中测量电荷的装置测量晶圆上被测区域的介质层中电荷情况的方法,其中测量电荷的装置包括一个PMOS管和一个NMOS管。
实例一、在一个1微米互补MOS型集成电路工艺的实例中,设定的PMOS管的基准阈值电压是负30伏,NMOS管的基准阈值电压是正30伏,在晶圆的某个区域的划片槽中制作了本发明实施例的测量电荷的装置。通过测量本发明实施例的装置,PMOS管的阈值电压是负32伏,NMOS管的阈值电压是正28伏,因此可以判断被测区域的介质层中含有正电荷,由于PMOS管的阈值电压和NMOS管的阈值电压与各自的基准阈值电压相比变化不大,因此含有的正电荷的量并不多。
实例二、在一个1微米互补MOS型集成电路工艺的实例中,设定的PMOS管的基准阈值电压是负30伏,NMOS管的基准阈值电压是正30伏,在晶圆的某个区域的划片槽中制作了本发明实施例的测量电荷的装置。通过测量本发明实施例的装置,PMOS管的阈值电压是负40伏,NMOS管的阈值电压是正20伏,因此可以判断被测区域的介质层中含有正电荷,由于PMOS管的阈值电压和NMOS管的阈值电压与各自的基准阈值电压相比变化较大,因此含有的正电荷的量较多。
实例三、在一个1微米互补MOS型集成电路工艺的实例中,设定的PMOS管的基准阈值电压是负30伏,NMOS管的基准阈值电压是正30伏,在晶圆的某个区域的划片槽中制作了本发明实施例的测量电荷的装置。通过测量本发明实施例的装置,PMOS管的阈值电压是负20伏,NMOS管的阈值电压是正40伏,因此可以判断被测区域的介质层中含有负电荷,由于PMOS管的阈值电压和NMOS管的阈值电压与各自的基准阈值电压相比变化较大,因此含有的负电荷的量较多。
从上述实施例可以看出:通过分别测量本发明实施例提供的测量电荷的装置中PMOS管的阈值电压和NMOS管的阈值电压,将测得的PMOS管和NMOS管的阈值电压与对应的基准阈值电压比较,根据比较结果可以直接确定介质层中的电荷情况。
尽管已描述了本发明的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种测量电荷的装置,其特征在于,该装置包括:
至少一个PMOS管,其有效工作区由N阱、P+源极、P+漏极、介质层和栅极组成,其中,互不导通的P+源极和P+漏极位于N阱上,栅极通过介质层与P+源极和P+漏极隔开;
至少一个NMOS管,其有效工作区由P阱、N+源极、N+漏极、介质层和栅极组成,其中,互不导通的N+源极和N+漏极位于P阱上,栅极通过介质层与N+源极和N+漏极隔开。
2.如权利要求1所述的装置,其特征在于,所述PMOS管的栅极和NMOS管的栅极由金属层构成。
3.如权利要求1所述的装置,其特征在于,所述装置还包括:
P+源极引线,与P+源极欧姆接触;
N+源极引线,与N+源极欧姆接触;
P+漏极引线,与P+漏极欧姆接触;
N+漏极引线,与N+漏极欧姆接触。
4.如权利要求1所述的装置,其特征在于,通过光刻和离子注入的工艺步骤制作PMOS管的P+源极和P+漏极;以及通过光刻和离子注入的工艺步骤制作NMOS管的N+源极和N+漏极。
5.一种利用上述任一权项所述的装置测量电荷的方法,其特征在于,该方法包括:
分别测量PMOS管的第一阈值电压和NMOS管的第二阈值电压;
将第一阈值电压与第一基准阈值电压比较,以及将第二阈值电压与第二基准阈值电压比较,根据比较结果确定被测区的介质层中的电荷情况。
6.如权利要求5所述的方法,其特征在于,所述将第一阈值电压与第一基准阈值电压比较,以及将第二阈值电压与第二基准阈值电压比较,包括:
比较第一阈值电压的绝对值与第一基准阈值电压的绝对值的大小关系,以及比较第二阈值电压的绝对值与第二基准阈值电压的绝对值的大小关系。
7.如权利要求6所述的方法,其特征在于,在第一阈值电压的绝对值相比第一基准阈值电压的绝对值的变化方向,与第二阈值电压的绝对值相比第二基准阈值电压的绝对值的变化方向相反时,介质层中存在电荷。
8.如权利要求7所述的方法,其特征在于,在第一阈值电压的绝对值比第一基准阈值电压的绝对值大,第二阈值电压的绝对值比第二基准阈值电压的绝对值小时,介质层中存在正电荷。
9.如权利要求7所述的方法,其特征在于,在第一阈值电压的绝对值比第一基准阈值电压的绝对值小,第二阈值电压的绝对值比第二基准阈值电压的绝对值大时,介质层中存在负电荷。
10.如权利要求7-9任一所述的方法,其特征在于,所述第一阈值电压的绝对值相比第一基准阈值电压的绝对值,变化的数值越大,说明存在的电荷越多;和/或
所述第二阈值电压的绝对值相比第二基准阈值电压的绝对值,变化的数值越大,说明存在的电荷越多。
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---|---|
CN (1) | CN102468273A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102522386A (zh) * | 2011-12-02 | 2012-06-27 | 北京大学 | 栅氧化层界面陷阱密度测试结构及测试方法 |
CN104851818A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | 介质层缺陷的检测方法和检测装置 |
CN105575948A (zh) * | 2015-11-09 | 2016-05-11 | 北京中电华大电子设计有限责任公司 | 一种芯片保护方法和系统 |
CN106960802A (zh) * | 2016-01-11 | 2017-07-18 | 北大方正集团有限公司 | 一种半导体静态电流的测试器件及测试方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284726A (ja) * | 1997-04-03 | 1998-10-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びプラズマ損傷評価方法 |
CN1424751A (zh) * | 2001-11-06 | 2003-06-18 | 皇家菲利浦电子有限公司 | 半导体元件及系统、晶片、晶片的用途及其测量方法 |
CN101097949A (zh) * | 2006-06-29 | 2008-01-02 | 国际商业机器公司 | 具有栅叠层的半导体结构和制造这种半导体结构的方法 |
-
2010
- 2010-11-11 CN CN2010105432126A patent/CN102468273A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284726A (ja) * | 1997-04-03 | 1998-10-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びプラズマ損傷評価方法 |
CN1424751A (zh) * | 2001-11-06 | 2003-06-18 | 皇家菲利浦电子有限公司 | 半导体元件及系统、晶片、晶片的用途及其测量方法 |
CN101097949A (zh) * | 2006-06-29 | 2008-01-02 | 国际商业机器公司 | 具有栅叠层的半导体结构和制造这种半导体结构的方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102522386A (zh) * | 2011-12-02 | 2012-06-27 | 北京大学 | 栅氧化层界面陷阱密度测试结构及测试方法 |
CN102522386B (zh) * | 2011-12-02 | 2014-06-11 | 北京大学 | 栅氧化层界面陷阱密度测试结构及测试方法 |
CN104851818A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | 介质层缺陷的检测方法和检测装置 |
CN105575948A (zh) * | 2015-11-09 | 2016-05-11 | 北京中电华大电子设计有限责任公司 | 一种芯片保护方法和系统 |
CN106960802A (zh) * | 2016-01-11 | 2017-07-18 | 北大方正集团有限公司 | 一种半导体静态电流的测试器件及测试方法 |
CN106960802B (zh) * | 2016-01-11 | 2019-10-15 | 北大方正集团有限公司 | 一种半导体静态电流的测试器件及测试方法 |
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