CN104851818A - 介质层缺陷的检测方法和检测装置 - Google Patents

Abstract

本发明公开了一种介质层缺陷的检测方法和检测装置。其中，该方法包括：获取MOSFET的一个或多个特性参数的第一参数值，其中，MOSFET的栅极包括待测介质层；在待测介质层的外侧与MOSFET的源极或漏极之间加载预设电压，其中，加载预设电压的持续时间为预设时长；获取在执行加载操作后的一个或多个特性参数的第二参数值；根据第一参数值与第二参数值判断待测介质层的缺陷程度。本发明解决了现有技术无法检测芯片介质层中的缺陷的技术问题。

Description

介质层缺陷的检测方法和检测装置

技术领域

本发明涉及半导体制造领域，具体而言，涉及一种介质层缺陷的检测方法和检测装置。

背景技术

在半导体制造领域，电介质（Dielectric）扮演着重要的角色。例如，在芯片的制造中，两个导电层之间、或者导电层与衬底之间通常设置有一个绝缘层，或者说介质层，并且被该介质层隔离的两个导电层会通过位于刻蚀在该介质层中的通孔中的互连金属实现互连，以达到设计目的，其中，该介质层的材料通常是电阻率较高的电介质，由于其位于两个导电层之间、且起到隔离作用，因此也可以称为层间电介质ILD（Inter Layer Dielectric）。此外，在同一个导电层中的两个相邻的金属导体，例如两条相邻的导线之间也需要电介质来隔离，则该电介质可以称为金属间电介质IMD（Inter Metal Dielectric）。

由于ILD和IMD的存在，芯片中的导线之间不可避免地存在分布电容或者说寄生电容，分布电容不仅影响芯片中信号传播的延时，也对芯片工作的可靠性构成威胁，例如可能产生的线路之间的串扰等，因此，为提高芯片的性能，当前的芯片制造工艺通常采用低介电常数low-k材料，例如氟或碳掺杂的硅氧化物等沉积形成介质层。

然而，与传统的电介质的材料相比，low-k材料的密度相对较低，因此在制造过程中更容易在介质层中陷入不需要的电荷或者形成孔隙，从而在电子的隧穿效应下产生电介质泄露的问题，并破坏介质层的绝缘性能，进而造成芯片质量的下降。因此，如何在芯片出厂前对芯片成品中的介质层的缺陷进行检测成为了一个重要的问题。针对这一问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种介质层缺陷的检测方法和检测装置，以至少解决现有技术无法检测芯片介质层中的缺陷的技术问题。

根据本发明实施例的一个方面，提供了一种介质层缺陷的检测方法，包括：获取MOSFET的一个或多个特性参数的第一参数值，其中，上述MOSFET的栅极包括待测介质层；在上述待测介质层的外侧与上述MOSFET的源极或漏极之间加载预设电压，其中，加载上述预设电压的持续时间为预设时长；获取在执行上述加载操作后的上述一个或多个特性参数的第二参数值；根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷程度。

优选地，上述根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷程度包括：若上述第一参数值与上述第二参数值的偏差越大，则判断出上述缺陷程度越高；若上述第一参数值与上述第二参数值的偏差越小，则判断出上述缺陷程度越低。

优选地，上述根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷程度包括：根据上述第一参数值与上述第二参数值之间的差值和/或比值获取与上述差值和/或上述比值对应的缺陷程度等级，其中，上述缺陷程度等级根据上述预设电压和上述预设时长设置，用于表示上述待测介质层的缺陷程度。

优选地，上述在上述待测介质层的外侧与上述MOSFET的源极或漏极之间加载预设电压包括：上述待测介质层的外侧连接直流电源的正极；上述MOSFET的源极或漏极通过位于上述待测介质层中的通孔中的导电体连接上述直流电源的负极。

优选地，上述MOSFET形成于待测芯片内，上述待测介质层包括层叠设置的多个电介质层，其中，上述多个电介质层中的至少一个包括在上述待测芯片的后段BEOL工艺中所形成的层间电介质和/或金属间电介质。

优选地，上述层间电介质的介电常数小于等于第一预设阈值；和/或，上述金属间电介质的介电常数小于等于第二预设阈值；和/或，上述多个电介质层中的每一个的厚度小于等于第三预设阈值。

优选地，上述待测介质层的缺陷包括：位于上述待测介质层中的电荷和/或孔隙；和/或，上述一个或多个特性参数包括以下至少之一：开启电压、饱和电流、线性区电流。

根据本发明实施例的另一方面，还提供了一种介质层缺陷的检测装置，包括：第一获取单元，用于获取MOSFET的一个或多个特性参数的第一参数值，其中，上述MOSFET的栅极包括待测介质层；加载单元，用于在上述待测介质层的外侧与上述MOSFET的源极或漏极之间加载预设电压，其中，加载上述预设电压的持续时间为预设时长；第二获取单元，用于获取在执行上述加载操作后的上述一个或多个特性参数的第二参数值；判断单元，用于根据上述第一参数值与上述第二参数值判断上述待测介质层的缺陷程度。

优选地，上述判断单元包括：第一判断模块，用于在上述第一参数值与上述第二参数值的偏差越大时，判断出上述缺陷程度越高；在上述第一参数值与上述第二参数值的偏差越小时，判断出上述缺陷程度越低。

优选地，上述判断单元包括：第二判断模块，用于根据上述第一参数值与上述第二参数值之间的差值和/或比值获取与上述差值和/或上述比值对应的缺陷程度等级，其中，上述缺陷程度等级根据上述预设电压和上述预设时长设置，用于表示上述待测介质层的缺陷程度。

优选地，上述加载单元包括：连接模块，用于使上述待测介质层的外侧连接直流电源的正极，使上述MOSFET的源极或漏极通过位于上述待测介质层中的通孔中的导电体连接上述直流电源的负极。

优选地，上述MOSFET形成于待测芯片中，上述待测介质层包括层叠设置的多个电介质层，其中，上述多个电介质层中的至少一个包括在上述待测芯片的后段BEOL工艺中所形成的层间电介质和/或金属间电介质。

优选地，上述层间电介质的介电常数小于等于第一预设阈值；和/或，上述金属间电介质的介电常数小于等于第二预设阈值；和/或，上述多个电介质层中的每一个的厚度小于等于第三预设阈值。

优选地，上述待测介质层的缺陷包括：位于上述待测介质层中的电荷和/或孔隙；和/或，上述一个或多个特性参数包括以下至少之一：开启电压、饱和电流、线性区电流。

在本发明实施例中，通过在作为MOSFET的栅极的待测介质层的外侧与该MOSFET的源极或漏极之间加载预设电压的操作，可以在待测介质层中形成导电通道并影响以该待测介质层作为栅极的MOSFET的特性参数的参数值，其中，由于该导电通道的形成速率基于待测介质层的缺陷程度，因此可以通过在预定时间内执行的上述加载操作之前与之后所分别获取的MOSFET的一个或多个特性参数的第一参数值与第二参数值来判断待测介质层的缺陷程度，从而实现对介质层中的缺陷进行检测的效果，进而解决了现有技术无法检测芯片介质层中的缺陷的技术问题。进一步地，在本发明实施例中，作为MOSFET的栅极的待测介质层还可以包括芯片中的多个电介质层，从而提供了一种对芯片中的多层电介质层中的缺陷方便地进行检测的方案。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的一种可选的介质层缺陷的检测方法的示意图；

图2是根据本发明实施例的一种可选的待测介质层所在的芯片的剖面图；

图3是根据本发明实施例的另一种可选的待测介质层所在的芯片的剖面图；

图4是根据本发明实施例的一种可选的介质层缺陷的检测装置的示意图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

实施例1

根据本发明实施例，提供了一种介质层缺陷的检测方法，如图1所示，该方法包括：

S102：获取MOSFET的一个或多个特性参数的第一参数值，其中，MOSFET的栅极包括待测介质层；

S104：在待测介质层的外侧与MOSFET的源极或漏极之间加载预设电压，其中，加载预设电压的持续时间为预设时长；

S106：获取在执行加载操作后的一个或多个特性参数的第二参数值；

S108：根据第一参数值与第二参数值判断待测介质层的缺陷程度。

应当明确的是，本发明技术方案所要解决的问题之一是提供一种方法，以便于对介质层中存在的缺陷进行检测，其中，该介质层的组成通常可以是芯片等半导体器件中的所使用的电介质，例如low-k材料等，然而本发明对此不作限定，例如在一些实施例中，根据本发明实施例提供的检测方法还可以应用于对由其他类型的材料，比如高介电常数high-k材料等形成的介质层中的缺陷的检测。

在本发明实施例中，介质层中的缺陷通常是指陷入该介质层的电荷，其中，常用于芯片的介质层中容易产生的电荷缺陷是由介质层中的空穴形成，也即形成陷入介质层的正电荷，然而本发明不作限定。在另一方面，上述缺陷还可以包括介质层中的孔隙，并且这些孔隙中还可以存在扩散的金属成分，例如扩散的金属铜等。一般而言，在本发明实施例中，上述缺陷可以泛指能够导致介质层的绝缘性能下降的介质层物理结构方面的诱因，其原理将在本发明后续的实施例中进行详细阐述。

根据本发明实施例提供的检测方法，在步骤S102中，可以获取MOSFET的一个或多个特性参数的第一参数值，该MOSFET的栅极包括待测介质层。在上述场景下，从另一个角度而言，也可以视为将该待测介质层作为该MOSFET的栅极或者该栅极的至少一部分，其中，该MOSFET既可以是一个独立而完整的MOSFET产品，也可以表示由芯片中的一部分结构，例如图2中所示的芯片的部分结构所形成的一个等效的MOSFET，在图2中，由在P型衬底202的表层间隔一定距离的两个位置分别掺杂三族元素、例如硼所形成的相互分离的两个N型材料区，可以分别作为一个等效MOSFET的源极204和漏极206，而覆盖在P型衬底202的表面、且横跨在源极204与漏极206之上的待测介质层可以作为该等效MOSFET的栅极208，从而形成一个完整的MOSFET的结构，然而这并不妨碍上述两个N型材料区在上述芯片的设计中分别划归于左右两个独立的半导体器件。

在此基础上，可以在步骤S102中对该MOSFET进行测量，以获取该MOSFET的一个或多个特性参数的参数值，记为第一参数值。例如，在本发明的一些实施例中，可以在步骤S102中获取MOSFET的开启电压Vt，而Vt的获取可以在测量MOSFET的Id-Vg曲线的过程中得出，例如将Id开始有明显提升时的Vg作为Vt，其中，如图2所示，Vg可以表示该MOSFET的栅极208与源极204之间的电压，Id可以表示该MOSFET的漏极电流，其中，在漏极206与源极204之间加有电压Vd。如图2所示，在本发明实施例中，作为栅极208的待测介质层可以通过位于芯片导电层中的沟槽内的金属212与封装在芯片表层的连接端214相连以加载外部电压Vg，源极204和漏极206可以分别通过由斜划线标示的互连导体以及位于导电层中的金属212与连接端214相连、以分别接地及加载外部电压Id，其中，该金属212通常可以是铜，连接端214可以是铝，互连导体可以是多晶硅，其中，该互连导体可以位于待测介质层中的通孔内，分别对应于源极204、漏极206和栅极208的三部分金属212及三个连接端214相互之间可以通过金属间电介质相互隔离。

当然，以上只是一种示例，并不会对本发明构成限定，例如，在一些实施例中，开启电压的参数值还可以通过其他方式获得，本发明在此不作累述。此外，在本发明实施例中，除开启电压外，步骤S102和步骤S106中所称的一个或多个特性参数还可以包括MOSFET的其他特性参数，例如饱和电流、线性区电流等，这并不影响本发明技术方案的实施及其技术效果的实现，本发明对此也不作任何限定。

进一步地，根据本发明实施例提供的检测方法，在步骤S104中，可以在待测介质层的外侧与MOSFET的源极或漏极之间加载预设电压，其中，加载预设电压的持续时间为预设时长。例如，在图2中，可以持续地在作为栅极208的待测介质层的外侧，也即在该待测介质层相对于与P型衬底202、源极204以及漏极206的接合侧的另一侧、或者说该待测介质层与金属212接合的一侧上加载预设电压。具体地，在本发明实施例中，可以使待测介质层的外侧连接直流电源的正极，并使MOSFET的源极或漏极通过位于待测介质层中的通孔中的导电体连接直流电源的负极。其中，区别于上述测量Id-Vg曲线的过程中逐步提升Vg以检测Id的变化的操作方式，在步骤S104中，加载的预设电压可以是恒定的，且其加载时间通常相对较长，以实现对待测介质层的加压试验，其中，为便于描述，将加压试验中的该加载时间记为预定时间。当然，这只是一种示例，在本发明的其他一些实施例中，预设电压也可以是变化的，例如周期性的变化或者类似于Id-Vg曲线测量中的扫描过程等，本发明对此不作限定。

在上述场景下，通过步骤S104中执行的加载预设电压的操作可以一定程度上地改变待测介质层的特性参数，其中，若待测介质层中存在较多或较为严重的缺陷，则由于缺陷的存在降低了电子的隧穿效应的势垒，因此在持续加载的电压的作用下，电子的穿透将更容易发生，并在待测介质层中形成导电通道，在这一场景下，在执行加载预定电压的操作后，该待测介质层的绝缘性能将会出现较大幅度的下降，从而导致以该待测介质层作为栅极的MOSFET的特性参数的变化，例如以开启电压为例，待测介质层的绝缘性能的下降会影响其所覆盖的MOSFET的源极与栅极之间的导电沟道的形成，从而造成开启电压的抬升，也即存在于待测介质层中的缺陷将会提升MOSFET的开启电压，其中，若缺陷程度越高，则开启电压的提升越为明显。反之，若待测介质层中存在的缺陷较少，则MOSFET的特性参数的参数值的变化将相对较小。

进一步地，根据本发明实施例提供的检测方法，在步骤S106中，可以获取在执行上述加载操作后的上述一个或多个特性参数的第二参数值，例如，对于前述实施例，可以在执行步骤S102测量MOSFET的开启电压以获取第一参数值、并通过步骤S104在作为该MOSFET的栅极的待测介质层与该MOSFET的源极或漏极之间加载预设电压后，在步骤S106中再次测量该MOSFET的开启电压以获取第二参数值，进而在步骤S108中根据加载操作前后分别获取的第一参数值与第二参数值之间的比较来判断该待测介质层的缺陷程度。其中，在步骤S106中获取第二参数值的方式可以与步骤S102中获取第一参数值的方式一致，然而本发明对此不作限定。

在以上描述的基础上，根据本发明实施例提供的检测方法，在步骤S108中，可以根据上述第一参数值与上述第二参数值判断待测介质层的缺陷程度，其中，该缺陷程度通常可以表示待测介质层中存在的缺陷的数量及严重程度，整体而言，可以用于表示待测介质层的质量。

如前所述，在本发明实施例中，由于加载预设电压的操作后获取的第二参数值相对于该加载操作前获取的第一参数值的改变可以反映出待测介质层的缺陷程度，因此根据第一参数值与第二参数值即可以对该缺陷程度进行判断。在本发明实施例中，上述判断的具体方式可以有多种，例如，作为一种最基本的实施方式，可以简单地比较第一参数值与第二参数值之间的偏差，若该偏差越大，则可以判断出缺陷程度越高，若该偏差越小，则可以判断出缺陷程度越低。此外，作为另一种可选的实施方式，还可以根据步骤S106中执行的加载操作对应的预设电压和预设时长设置缺陷程度等级，并在步骤S108中，根据第一参数值与第二参数值之间的差值和/或比值获取与该差值和/或比值对应的缺陷程度等级，例如，在一个实施例中，缺陷程度等级的设置可以如表1所示，从而在第一参数值与第二参数值的比值位于0.95到1之间时，可以判断出缺陷程度等级为1，在该比值位于0.9到0.95时，可以判断出缺陷程度等级为2，比值小于0.9时，可以判断出缺陷程度等级为3，进而可以以该缺陷程度等级作为待测介质层的缺陷程度的一种表示。

表1

第一参数值/第二参数值	缺陷程度等级
		0.95～1	1
0.9～0.95	2
		<0.9	3

进一步地，在本发明的一些实施例中，特别是对芯片中的待测介质层进行检测的场景，上述MOSFET可以形成于待测芯片中，例如，可以如前所述地利用在该待测芯片的前段FEOL（Front End of Line）工艺中所形成的半导体材料区等。更进一步地，该待测芯片中的待测介质层可以包括层叠设置的多个电介质层，其中，该多个电介质层中的至少一个可以包括在该待测芯片的后段BEOL（Back End of Line）工艺中所形成的层间电介质和/或金属间电介质，例如图3中所示的待测介质层。

在图3中，作为MOSFET的栅极208的待测介质层可以包括两层以上的电介质层，其中，这些电介质层即可以包括层间电介质302，也可以包括金属间电介质304，且这些电介质层可以共同构成待测介质层以及MOSFET的栅极208，其中，MOSFET的源极和漏极可以分别通过多层金属及互连导电体与位于芯片表层的连接端电连接。在这一场景下，同样可以通过步骤S102、步骤S104、步骤S106和步骤S108执行与前述实施例类似的检测方法以实现对该待测介质层的缺陷程度的检测，进而实现对芯片中的多个电介质层的整体检测，其具体原理及实施过程与前述实施例中所述的类似，本发明在此不作累述。特别地，在本发明的一些实施例中，层间电介质302的介电常数可以小于等于第一预设阈值，金属间电介质304的介电常数可以小于等于第二预设阈值，多个电介质层中的每一个的厚度可以小于等于第三预设阈值。

本发明提供了一些优选的实施例来进一步对本发明进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本发明，并不构成对本发明不当的限定。

实施例2

根据本发明实施例，还提供了一种用于实施上述介质层缺陷的检测方法的装置，如图4所示，该装置包括：

1）第一获取单元402，用于获取MOSFET的一个或多个特性参数的第一参数值，其中，MOSFET的栅极包括待测介质层；

2）加载单元404，用于在该待测介质层的外侧与该MOSFET的源极或漏极之间加载预设电压，其中，加载预设电压的持续时间为预设时长；

3）第二获取单元406，用于获取在执行加载操作后的一个或多个特性参数的第二参数值；

4）判断单元408，用于根据第一参数值与第二参数值判断待测介质层的缺陷程度。

应当明确的是，本发明技术方案所要解决的问题之一是提供一种装置，以便于对介质层中存在的缺陷进行检测，其中，该介质层的组成通常可以是芯片等半导体器件中的所使用的电介质，例如low-k材料等，然而本发明对此不作限定，例如在一些实施例中，根据本发明实施例提供的检测装置还可以应用于对由其他类型的材料，比如高介电常数high-k材料等形成的介质层中的缺陷的检测。

在本发明实施例中，介质层中的缺陷通常是指陷入该介质层的电荷，其中，常用于芯片的介质层中容易产生的电荷缺陷是由介质层中的空穴形成，也即形成陷入介质层的正电荷，然而本发明不作限定。在另一方面，上述缺陷还可以包括介质层中的孔隙，并且这些孔隙中还可以存在扩散的金属成分，例如扩散的金属铜等。一般而言，在本发明实施例中，上述缺陷可以泛指能够导致介质层的绝缘性能下降的介质层物理结构方面的诱因，其原理将在本发明后续的实施例中进行详细阐述。

根据本发明实施例提供的检测装置，在第一获取单元402中，可以获取MOSFET的一个或多个特性参数的第一参数值，该MOSFET的栅极包括待测介质层。在上述场景下，从另一个角度而言，也可以视为将该待测介质层作为该MOSFET的栅极或者该栅极的至少一部分，其中，该MOSFET既可以是一个独立而完整的MOSFET产品，也可以表示由芯片中的一部分结构，例如图2中所示的芯片的部分结构所形成的一个等效的MOSFET，在图2中，由在P型衬底202的表层间隔一定距离的两个位置分别掺杂三族元素、例如硼所形成的相互分离的两个N型材料区，可以分别作为一个等效MOSFET的源极204和漏极206，而覆盖在P型衬底202的表面、且横跨在源极204与漏极206之上的待测介质层可以作为该等效MOSFET的栅极208，从而形成一个完整的MOSFET的结构，然而这并不妨碍上述两个N型材料区在上述芯片的设计中分别划归于左右两个独立的半导体器件。

在此基础上，可以通过第一获取单元402对该MOSFET进行测量，以获取该MOSFET的一个或多个特性参数的参数值，记为第一参数值。例如，在本发明的一些实施例中，可以通过第一获取单元402获取MOSFET的开启电压Vt，而Vt的获取可以在测量MOSFET的Id-Vg曲线的过程中得出，例如将Id开始有明显提升时的Vg作为Vt，其中，如图2所示，Vg可以表示该MOSFET的栅极208与源极204之间的电压，Id可以表示该MOSFET的漏极电流，其中，在漏极206与源极204之间加有电压Vd。如图2所示，在本发明实施例中，作为栅极208的待测介质层可以通过位于芯片导电层中的沟槽内的金属212与封装在芯片表层的连接端214相连以加载外部电压Vg，源极204和漏极206可以分别通过由斜划线标示的互连导体以及位于导电层中的金属212与连接端214相连、以分别接地及加载外部电压Id，其中，该金属212通常可以是铜，连接端214可以是铝，互连导体可以是多晶硅，其中，该互连导体可以位于待测介质层中的通孔内，分别对应于源极204、漏极206和栅极208的三部分金属212及三个连接端214相互之间可以通过金属间电介质相互隔离。

当然，以上只是一种示例，并不会对本发明构成限定，例如，在一些实施例中，开启电压的参数值还可以通过其他方式获得，本发明在此不作累述。此外，在本发明实施例中，除开启电压外，第一获取单元402和第二获取单元406中所称的一个或多个特性参数还可以包括MOSFET的其他特性参数，例如饱和电流、线性区电流等，这并不影响本发明技术方案的实施及其技术效果的实现，本发明对此也不作任何限定。

进一步地，根据本发明实施例提供的检测装置，在加载单元404中，可以在待测介质层的外侧与MOSFET的源极或漏极之间加载预设电压，其中，加载预设电压的持续时间为预设时长。例如，在图2中，可以持续地在作为栅极208的待测介质层的外侧，也即在该待测介质层相对于与P型衬底202、源极204以及漏极206的接合侧的另一侧、或者说该待测介质层与金属212接合的一侧上加载预设电压。具体地，在本发明实施例中，加载单元404可以包括：

1）连接模块，用于使待测介质层的外侧连接直流电源的正极，使MOSFET的源极或漏极通过位于待测介质层中的通孔中的导电体连接直流电源的负极。

其中，区别于上述测量Id-Vg曲线的过程中逐步提升Vg以检测Id的变化的操作方式，在加载单元404中，加载的预设电压可以是恒定的，且其加载时间通常相对较长，以实现对待测介质层的加压试验，其中，为便于描述，将加压试验中的该加载时间记为预定时间。当然，这只是一种示例，在本发明的其他一些实施例中，预设电压也可以是变化的，例如周期性的变化或者类似于Id-Vg曲线测量中的扫描过程等，本发明对此不作限定。

在上述场景下，通过加载单元404执行的加载预设电压的操作可以一定程度上地改变待测介质层的特性参数，其中，若待测介质层中存在较多或较为严重的缺陷，则由于缺陷的存在降低了电子的隧穿效应的势垒，因此在持续加载的电压的作用下，电子的穿透将更容易发生，并在待测介质层中形成导电通道，在这一场景下，在执行加载预定电压的操作后，该待测介质层的绝缘性能将会出现较大幅度的下降，从而导致以该待测介质层作为栅极的MOSFET的特性参数的变化，例如以开启电压为例，待测介质层的绝缘性能的下降会影响其所覆盖的MOSFET的源极与栅极之间的导电沟道的形成，从而造成开启电压的抬升，也即存在于待测介质层中的缺陷将会提升MOSFET的开启电压，其中，若缺陷程度越高，则开启电压的提升越为明显。反之，若待测介质层中存在的缺陷较少，则MOSFET的特性参数的参数值的变化将相对较小。

进一步地，根据本发明实施例提供的检测装置，在第二获取单元406中，可以获取在执行上述加载操作后的上述一个或多个特性参数的第二参数值，例如，对于前述实施例，可以在通过第一获取单元402测量MOSFET的开启电压以获取第一参数值、并通过加载单元404在作为该MOSFET的栅极的待测介质层与该MOSFET的源极或漏极之间加载预设电压后，通过第二获取单元406再次测量该MOSFET的开启电压以获取第二参数值，进而可以在判断单元408中根据加载操作前后分别获取的第一参数值与第二参数值之间的比较来判断该待测介质层的缺陷程度。其中，第二获取单元406获取第二参数值的方式可以与第一获取单元402获取第一参数值的方式一致，或者，第一获取单元402与第二获取单元406也可以通过同一功能模块实现，然而本发明对此不作限定。

在以上描述的基础上，根据本发明实施例提供的检测装置，在判断单元408中，可以根据上述第一参数值与上述第二参数值判断待测介质层的缺陷程度，其中，该缺陷程度通常可以表示待测介质层中存在的缺陷的数量及严重程度，整体而言，可以用于表示待测介质层的质量。

如前所述，在本发明实施例中，由于加载预设电压的操作后获取的第二参数值相对于该加载操作前获取的第一参数值的改变可以反映出待测介质层的缺陷程度，因此根据第一参数值与第二参数值即可以对该缺陷程度进行判断。在本发明实施例中，上述判断的具体方式可以有多种，例如，作为一种最基本的实施方式，可以简单地比较第一参数值与第二参数值之间的偏差，若该偏差越大，则可以判断出缺陷程度越高，若该偏差越小，则可以判断出缺陷程度越低。也即，在本发明实施例中，判断单元408可以包括：

1）第一判断模块，用于在第一参数值与第二参数值的偏差越大时，判断出缺陷程度越高；在第一参数值与第二参数值的偏差越小时，判断出缺陷程度越低。

此外，作为另一种可选的实施方式，还可以根据第二获取单元406中执行的加载操作对应的预设电压和预设时长设置缺陷程度等级，并在判断单元408中，根据第一参数值与第二参数值之间的差值和/或比值获取与该差值和/或比值对应的缺陷程度等级，例如，在一个实施例中，缺陷程度等级的设置可以如实施例1中的表1所示，从而在第一参数值与第二参数值的比值位于0.95到1之间时，可以判断出缺陷程度等级为1，在该比值位于0.9到0.95时，可以判断出缺陷程度等级为2，比值小于0.9时，可以判断出缺陷程度等级为3，进而可以以该缺陷程度等级作为待测介质层的缺陷程度的一种表示。也即，在本发明实施例中，判断单元408可以包括：

1）第二判断模块，用于根据第一参数值与第二参数值之间的差值和/或比值获取与差值和/或比值对应的缺陷程度等级，其中，缺陷程度等级根据预设电压和预设时长设置，用于表示待测介质层的缺陷程度。

进一步地，在本发明的一些实施例中，特别是对芯片中的待测介质层进行检测的场景，上述MOSFET可以形成于待测芯片中，例如，可以如前所述地利用在该待测芯片的前段FEOL工艺中所形成的半导体材料区等。更进一步地，该待测芯片中的待测介质层可以包括层叠设置的多个电介质层，其中，该多个电介质层中的至少一个可以包括在该待测芯片的后段BEOL工艺中所形成的层间电介质和/或金属间电介质，例如图3中所示的待测介质层。

在图3中，作为MOSFET的栅极208的待测介质层可以包括两层以上的电介质层，其中，这些电介质层即可以包括层间电介质302，也可以包括金属间电介质304，且这些电介质层可以共同构成待测介质层以及MOSFET的栅极208，其中，MOSFET的源极和漏极可以分别通过多层金属及互连导电体与位于芯片表层的连接端电连接。在这一场景下，同样可以通过第一获取单元402、加载单元404、第二获取单元406和判断单元408执行与前述实施例类似的检测装置以实现对该待测介质层的缺陷程度的检测，进而实现对芯片中的多个电介质层的整体检测，其具体原理及实施过程与前述实施例中所述的类似，本发明在此不作累述。特别地，在本发明的一些实施例中，层间电介质302的介电常数可以小于等于第一预设阈值，金属间电介质304的介电常数可以小于等于第二预设阈值，多个电介质层中的每一个的厚度可以小于等于第三预设阈值。

本发明提供了一些优选的实施例来进一步对本发明进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本发明，并不构成对本发明不当的限定。

从以上的描述中，可以看出，本发明实现了如下技术效果：

1）通过在作为MOSFET的栅极的待测介质层的外侧与该MOSFET的源极或漏极之间加载预设电压的操作，可以在待测介质层中形成导电通道并影响以该待测介质层作为栅极的MOSFET的特性参数的参数值，其中，由于该导电通道的形成速率基于待测介质层的缺陷程度，因此可以通过在预定时间内执行的上述加载操作之前与之后所分别获取的MOSFET的一个或多个特性参数的第一参数值与第二参数值来判断待测介质层的缺陷程度，从而实现对介质层中的缺陷进行检测的效果；

2）作为MOSFET的栅极的待测介质层还可以包括芯片中的多个电介质层，从而提供了一种对芯片中的多层电介质层中的缺陷方便地进行检测的方案。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种介质层缺陷的检测方法，其特征在于，包括：

获取MOSFET的一个或多个特性参数的第一参数值，其中，所述MOSFET的栅极包括待测介质层；

在所述待测介质层的外侧与所述MOSFET的源极或漏极之间加载预设电压，其中，加载所述预设电压的持续时间为预设时长；

获取在执行所述加载操作后的所述一个或多个特性参数的第二参数值；

根据所述第一参数值与所述第二参数值判断所述待测介质层的缺陷程度。

2.根据权利要求1所述的方法，其特征在于，所述根据所述第一参数值与所述第二参数值判断所述待测介质层的缺陷程度包括：

若所述第一参数值与所述第二参数值的偏差越大，则判断出所述缺陷程度越高；

若所述第一参数值与所述第二参数值的偏差越小，则判断出所述缺陷程度越低。

3.根据权利要求1所述的方法，其特征在于，所述根据所述第一参数值与所述第二参数值判断所述待测介质层的缺陷程度包括：

根据所述第一参数值与所述第二参数值之间的差值和/或比值获取与所述差值和/或所述比值对应的缺陷程度等级，其中，所述缺陷程度等级根据所述预设电压和所述预设时长设置，用于表示所述待测介质层的缺陷程度。

4.根据权利要求1所述的方法，其特征在于，所述在所述待测介质层的外侧与所述MOSFET的源极或漏极之间加载预设电压包括：

所述待测介质层的外侧连接直流电源的正极；

所述MOSFET的源极或漏极通过位于所述待测介质层中的通孔中的互连导电体连接所述直流电源的负极。

5.根据权利要求1至4中任一项所述的方法，其特征在于，所述MOSFET形成于待测芯片内，所述待测介质层包括层叠设置的多个电介质层，其中，所述多个电介质层中的至少一个包括在所述待测芯片的后段BEOL工艺中所形成的层间电介质和/或金属间电介质。

6.根据权利要求5所述的方法，其特征在于，

所述层间电介质的介电常数小于等于第一预设阈值；和/或，

所述金属间电介质的介电常数小于等于第二预设阈值；和/或，

所述多个电介质层中的每一个的厚度小于等于第三预设阈值。

7.根据权利要求1至4中任一项所述的方法，其特征在于，

所述待测介质层的缺陷包括：位于所述待测介质层中的电荷和/或孔隙；和/或，

所述一个或多个特性参数包括以下至少之一：开启电压、饱和电流、线性区电流。

8.一种介质层缺陷的检测装置，其特征在于，包括：

第一获取单元，用于获取MOSFET的一个或多个特性参数的第一参数值，其中，所述MOSFET的栅极包括待测介质层；

加载单元，用于在所述待测介质层的外侧与所述MOSFET的源极或漏极之间加载预设电压，其中，加载所述预设电压的持续时间为预设时长；

第二获取单元，用于获取在执行所述加载操作后的所述一个或多个特性参数的第二参数值；

判断单元，用于根据所述第一参数值与所述第二参数值判断所述待测介质层的缺陷程度。

9.根据权利要求8所述的装置，其特征在于，所述判断单元包括：

第一判断模块，用于在所述第一参数值与所述第二参数值的偏差越大时，判断出所述缺陷程度越高；在所述第一参数值与所述第二参数值的偏差越小时，判断出所述缺陷程度越低。

10.根据权利要求8所述的装置，其特征在于，所述判断单元包括：

第二判断模块，用于根据所述第一参数值与所述第二参数值之间的差值和/或比值获取与所述差值和/或所述比值对应的缺陷程度等级，其中，所述缺陷程度等级根据所述预设电压和所述预设时长设置，用于表示所述待测介质层的缺陷程度。

11.根据权利要求8所述的装置，其特征在于，所述加载单元包括：

连接模块，用于使所述待测介质层的外侧连接直流电源的正极，使所述MOSFET的源极或漏极通过位于所述待测介质层中的通孔中的导电体连接所述直流电源的负极。

12.根据权利要求8至11中任一项所述的装置，其特征在于，所述MOSFET形成于待测芯片内，所述待测介质层包括层叠设置的多个电介质层，其中，所述多个电介质层中的至少一个包括在所述待测芯片的后段BEOL工艺中所形成的层间电介质和/或金属间电介质。

13.根据权利要求12所述的装置，其特征在于，

所述层间电介质的介电常数小于等于第一预设阈值；和/或，

所述金属间电介质的介电常数小于等于第二预设阈值；和/或，

所述多个电介质层中的每一个的厚度小于等于第三预设阈值。

14.根据权利要求8至11中任一项所述的装置，其特征在于，

所述待测介质层的缺陷包括：位于所述待测介质层中的电荷和/或孔隙；和/或，

所述一个或多个特性参数包括以下至少之一：开启电压、饱和电流、线性区电流。