JPH10284726A - 半導体装置及びプラズマ損傷評価方法 - Google Patents
半導体装置及びプラズマ損傷評価方法Info
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- JPH10284726A JPH10284726A JP9102691A JP10269197A JPH10284726A JP H10284726 A JPH10284726 A JP H10284726A JP 9102691 A JP9102691 A JP 9102691A JP 10269197 A JP10269197 A JP 10269197A JP H10284726 A JPH10284726 A JP H10284726A
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- 238000011156 evaluation Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims description 14
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- 238000004519 manufacturing process Methods 0.000 claims description 7
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- 239000003990 capacitor Substances 0.000 description 2
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Abstract
(57)【要約】
【課題】 ＭＯＳＬＳＩのゲートリークの原因を調べる
方法を提案すること 【解決手段】 まず、ｐチャネル型の浮遊ゲートＭＯＳ
トランジスタの閾値電圧とｎチャネル型の浮遊ゲートＭ
ＯＳトランジスタの閾値電圧を測定する。これを閾値電
圧の初期値とする。ついで、このウエハを、評価対象の
プラズマ装置に入れ、所定の処理を行う。その後、再
度、ｐチャネル型の浮遊ゲートＭＯＳトランジスタの閾
値電圧とｎチャネル型の浮遊ゲートＭＯＳトランジスタ
の閾値電圧を測定する。それらの閾値電圧から初期値
（閾値電圧）を差し引いた値がシフト量となる。ｐチャ
ネル型の浮遊ゲートＭＯＳトランジスタの閾値電圧シフ
ト量とｎチャネル型の浮遊ゲートＭＯＳトランジスタの
閾値電圧のシフト量を、Ｘ−Ｙ座標上にプロットすると
両者の相関関係が明瞭になる。
方法を提案すること 【解決手段】 まず、ｐチャネル型の浮遊ゲートＭＯＳ
トランジスタの閾値電圧とｎチャネル型の浮遊ゲートＭ
ＯＳトランジスタの閾値電圧を測定する。これを閾値電
圧の初期値とする。ついで、このウエハを、評価対象の
プラズマ装置に入れ、所定の処理を行う。その後、再
度、ｐチャネル型の浮遊ゲートＭＯＳトランジスタの閾
値電圧とｎチャネル型の浮遊ゲートＭＯＳトランジスタ
の閾値電圧を測定する。それらの閾値電圧から初期値
（閾値電圧）を差し引いた値がシフト量となる。ｐチャ
ネル型の浮遊ゲートＭＯＳトランジスタの閾値電圧シフ
ト量とｎチャネル型の浮遊ゲートＭＯＳトランジスタの
閾値電圧のシフト量を、Ｘ−Ｙ座標上にプロットすると
両者の相関関係が明瞭になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造工程中で生じるプラズマ損傷を評価する半導体装置
及びプラズマ損傷評価方法に関するものである。
製造工程中で生じるプラズマ損傷を評価する半導体装置
及びプラズマ損傷評価方法に関するものである。
【０００２】
【従来の技術】プラズマ損傷を評価する半導体装置とし
ては、従来、ＭＯＳ型トランジスタ、ＭＯＳ型キャパシ
タ、ＭＮＯＳ（Metal-Nitride-Oxide-Silicon)型キャパ
シタ、浮遊ゲートＭＯＳ型トランジスタがある。これら
の多くは、ｐ型シリコン上に作られている。それは、ｎ
型シリコン上に作られた半導体装置よりはｐ型シリコン
上に作られた半導体装置の方がプラズマ損傷を受けやす
いのではないかという漠然とした予想や、ｎ型シリコン
上に作られた半導体装置もｐ型シリコン上に作られた半
導体装置も同様のプラズマ損傷があるのではないかとい
う予想があるからである。こうした考えから、たとえ
ば、上述した浮遊ゲートＭＯＳ型トランジスタの例で
も、ｐ型シリコン上のｎチャネル型素子が使われる。発
明者らも、ｎチャネル型ＭＯＳトランジスタやｎチャネ
ル型の浮遊ゲートＭＯＳ型トランジスタを用いて、従
来、多量のデータを収集してきた。多くの場合、ＭＯＳ
ＬＳＩのゲートリークによる歩留まり低下と、ｎチャネ
ル型の浮遊ゲートＭＯＳ型トランジスタを用いたプラズ
マ損傷評価結果との間に、良好な対応関係が得られた。
しかし、詳細に評価すると、そうでない場合もしばしば
見受けられた。
ては、従来、ＭＯＳ型トランジスタ、ＭＯＳ型キャパシ
タ、ＭＮＯＳ（Metal-Nitride-Oxide-Silicon)型キャパ
シタ、浮遊ゲートＭＯＳ型トランジスタがある。これら
の多くは、ｐ型シリコン上に作られている。それは、ｎ
型シリコン上に作られた半導体装置よりはｐ型シリコン
上に作られた半導体装置の方がプラズマ損傷を受けやす
いのではないかという漠然とした予想や、ｎ型シリコン
上に作られた半導体装置もｐ型シリコン上に作られた半
導体装置も同様のプラズマ損傷があるのではないかとい
う予想があるからである。こうした考えから、たとえ
ば、上述した浮遊ゲートＭＯＳ型トランジスタの例で
も、ｐ型シリコン上のｎチャネル型素子が使われる。発
明者らも、ｎチャネル型ＭＯＳトランジスタやｎチャネ
ル型の浮遊ゲートＭＯＳ型トランジスタを用いて、従
来、多量のデータを収集してきた。多くの場合、ＭＯＳ
ＬＳＩのゲートリークによる歩留まり低下と、ｎチャネ
ル型の浮遊ゲートＭＯＳ型トランジスタを用いたプラズ
マ損傷評価結果との間に、良好な対応関係が得られた。
しかし、詳細に評価すると、そうでない場合もしばしば
見受けられた。
【０００３】
【発明が解決しようとする課題】本発明者らは、ＭＯＳ
ＬＳＩのゲートリークの原因を、シリコン基板に起因す
るもの、不純物汚染に起因するもの、パーテイクルによ
るもの、プラズマ損傷によるもの、とに４分類し、詳細
に調べた。その結果、プラズマ損傷の中に、ｐチャネル
ＭＯＳトランジスタに影響の強く現れるものとｎチャネ
ルＭＯＳトランジスタに影響の強く現れるものの２種類
があることを見出した。これは、従来の評価方法ではと
らえきれない現象である。
ＬＳＩのゲートリークの原因を、シリコン基板に起因す
るもの、不純物汚染に起因するもの、パーテイクルによ
るもの、プラズマ損傷によるもの、とに４分類し、詳細
に調べた。その結果、プラズマ損傷の中に、ｐチャネル
ＭＯＳトランジスタに影響の強く現れるものとｎチャネ
ルＭＯＳトランジスタに影響の強く現れるものの２種類
があることを見出した。これは、従来の評価方法ではと
らえきれない現象である。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、 （１）シリコンＭＯＳ型ＬＳＩの製造工程中のプラズマ
工程から生じるプラズマ損傷を評価する半導体装置にお
いて、ｎチャネル型の浮遊ゲート素子とｐチャネル型の
浮遊ゲート素子が隣接して配置されていることを特徴と
する半導体装置。 （２）シリコンＭＯＳ型ＬＳＩの製造工程中のプラズマ
工程から生じるプラズマ損傷を評価する半導体装置にお
いて、ｎチャネル型の浮遊ゲート素子ＭＯＳ型トランジ
スタとｐチャネル型の浮遊ゲート素子ＭＯＳ型トランジ
スタが隣接して配置されていることを特徴とする半導体
装置。 （３）シリコンＭＯＳ型ＬＳＩの製造工程中のプラズマ
工程から生じるプラズマ損傷を評価する方法において、
ｎチャネル型の浮遊ゲート素子の閾値とｐチャネル型の
浮遊ゲート素子の閾値電圧シフト量をＸ−Ｙ座標上にプ
ロットすることを特徴とするプラズマ損傷評価方法。 を夫々本発明の特徴とする。
め本発明は、 （１）シリコンＭＯＳ型ＬＳＩの製造工程中のプラズマ
工程から生じるプラズマ損傷を評価する半導体装置にお
いて、ｎチャネル型の浮遊ゲート素子とｐチャネル型の
浮遊ゲート素子が隣接して配置されていることを特徴と
する半導体装置。 （２）シリコンＭＯＳ型ＬＳＩの製造工程中のプラズマ
工程から生じるプラズマ損傷を評価する半導体装置にお
いて、ｎチャネル型の浮遊ゲート素子ＭＯＳ型トランジ
スタとｐチャネル型の浮遊ゲート素子ＭＯＳ型トランジ
スタが隣接して配置されていることを特徴とする半導体
装置。 （３）シリコンＭＯＳ型ＬＳＩの製造工程中のプラズマ
工程から生じるプラズマ損傷を評価する方法において、
ｎチャネル型の浮遊ゲート素子の閾値とｐチャネル型の
浮遊ゲート素子の閾値電圧シフト量をＸ−Ｙ座標上にプ
ロットすることを特徴とするプラズマ損傷評価方法。 を夫々本発明の特徴とする。
【０００５】
【発明の実施の形態】隣接したｐチャネル型の浮遊ゲー
トＭＯＳトランジスタとｎ型チャネル型の浮遊ゲートＭ
ＯＳトランジスタの２つを併用する。そして、それぞれ
の閾値電圧をＸ−Ｙ座標上にプロットし、両者の相関関
係を見ることにより、上記２つのプラズマ損傷モードを
区別する。
トＭＯＳトランジスタとｎ型チャネル型の浮遊ゲートＭ
ＯＳトランジスタの２つを併用する。そして、それぞれ
の閾値電圧をＸ−Ｙ座標上にプロットし、両者の相関関
係を見ることにより、上記２つのプラズマ損傷モードを
区別する。
【０００６】
【実施例】次に本発明の実施例について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうることは云
うまでもない。
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうることは云
うまでもない。
【０００７】図１は、本発明の半導体装置の一実施例を
示す断面図である。図１において、ｐチャネル型の浮遊
ゲートＭＯＳトランジスタ２とｎチャネル型の浮遊ゲー
トＭＯＳトランジスタ１が隣接して設けられている。浮
遊ケート３と制御ゲート４とも多結晶シリコンで、厚さ
はともに１５０ｎｍである。ゲート酸化膜５は熱酸化法
で形成されており、厚さは８ｎｍである。ゲート間酸化
膜６の厚さは２０ｎｍである。まず、ｐチャネル型の浮
遊ゲートＭＯＳトランジスタ２の閾値電圧とｎチャネル
型の浮遊ゲートＭＯＳトランジスタ１の閾値電圧を測定
する。これを閾値電圧の初期値とする。ついで、このウ
エハを、評価対象のプラズマ装置に入れ、所定の処理を
行う。その後、再度、ｐチャネル型の浮遊ゲートＭＯＳ
トランジスタ２の閾値電圧とｎチャネル型の浮遊ゲート
ＭＯＳトランジスタ１の閾値電圧を測定する。それらの
閾値電圧から初期値（閾値電圧）を差し引いた値がシフ
ト量となる。ｐチャネル型の浮遊ゲートＭＯＳトランジ
スタ２の閾値電圧シフト量とｎチャネル型の浮遊ゲート
ＭＯＳトランジスタ１の閾値電圧のシフト量を、Ｘ−Ｙ
座標上にプロットすると、両者の相関関係が明瞭にな
る。
示す断面図である。図１において、ｐチャネル型の浮遊
ゲートＭＯＳトランジスタ２とｎチャネル型の浮遊ゲー
トＭＯＳトランジスタ１が隣接して設けられている。浮
遊ケート３と制御ゲート４とも多結晶シリコンで、厚さ
はともに１５０ｎｍである。ゲート酸化膜５は熱酸化法
で形成されており、厚さは８ｎｍである。ゲート間酸化
膜６の厚さは２０ｎｍである。まず、ｐチャネル型の浮
遊ゲートＭＯＳトランジスタ２の閾値電圧とｎチャネル
型の浮遊ゲートＭＯＳトランジスタ１の閾値電圧を測定
する。これを閾値電圧の初期値とする。ついで、このウ
エハを、評価対象のプラズマ装置に入れ、所定の処理を
行う。その後、再度、ｐチャネル型の浮遊ゲートＭＯＳ
トランジスタ２の閾値電圧とｎチャネル型の浮遊ゲート
ＭＯＳトランジスタ１の閾値電圧を測定する。それらの
閾値電圧から初期値（閾値電圧）を差し引いた値がシフ
ト量となる。ｐチャネル型の浮遊ゲートＭＯＳトランジ
スタ２の閾値電圧シフト量とｎチャネル型の浮遊ゲート
ＭＯＳトランジスタ１の閾値電圧のシフト量を、Ｘ−Ｙ
座標上にプロットすると、両者の相関関係が明瞭にな
る。
【０００８】このような手順で、各種プラズマ装置を調
べると所定のデータが得られる。多くの場合、図２に示
すように、ｎチャネル型の浮遊ゲートＭＯＳトランジス
タ１の閾値電圧だけがシフトするという損傷モードが得
られる。しかし、プラズマ条件（ガス種、ガス圧、ＲＦ
パワー、磁場の強さ、ウエハ位置）によっては、図３に
示すように、ｐチャネル型の浮遊ゲートＭＯＳトランジ
スタ２の閾値電圧だけがシフトするという損傷モードが
得られる。この損傷モードは、ｎチャネル型の浮遊ゲー
トＭＯＳトランジスタ１だけに着目した場合には観測さ
れない損傷モードである。
べると所定のデータが得られる。多くの場合、図２に示
すように、ｎチャネル型の浮遊ゲートＭＯＳトランジス
タ１の閾値電圧だけがシフトするという損傷モードが得
られる。しかし、プラズマ条件（ガス種、ガス圧、ＲＦ
パワー、磁場の強さ、ウエハ位置）によっては、図３に
示すように、ｐチャネル型の浮遊ゲートＭＯＳトランジ
スタ２の閾値電圧だけがシフトするという損傷モードが
得られる。この損傷モードは、ｎチャネル型の浮遊ゲー
トＭＯＳトランジスタ１だけに着目した場合には観測さ
れない損傷モードである。
【０００９】図１に示すようなｐチャネル型の浮遊ゲー
トＭＯＳトランジスタ２とｎチャネル型の浮遊ゲートＭ
ＯＳトランジスタ１の隣合った組がウエハ上に多数設け
てあると、ウエハ上のプラズマ損傷の分布が一目でわか
る。図４は、実験の中で偶発的に生じたプラズマ損傷を
とらえた例である。ウエハ上の場所によって、ｐチャネ
ル型の浮遊ゲートＭＯＳトランジスタ２の閾値電圧だけ
がシフトする損傷モードと、ｎチャネル型の浮遊ゲート
ＭＯＳトランジスタ１の閾値電圧だけがシフトする損傷
モードと、両方の損傷モードが共存する領域と、両方の
損傷モードがない領域とに４分類されることが見て取れ
る。この場合、閾値電圧シフト量が０．２Ｖ以下を無損
傷とみなす。
トＭＯＳトランジスタ２とｎチャネル型の浮遊ゲートＭ
ＯＳトランジスタ１の隣合った組がウエハ上に多数設け
てあると、ウエハ上のプラズマ損傷の分布が一目でわか
る。図４は、実験の中で偶発的に生じたプラズマ損傷を
とらえた例である。ウエハ上の場所によって、ｐチャネ
ル型の浮遊ゲートＭＯＳトランジスタ２の閾値電圧だけ
がシフトする損傷モードと、ｎチャネル型の浮遊ゲート
ＭＯＳトランジスタ１の閾値電圧だけがシフトする損傷
モードと、両方の損傷モードが共存する領域と、両方の
損傷モードがない領域とに４分類されることが見て取れ
る。この場合、閾値電圧シフト量が０．２Ｖ以下を無損
傷とみなす。
【００１０】図４の結果を、従来のｎチャネル型浮遊ゲ
ートＭＯＳ型トランジスタの評価だけで判断すると、図
５に示すように、３２％の素子が無損傷と評価される。
あるいは、ｐ−チャネル型浮遊ゲートＭＯＳ型トランジ
スタの評価だけで判断すると、同図に示すように、３１
％の素子が無損傷と評価される。しかし、同図に示した
ように、ｎチャネル型浮遊ゲートＭＯＳ型トランジスタ
とｐチャネル型浮遊ゲートＭＯＳ型トランジスタの双方
を評価すると、双方とも無損傷なのは実は１２％しかな
いことがわかる。このように、この手法を使えば、従来
見落としてきたプラズマ損傷をより正確に把握できる。
ートＭＯＳ型トランジスタの評価だけで判断すると、図
５に示すように、３２％の素子が無損傷と評価される。
あるいは、ｐ−チャネル型浮遊ゲートＭＯＳ型トランジ
スタの評価だけで判断すると、同図に示すように、３１
％の素子が無損傷と評価される。しかし、同図に示した
ように、ｎチャネル型浮遊ゲートＭＯＳ型トランジスタ
とｐチャネル型浮遊ゲートＭＯＳ型トランジスタの双方
を評価すると、双方とも無損傷なのは実は１２％しかな
いことがわかる。このように、この手法を使えば、従来
見落としてきたプラズマ損傷をより正確に把握できる。
【００１１】
【発明の効果】以上説明したように、本発明は、従来見
落としてきたプラズマ損傷モードをとらえることがで
き、プラズマ損傷低減に役立つ。具体的には、図４に示
すように、プラズマ損傷の分類（図４では４つ）ができ
るようになり、どの損傷モードかによって対策を選べる
ようになる。また、ｎチャネル型浮遊ゲートＭＯＳ型ト
ランジスタの閾値電圧シフトとｐチャネル型浮遊ゲート
ＭＯＳ型トランジスタの閾値電圧シフトの相関関係をと
らえることができるため、ブラズマ損傷の解明に役立つ
可能性がある。従来、プラズマ損傷に関して多くの研究
成果が報告されているが、プラズマ損傷の解明にはほど
遠く、何らかの新評価装置の登場が強く望まれていた。
その観点からも、本発明はプラズマ損傷解明とプラズマ
損傷低減に役立つものと考えられる。
落としてきたプラズマ損傷モードをとらえることがで
き、プラズマ損傷低減に役立つ。具体的には、図４に示
すように、プラズマ損傷の分類（図４では４つ）ができ
るようになり、どの損傷モードかによって対策を選べる
ようになる。また、ｎチャネル型浮遊ゲートＭＯＳ型ト
ランジスタの閾値電圧シフトとｐチャネル型浮遊ゲート
ＭＯＳ型トランジスタの閾値電圧シフトの相関関係をと
らえることができるため、ブラズマ損傷の解明に役立つ
可能性がある。従来、プラズマ損傷に関して多くの研究
成果が報告されているが、プラズマ損傷の解明にはほど
遠く、何らかの新評価装置の登場が強く望まれていた。
その観点からも、本発明はプラズマ損傷解明とプラズマ
損傷低減に役立つものと考えられる。
【図１】本発明に係わる半導体装置の断面図である。ｐ
チャネル型の浮遊ゲートＭＯＳトランジスタとｎチャネ
ル型の浮遊ゲートＭＯＳトランジスタが隣接して設けら
れている。浮遊ゲートと制御ゲートともに多結晶シリコ
ンで、厚さはともに１５０ｎｍである。ゲート酸化膜は
熱酸化法で形成されており、厚さは８ｎｍである。ゲー
ト間酸化膜の厚さは２０ｎｍである。
チャネル型の浮遊ゲートＭＯＳトランジスタとｎチャネ
ル型の浮遊ゲートＭＯＳトランジスタが隣接して設けら
れている。浮遊ゲートと制御ゲートともに多結晶シリコ
ンで、厚さはともに１５０ｎｍである。ゲート酸化膜は
熱酸化法で形成されており、厚さは８ｎｍである。ゲー
ト間酸化膜の厚さは２０ｎｍである。
【図２】ｎチャネル型の浮遊ゲートＭＯＳトランジスタ
の閾値電圧だけがシフトするという損傷モードをとらえ
た例を示す。
の閾値電圧だけがシフトするという損傷モードをとらえ
た例を示す。
【図３】ｐチャネル型の浮遊ゲートＭＯＳトランジスタ
の閾値電圧だけがシフトするという損傷モードをとらえ
た例を示す。
の閾値電圧だけがシフトするという損傷モードをとらえ
た例を示す。
【図４】ｎチャネル型の浮遊ゲートＭＯＳトランジスタ
の閾値電圧シフトとｐチャネル型の浮遊ゲートＭＯＳト
ランジスタの閾値電圧シフトが混在する損傷モードの例
である。
の閾値電圧シフトとｐチャネル型の浮遊ゲートＭＯＳト
ランジスタの閾値電圧シフトが混在する損傷モードの例
である。
【図５】図４を用いて無損傷を評価・算定した例を示
す。
す。
１ ｎチャネル型浮遊ゲートＭＯＳトランジスタ ２ ｐチャネル型浮遊ゲートＭＯＳトランジスタ ３ 浮遊ゲート ４ 制御ゲート ５ ゲート酸化膜 ６ ゲート間酸化膜
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 峯岸 一茂 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (3)
- 【請求項１】 シリコンＭＯＳ型ＬＳＩの製造工程中の
プラズマ工程から生じるプラズマ損傷を評価する半導体
装置において、 ｎチャネル型の浮遊ゲート素子とｐチャネル型の浮遊ゲ
ート素子が隣接して配置されていることを特徴とする半
導体装置。 - 【請求項２】 シリコンＭＯＳ型ＬＳＩの製造工程中の
プラズマ工程から生じるプラズマ損傷を評価する半導体
装置において、 ｎチャネル型の浮遊ゲート素子ＭＯＳ型トランジスタと
ｐチャネル型の浮遊ゲート素子ＭＯＳ型トランジスタが
隣接して配置されていることを特徴とする半導体装置。 - 【請求項３】 シリコンＭＯＳ型ＬＳＩの製造工程中の
プラズマ工程から生じるプラズマ損傷を評価する方法に
おいて、 ｎチャネル型の浮遊ゲート素子の閾値とｐチャネル型の
浮遊ゲート素子の閾値電圧シフト量をＸ−Ｙ座標上にプ
ロットすることを特徴とするプラズマ損傷評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102691A JPH10284726A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置及びプラズマ損傷評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102691A JPH10284726A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置及びプラズマ損傷評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284726A true JPH10284726A (ja) | 1998-10-23 |
Family
ID=14334284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9102691A Pending JPH10284726A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置及びプラズマ損傷評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284726A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747303B2 (en) | 2001-11-06 | 2004-06-08 | Koninklijke Philips Electronics N.V. | Charge detector semiconductor component, system comprising a charge detector semiconductor component and a reference semiconductor component, wafer, use of a wafer, and method for the qualitative and quantitative measurement of charging of a wafer |
| KR100847840B1 (ko) | 2007-05-16 | 2008-07-23 | 주식회사 동부하이텍 | 플라즈마 데미지 측정방법 |
| US7709836B2 (en) | 2002-03-14 | 2010-05-04 | Infineon Technologies Ag | Detector arrangement, method for the detection of electrical charge carriers and use of an ONO field effect transistor for detection of an electrical charge |
| CN102468273A (zh) * | 2010-11-11 | 2012-05-23 | 北大方正集团有限公司 | 一种测量电荷的装置及方法 |
| CN102522386A (zh) * | 2011-12-02 | 2012-06-27 | 北京大学 | 栅氧化层界面陷阱密度测试结构及测试方法 |
| CN103367193A (zh) * | 2013-07-24 | 2013-10-23 | 北京大学 | 栅氧化层陷阱密度及位置的测试方法及装置 |
| CN104851818A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | 介质层缺陷的检测方法和检测装置 |
-
1997
- 1997-04-03 JP JP9102691A patent/JPH10284726A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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