CN100590828C - 浅沟槽隔离结构平坦化性能检测方法 - Google Patents

浅沟槽隔离结构平坦化性能检测方法 Download PDF

Info

Publication number
CN100590828C
CN100590828C CN200710041359A CN200710041359A CN100590828C CN 100590828 C CN100590828 C CN 100590828C CN 200710041359 A CN200710041359 A CN 200710041359A CN 200710041359 A CN200710041359 A CN 200710041359A CN 100590828 C CN100590828 C CN 100590828C
Authority
CN
China
Prior art keywords
wafer
isolation structure
groove isolation
plough groove
planarization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200710041359A
Other languages
English (en)
Other versions
CN101315901A (zh
Inventor
刘闽锋
廖奇泊
周雯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN200710041359A priority Critical patent/CN100590828C/zh
Publication of CN101315901A publication Critical patent/CN101315901A/zh
Application granted granted Critical
Publication of CN100590828C publication Critical patent/CN100590828C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一种浅沟槽隔离结构平坦化性能检测方法，包括：提供形成浅沟槽隔离结构的晶圆，所述浅沟槽隔离结构的隔离氧化层进行过平坦化处理；在所述晶圆上制作集成电路；对所述晶圆进行晶圆可接受性测试；根据可接受性测试数据判断浅沟槽隔离结构平坦化性能；选出浅沟槽隔离结构平坦化性能不合格的晶圆。所述检测方法可以及早发现不合格的晶圆，并可以及时改进浅沟槽隔离结构平坦化工艺，而且，在晶圆进入测试工艺提前进行电性能测试，挑选出不合格产品，提高了出厂的晶圆的良率。

Description

浅沟槽隔离结构平坦化性能检测方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种浅沟槽隔离结构平坦化工艺例如化学机械抛光工艺的抛光性能检测方法。
背景技术
半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。随着半导体工艺进入深亚微米时代，0.18μm以下器件的有源区隔离层已大多采用浅沟槽隔离工艺(STI)来制作。
现有的浅沟槽隔离结构主要包括如下工艺步骤：首先，在半导体基板上依次形成垫氧化层腐蚀阻挡层和图案化的光刻胶，并以图案化的光刻胶为掩膜，蚀刻垫氧化层、腐蚀阻挡层和半导体基板至一设定深度，形成浅沟槽。接着，在浅沟槽的表面上形成衬氧化层；将绝缘物质(如二氧化硅)填入浅沟槽中，并覆盖衬氧化层侧壁和整个腐蚀阻挡层，形成隔离氧化层；然后，对填入的隔离氧化层进行平坦化处理，如采用化学机械抛光工艺清除腐蚀阻挡层上的隔离氧化层，最后，去除腐蚀阻挡层和垫氧化层。
在浅沟槽隔离结构的制作工艺中，平坦化工艺是影响浅沟槽隔离结构性能的一个关键因素，目前，常用的平坦化工艺例如化学机械抛光工艺，对浅沟槽隔离结构化学机械抛光工艺性能的检测主要是通过在线数据测量以及通过扫描电子显微镜观测抛光面的物理界面结构，例如申请号为02123065的申请文件所描述的浅沟槽隔离结构的制作方法，通过改进浅沟槽隔离结构的形成工艺中的化学机械抛光工艺，来提高浅沟槽隔离结构终点检测的稳定度。
但是，不同半导体器件以及不同的制作工艺对于浅沟槽隔离结构的隔离性能以及化学机械抛光工艺的性能具有不同的敏感度，仅仅依靠上述的在线数据测量或者通过扫描电子显微镜观测浅沟槽隔离结构制作工艺中化学机械抛光工艺抛光面的物理界面结构并不能精确的了解浅沟槽隔离结构的化学机械抛光工艺对半导体器件性能的影响。
发明内容
本发明解决的问题是现有技术通过在线数据测量或者检测浅沟槽隔离结构化学机械抛光面的物理性能并不能了解浅沟槽隔离结构的化学机械抛光工艺对半导体器件性能的影响的缺陷。
为解决上述问题，本发明提供了一种浅沟槽隔离结构平坦化性能检测方法，包括：提供形成浅沟槽隔离结构的晶圆，所述浅沟槽隔离结构的隔离氧化层进行过平坦化处理；在所述晶圆上制作集成电路；对所述晶圆进行晶圆可接受性测试(Wafer acceptance test，WAT)；根据可接受性测试数据判断浅沟槽隔离结构平坦化性能；选出浅沟槽隔离结构平坦化性能不合格的晶圆。
所述晶圆可接受性测试的测试数据为电性能测试数据。
所述的电性能测试数据为源极和漏极之间的击穿电压。
所述晶圆上制作的集成电路包括NMOS或者PMOS晶体管。
所述集成电路为PMOS晶体管时，源极和漏极之间的击穿电压绝对值小于7.1V时，所述晶圆的浅沟槽隔离结构平坦化性能不合格。所述集成电路为NMOS晶体管时，源极和漏极之间的击穿电压绝对值小于9.0V时，所述晶圆的浅沟槽隔离结构平坦化性能不合格。
所述的平坦化处理工艺为化学机械抛光工艺。
与现有技术相比，本发明具有以下优点：
1、本发明所述的浅沟槽隔离结构平坦化性能检测方法在晶圆进入半导体工艺的测试工艺之前进行电性能测试，检测出浅沟槽隔离结构平坦化性能不合格的晶圆，及早发现不合格的晶圆，并可以及时改进浅沟槽隔离结构平坦化工艺，而且，在晶圆进入测试工艺提前进行电性能测试，挑选出不合格产品，提高了出厂的晶圆的良率。
附图说明
图1是本发明浅沟槽隔离结构平坦化性能检测方法的工艺流程图；
图2本发明对晶圆进行晶圆可接受性测试(Wafer acceptance test，WAT)的测试数据与晶圆集成电路失效比率的关系图；
图3为本发明在不同源极和漏极之间的击穿电压的区间内，晶圆的个数占晶圆总数的百分数；
图4为本发明源极和漏极之间的击穿电压的区间与浅沟槽隔离结构的隔离氧化层的厚度之间的关系。
具体实施方式
本发明的本质在于提供一种提前发现浅沟槽隔离结构平坦化工艺例如化学机械抛光工艺的工艺性能的方法，在已经形成集成电路的晶圆进入正式测试工艺之前，进行晶圆可接受性测试，并通过大量数据证明沟槽隔离结构平坦化的工艺特性与晶圆可接受性测试的数据相关，挑选出沟槽隔离结构平坦化工艺不合格的晶圆，提高产品的良率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明提供一种浅沟槽隔离结构平坦化性能检测方法，参考附图1所示，包括：步骤S200，提供形成浅沟槽隔离结构的晶圆，所述浅沟槽隔离结构的隔离氧化层已经进行平坦化处理，所述浅沟槽隔离结构的平坦化工艺例如化学机械抛光工艺；所述晶圆的浅沟槽隔离结构的形成工艺为本技术领域的技术人员熟知的任何现有工艺，由于浅沟槽隔离结构用于隔离半导体器件的有源区，而且可能会对有源区的器件形成产生一定的影响，因此，浅沟槽隔离结构的制作工艺为半导体制程中的一个关键工艺。但是，本发明的研究发现，在浅沟槽结构的深度确定的情况下，平坦化工艺例如化学机械抛光工艺的平整度对最终形成的半导体器件的工艺性能有很大的影响，这是由于晶圆上存在若干隔离结构，在浅沟槽的深度确定的情况下，由于平坦化工艺例如化学机械抛光工艺不同，不同隔离结构的隔离氧化层的厚度可能有所不同，从而对半导体器件的电性能产生影响，从而导致形成有集成电路的晶圆报废。
步骤S210，在所述晶圆上制作集成电路；所述晶圆上的集成电路是根据工艺设计的需要进行的，包括存储器、逻辑电路等各种晶体管以及金属布线等。在本发明的一个具体实施例中，所述晶圆上制作的集成电路包括NMOS或者PMOS晶体管。
步骤S220，对所述晶圆进行晶圆可接受性测试(Wafer acceptance test，WAT)；本发明对晶圆的可接受性测试是在晶圆进入最后的测试工艺之前进行的，所述可接受性测试测试主要是测试晶圆的电性能，所述可接受性测试的测试数据为电性能测试数据。所述的电性能测试数据包括例如源极和漏极之间的击穿电压或者源极和漏极之间的饱和电流等。
步骤S230，根据可接受性测试数据判断浅沟槽隔离结构化学机械抛光性能；由于所述可接受性测试测试主要是测试晶圆的电性能，所述可接受性测试的测试数据为电性能测试数据，一般情况下，电性能测试的数据与浅沟槽隔离结构平坦化工艺例如化学机械抛光工艺的性能存在着一定的关系，在电性能测试数据大于或者小于某一特定值的情况下，浅沟槽隔离结构化学机械抛光性能不合理。例如本发明的一个具体实施例中，所述集成电路为PMOS晶体管时，源极和漏极之间的击穿电压绝对值小于7.1V时，所述晶圆的浅沟槽隔离结构化学机械抛光性能不合格。所述集成电路为NMOS晶体管时，源极和漏极之间的击穿电压绝对值小于9.0V时，所述晶圆的浅沟槽隔离结构化学机械抛光性能不合格。
步骤S240，选出浅沟槽隔离结构平坦化性能不合格的晶圆。根据步骤S230的电性能测试结果，即可选出浅沟槽隔离结构平坦化性能不合格的晶圆。一方面，及早发现不合格的晶圆，可以及时改进浅沟槽隔离结构的平坦化工艺例如化学机械抛光工艺，另一方面，在进入测试工厂之前，挑选出不合格产品，提高了出厂的晶圆的良率。
参考附图2所示，为本发明对晶圆进行晶圆可接受性测试的测试数据与晶圆集成电路失效比率的关系图，图中的横坐标即为测试出的电性能数据，附图2中为晶圆中半导体器件的源极和漏极之间的击穿电压，纵坐标为所述晶圆失效的比率，图中的每一个数据点都是对若干个晶圆中失效晶圆的数据统计结果，也就是说，图中的每一个数据点代表在所示的源极和漏极的击穿电压的情况下，若干个晶圆中失效晶圆占晶圆总数的百分比，图中所示的测试结果是对0.15um制程的PMOS晶体管的测试数据，从图中可以看出，在源极和漏极之间的击穿电压的绝对值较大的情况下，失效晶圆占晶圆总数的百分比相对较小，随着源极和漏极之间的击穿电压绝对值向较小方向移动，失效晶圆占晶圆总数的百分比增大，在源极和漏极之间的击穿电压为-7.1V时，某批晶圆的失效比率达到20％，在所有测试晶圆中失效比率最大。
参考附图3所示，图中所示的测试结果是对0.15um制程的PMOS晶体管的测试数据，线形图为不同源极和漏极之间的击穿电压下晶圆个数的正态分布图，从线形图可以看出，本实施例所测试的PMOS晶体管的源极和漏极之间的击穿电压都在正态分布范围内，在现有技术中，认为晶体管的源极和漏极之间的击穿电压在正态分布范围的产品都是合格产品，没有对晶体管的源极和漏极之间的击穿电压分布与产品是否合格之间的关系做进一步的研究，因此，产生了不合格产品。本发明对晶体管的源极和漏极之间的击穿电压分布与产品是否合格之间的关系做进一步的研究，发现对于PMOS晶体管时，源极和漏极之间的击穿电压绝对值小于7.1V时，所述晶圆的浅沟槽隔离结构化学机械抛光性能不合格。所述集成电路为NMOS晶体管时，源极和漏极之间的击穿电压绝对值小于9.0V时，所述晶圆的浅沟槽隔离结构化学机械抛光性能不合格。
从附图3的柱形图为在不同源极和漏极之间的击穿电压的区间内，晶圆上形成的产品为PMOS晶体管时，晶圆的个数占晶圆总数的百分数，从图中可以看出，本发明源极和漏极之间的击穿电压为-8V至-7.8V的范围内，晶圆的个数占总数的百分数为16％，源极和漏极之间的击穿电压为-7.8V至-7.6V的范围内，晶圆的个数占总数的百分数为63％，而源极和漏极之间的击穿电压为-7.6V至-7.4V的范围内，晶圆的个数占总数的百分数为18％，虽然在源极和漏极之间的击穿电压为-7.2V至-7.0V的范围内的晶圆仍然满足晶圆个数的正态分布图，与本发明的图2对应，晶圆失效的比率已经增大，源极和漏极之间的击穿电压绝对值小于7.1V的PMOS晶体管的晶圆已经是不合格产品。因此，需要采用本发明所述的方法对晶圆进行进一步的性能测试，以挑选出不合格产品。
参考附图4所示，为本发明源极和漏极之间的击穿电压的区间与浅沟槽隔离结构的隔离氧化层的厚度之间的关系，图中分别为浅沟槽隔离结构的隔离氧化层的厚度为标准厚度、大于标准厚度以及小于标准厚度的情况下，源极和漏极之间的击穿电压的数值。从图中可以看出，在浅沟槽隔离结构的隔离氧化层的厚度大于标准厚度的情况下，源极和漏极之间的击穿电压的绝对值较小，在-7.0V至-7.2V的范围内，与图2相对应，晶圆失效的几率也较大。在浅沟槽隔离结构的隔离氧化层的厚度小于标准厚度的情况下，晶圆失效的几率较小。而图中所述隔离氧化层的厚度与平坦化工艺例如化学机械抛光工艺直接相关。因此，通过对器件的电性能进行测试，可以提前检测出浅沟槽隔离结构平坦化工艺例如化学机械抛光工艺的性能。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (2)

1.一种浅沟槽隔离结构平坦化性能检测方法，其特征在于，包括∶提供形成浅沟槽隔离结构的晶圆，所述浅沟槽隔离结构的隔离氧化层进行过平坦化处理；在所述晶圆上制作集成电路；对所述晶圆进行晶圆可接受性测试；根据可接受性测试数据判断浅沟槽隔离结构平坦化处理性能；选出浅沟槽隔离结构平坦化处理不合格的晶圆；其中，所述晶圆可接受性测试的测试数据为源极和漏极之间的击穿电压，所述晶圆上制作的集成电路包括NMOS或者PMOS晶体管；所述集成电路为PMOS晶体管时，源极和漏极之间的击穿电压绝对值小于7.1V时，所述晶圆的浅沟槽隔离结构平坦化性能不合格；所述集成电路为NMOS晶体管时，源极和漏极之间的击穿电压绝对值小于9.0V时，所述晶圆的浅沟槽隔离结构平坦化性能不合格。
2.根据权利要求1所述的浅沟槽隔离结构平坦化性能检测方法，其特征在于，所述平坦化处理工艺为化学机械抛光工艺。
CN200710041359A 2007-05-28 2007-05-28 浅沟槽隔离结构平坦化性能检测方法 Expired - Fee Related CN100590828C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200710041359A CN100590828C (zh) 2007-05-28 2007-05-28 浅沟槽隔离结构平坦化性能检测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200710041359A CN100590828C (zh) 2007-05-28 2007-05-28 浅沟槽隔离结构平坦化性能检测方法

Publications (2)

Publication Number Publication Date
CN101315901A CN101315901A (zh) 2008-12-03
CN100590828C true CN100590828C (zh) 2010-02-17

Family

ID=40106836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710041359A Expired - Fee Related CN100590828C (zh) 2007-05-28 2007-05-28 浅沟槽隔离结构平坦化性能检测方法

Country Status (1)

Country Link
CN (1) CN100590828C (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768968B (zh) * 2012-07-03 2014-12-24 上海华力微电子有限公司 检测井区注入离子在不同浓度条件下扩散能力的方法
CN104347442B (zh) * 2013-07-30 2017-06-09 北大方正集团有限公司 一种检测经平坦化处理的晶片的平坦程度的方法
CN103872021B (zh) * 2014-03-24 2016-08-17 上海华力微电子有限公司 用于wat测试的半导体结构

Also Published As

Publication number Publication date
CN101315901A (zh) 2008-12-03

Similar Documents

Publication Publication Date Title
US6372525B1 (en) Wafer-level antenna effect detection pattern for VLSI
US7939348B2 (en) E-beam inspection structure for leakage analysis
US8232115B2 (en) Test structure for determination of TSV depth
US20080267489A1 (en) Method for determining abnormal characteristics in integrated circuit manufacturing process
US8164091B2 (en) Multi-purpose poly edge test structure
US10079187B2 (en) Semiconductor devices and methods for testing a gate insulation of a transistor structure
US8193824B2 (en) Monitoring plasma induced damage during semiconductor wafer processes
US20170154687A1 (en) Sram-like ebi structure design and implementation to capture mosfet source-drain leakage eariler
US8241928B2 (en) Test structure and method for detecting charge effects during semiconductor processing
CN100590828C (zh) 浅沟槽隔离结构平坦化性能检测方法
US6727501B1 (en) Method for detecting over-etch defects
US7501837B2 (en) Test structure and method for detecting charge effects during semiconductor processing using a delayed inversion point technique
KR101030295B1 (ko) 반도체 소자의 소자 분리막 검사용 필드 트랜지스터
US6963206B2 (en) System and method of evaluating gate oxide integrity for semiconductor microchips
US20120293196A1 (en) Test key structure for monitoring gate conductor to deep trench misalignment and testing method thereof
US6734028B1 (en) Method of detecting shallow trench isolation corner thinning by electrical stress
Hook et al. Detection of thin oxide (3.5 nm) dielectric degradation due to charging damage by rapid-ramp breakdown
CN107991598B (zh) 一种用于三维存储器沟道导通性的测量方法
US20030197175A1 (en) Test structure for evaluating antenna effects
US7807552B2 (en) Method of inspecting defect of semiconductor device
Choi et al. MOSFET implant failure analysis using plane-view scanning capacitance microscopy coupled with nano-probing and TCAD modeling
Chua et al. Junction/well stain (delineation) technique to unveil different types of implantation defects
Brozek et al. In-line testing of antenna-type test structures for separation of sources of process-induced damage
Gupta et al. A comprehensive assessment of contact oxide etch damage using device monitor and in-line noncontact testing
US20100200853A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111121

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100217

Termination date: 20180528