JPH11345885A - 半導体装置 - Google Patents
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- JPH11345885A JPH11345885A JP10152785A JP15278598A JPH11345885A JP H11345885 A JPH11345885 A JP H11345885A JP 10152785 A JP10152785 A JP 10152785A JP 15278598 A JP15278598 A JP 15278598A JP H11345885 A JPH11345885 A JP H11345885A
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- gate electrode
- concentration
- diffusion layer
- mos transistor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】
【課題】 プラズマ処理における帯電でゲート絶縁膜の
損傷を発生させない半導体装置を提供すること。 【解決手段】 Ｎ型ＭＯＳトランジスタのゲート電極に
は保護素子が接続してある。保護素子は、ＭＯＳトラン
ジスタのゲート電極とほぼ同じ又はそれ以上の面積のゲ
ート電極を備え、その電極に隣接してＮ型拡散層を有す
る。一方のＮ型拡散層はＭＯＳトランジスタのゲート電
極に接続しており、他方のＮ型拡散層は半導体基板に接
続している。これにより、プラズマを用いた配線エッチ
ング時にＭＯＳトランジスタのゲート電極に電荷が帯電
したときは、保護素子のチャネルが導通し、ゲート電極
に帯電した電荷を半導体基板に流すため、ゲート絶縁膜
を損傷させることがない。
損傷を発生させない半導体装置を提供すること。 【解決手段】 Ｎ型ＭＯＳトランジスタのゲート電極に
は保護素子が接続してある。保護素子は、ＭＯＳトラン
ジスタのゲート電極とほぼ同じ又はそれ以上の面積のゲ
ート電極を備え、その電極に隣接してＮ型拡散層を有す
る。一方のＮ型拡散層はＭＯＳトランジスタのゲート電
極に接続しており、他方のＮ型拡散層は半導体基板に接
続している。これにより、プラズマを用いた配線エッチ
ング時にＭＯＳトランジスタのゲート電極に電荷が帯電
したときは、保護素子のチャネルが導通し、ゲート電極
に帯電した電荷を半導体基板に流すため、ゲート絶縁膜
を損傷させることがない。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタに関し、特にプラズマ処理等におけるゲート電極の
絶縁膜の損傷を防止したＭＯＳトランジスタに関する。
スタに関し、特にプラズマ処理等におけるゲート電極の
絶縁膜の損傷を防止したＭＯＳトランジスタに関する。
【０００２】
【従来の技術】従来、半導体製造プロセスにおいてはプ
ラズマプロセスが数多く用いられる。プラズマプロセス
は、電極に電圧を印加させてＭＯＳデバイスのゲート絶
縁膜へダメージを生じさせ、ＬＳＩの良品率を低下させ
たり信頼性を劣化させたりする問題を引き起こす。この
問題を、特性を検査するためのトランジスタを例に説明
する。
ラズマプロセスが数多く用いられる。プラズマプロセス
は、電極に電圧を印加させてＭＯＳデバイスのゲート絶
縁膜へダメージを生じさせ、ＬＳＩの良品率を低下させ
たり信頼性を劣化させたりする問題を引き起こす。この
問題を、特性を検査するためのトランジスタを例に説明
する。
【０００３】図４に検査用トランジスタの平面図を示
す。検査用トランジスタは、Ｐ型基板１上のフィールド
絶縁膜２で囲われた領域に拡散層を設け、この拡散層を
またいでゲート電極５が設けられる。拡散層内でゲート
電極５に隣接する領域が高濃度Ｎ型拡散３となる。ゲー
ト電極５，高濃度Ｎ型拡散３Ａ，３Ｂ上に設けられたコ
ンタクト６を介してプローブ用のパッド７が設けられ
る。
す。検査用トランジスタは、Ｐ型基板１上のフィールド
絶縁膜２で囲われた領域に拡散層を設け、この拡散層を
またいでゲート電極５が設けられる。拡散層内でゲート
電極５に隣接する領域が高濃度Ｎ型拡散３となる。ゲー
ト電極５，高濃度Ｎ型拡散３Ａ，３Ｂ上に設けられたコ
ンタクト６を介してプローブ用のパッド７が設けられ
る。
【０００４】パッド７Ａはゲート電極用、パッド７Ｂは
ソース電極用、パッド７Ｃはドレイン電極用である。各
パッド電極のプラズマエッチング中に、これらパッドを
介してプラズマからゲート電極５に電荷が流れ込み、ゲ
ート絶縁膜が劣化する。パッドの面積は一辺が５０ミク
ロン〜１００ミクロンと比較的大きいため、プラズマに
よるダメージは無視できない程度であった。
ソース電極用、パッド７Ｃはドレイン電極用である。各
パッド電極のプラズマエッチング中に、これらパッドを
介してプラズマからゲート電極５に電荷が流れ込み、ゲ
ート絶縁膜が劣化する。パッドの面積は一辺が５０ミク
ロン〜１００ミクロンと比較的大きいため、プラズマに
よるダメージは無視できない程度であった。
【０００５】パッド７によるゲート電極５の帯電を回避
するために、図５に示す様に保護素子を設けられること
がある。図５では、ゲート電極用のパッド７Ａが配線９
Ｄを介して高濃度Ｎ型拡散層３Ｄに接続している。高濃
度Ｎ型拡散層の下部にはＰ型基板１があるため、ゲート
パッドはＮ型／Ｐ型のダイオードに接続していることに
なり、ゲート電極５に溜まった電荷をＰ型基板１に逃が
すことができるようになっている。
するために、図５に示す様に保護素子を設けられること
がある。図５では、ゲート電極用のパッド７Ａが配線９
Ｄを介して高濃度Ｎ型拡散層３Ｄに接続している。高濃
度Ｎ型拡散層の下部にはＰ型基板１があるため、ゲート
パッドはＮ型／Ｐ型のダイオードに接続していることに
なり、ゲート電極５に溜まった電荷をＰ型基板１に逃が
すことができるようになっている。
【０００６】また特開平１―２５３２７６号公報には、
入出力保護回路のダイオードまたはトランジスタをポリ
シリコンにより形成した例について開示されている。
入出力保護回路のダイオードまたはトランジスタをポリ
シリコンにより形成した例について開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、半導体
装置の寸法を縮小するに伴い、ゲート絶縁膜が薄くな
り、それにつれてゲート絶縁膜の耐圧が徐々に低下して
いる。一方保護ダイオードの耐圧は、拡散層の濃度とウ
ェルの濃度で決まるためほとんど変化しない。このため
膜厚が約８ｎｍ以下のゲート絶縁膜では、保護ダイオー
ドの耐圧がゲート絶縁膜の耐圧よりも大きくなるため、
従来構造のダイオードでは保護が十分にできなくなる問
題があった。
装置の寸法を縮小するに伴い、ゲート絶縁膜が薄くな
り、それにつれてゲート絶縁膜の耐圧が徐々に低下して
いる。一方保護ダイオードの耐圧は、拡散層の濃度とウ
ェルの濃度で決まるためほとんど変化しない。このため
膜厚が約８ｎｍ以下のゲート絶縁膜では、保護ダイオー
ドの耐圧がゲート絶縁膜の耐圧よりも大きくなるため、
従来構造のダイオードでは保護が十分にできなくなる問
題があった。
【０００８】この様子を図３を用いて以下に説明する。
【０００９】ゲート絶縁膜が厚い場合と薄い場合の「ゲ
ート電圧」と「ゲート電流」の関係、及びダイオードの
特性を図３に示す。なお、横軸は基板の電圧を基準にし
た時のゲート電圧である。ゲート絶縁膜を流れる電流は
トンネリング電流であり、ある電圧以上から急に電流が
増加する。ダイオードを流れる電流は、電圧が正の時は
逆方向にバイアスされるので、ある電圧で降伏を生じ急
激に電流が増加する。なおプラズマプロセス時はプラズ
マ光が発生し、この光により基板中にキャリアが生じ、
電圧にはあまり依存しないリーク電流となる。これを図
３のダイオード特性で示した。
ート電圧」と「ゲート電流」の関係、及びダイオードの
特性を図３に示す。なお、横軸は基板の電圧を基準にし
た時のゲート電圧である。ゲート絶縁膜を流れる電流は
トンネリング電流であり、ある電圧以上から急に電流が
増加する。ダイオードを流れる電流は、電圧が正の時は
逆方向にバイアスされるので、ある電圧で降伏を生じ急
激に電流が増加する。なおプラズマプロセス時はプラズ
マ光が発生し、この光により基板中にキャリアが生じ、
電圧にはあまり依存しないリーク電流となる。これを図
３のダイオード特性で示した。
【００１０】ゲート絶縁膜の耐圧（厚膜）、ゲート絶縁
膜の耐圧（薄膜）、ダイオードの耐圧をそれぞれ、Ｖｂ
ｄ（厚膜）、Ｖｂｄ（薄膜）、Ｖｂｄ（ダイオード）と
する。ゲート絶縁膜が厚い場合は、Ｖｂｄ（ダイオー
ド）＜Ｖｂｄ（厚膜）となる。そこでゲート電極をダイ
オードに接続している時は、図３の破線（ｃ）で示した
特性になる。プラズマから流れ込む電流とゲート電圧に
も一定の関係があり、それを図３プラズマ電流（点線）
として示した。プラズマ電流はゲート電流にはあまり依
存せず、近似的には定電流と見なしても良い。プラズマ
からの電流は大部分がダイオードに流れ込むので、ダメ
ージは生じない。
膜の耐圧（薄膜）、ダイオードの耐圧をそれぞれ、Ｖｂ
ｄ（厚膜）、Ｖｂｄ（薄膜）、Ｖｂｄ（ダイオード）と
する。ゲート絶縁膜が厚い場合は、Ｖｂｄ（ダイオー
ド）＜Ｖｂｄ（厚膜）となる。そこでゲート電極をダイ
オードに接続している時は、図３の破線（ｃ）で示した
特性になる。プラズマから流れ込む電流とゲート電圧に
も一定の関係があり、それを図３プラズマ電流（点線）
として示した。プラズマ電流はゲート電流にはあまり依
存せず、近似的には定電流と見なしても良い。プラズマ
からの電流は大部分がダイオードに流れ込むので、ダメ
ージは生じない。
【００１１】ところが、ゲート絶縁膜が薄くなると耐圧
は低下し、Ｖｂｄ（ダイオード）＞Ｖｂｄ（薄膜）とな
る。したがって図３の破線（ｂ）で示した特性になり、
プラズマからの電流は大部分がゲート絶縁膜に流れ込
み、ゲート絶縁膜はダメージを受けることになる。つま
り、薄いゲート絶縁膜においては、従来のダイオードに
よる保護は不可能であった。
は低下し、Ｖｂｄ（ダイオード）＞Ｖｂｄ（薄膜）とな
る。したがって図３の破線（ｂ）で示した特性になり、
プラズマからの電流は大部分がゲート絶縁膜に流れ込
み、ゲート絶縁膜はダメージを受けることになる。つま
り、薄いゲート絶縁膜においては、従来のダイオードに
よる保護は不可能であった。
【００１２】本発明は、配線のプラズマプロセス中に配
線がプラズマ中の電荷によって帯電し、その配線に接続
するＭＯＳトランジスタのゲート絶縁膜が受ける損傷を
低減させたＭＯＳトランジスタを提供することを目的と
する。
線がプラズマ中の電荷によって帯電し、その配線に接続
するＭＯＳトランジスタのゲート絶縁膜が受ける損傷を
低減させたＭＯＳトランジスタを提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明では上記課題を解
決するため、つぎのようにＭＯＳトランジスタを構成し
た。
決するため、つぎのようにＭＯＳトランジスタを構成し
た。
【００１４】すなわち、ＭＯＳトランジスタのゲート電
極に保護素子を接続させた。保護素子は、ゲート絶縁層
の耐電圧より低い電圧で導通するようになっており、プ
ラズマプロセス時の帯電の電圧によりオンすることでＭ
ＯＳトランジスタの電荷を基板に逃がす経路となる。
極に保護素子を接続させた。保護素子は、ゲート絶縁層
の耐電圧より低い電圧で導通するようになっており、プ
ラズマプロセス時の帯電の電圧によりオンすることでＭ
ＯＳトランジスタの電荷を基板に逃がす経路となる。
【００１５】従って、電流は保護素子のチャネルを経由
し高濃度Ｐ型拡散層を通じて基板に逃げることができ
る。この様にして、ＭＯＳトランジスタのゲート電極の
帯電を防止し、ゲート電極の帯電、ひいてはゲート絶縁
層の損傷を防止することができる。
し高濃度Ｐ型拡散層を通じて基板に逃げることができ
る。この様にして、ＭＯＳトランジスタのゲート電極の
帯電を防止し、ゲート電極の帯電、ひいてはゲート絶縁
層の損傷を防止することができる。
【００１６】
【発明の実施の形態】図１〜３を参照して本発明にかか
る半導体装置の一実施の形態を説明する。
る半導体装置の一実施の形態を説明する。
【００１７】図１に、ＭＯＳトランジスタ１０と保護素
子１１を示す。
子１１を示す。
【００１８】ＭＯＳトランジスタ１０は、ゲート電極５
Ａ、高濃度Ｎ型拡散層３Ａ、３Ｂ、プローブ用のパッド
７などからなるＭＯＳトランジスタであり、従来例（図
４に図示）と同様の構造である。そしてゲート電極用の
パッド７Ａに保護素子１１が接続している。保護素子１
１の構成を以下に述べる。
Ａ、高濃度Ｎ型拡散層３Ａ、３Ｂ、プローブ用のパッド
７などからなるＭＯＳトランジスタであり、従来例（図
４に図示）と同様の構造である。そしてゲート電極用の
パッド７Ａに保護素子１１が接続している。保護素子１
１の構成を以下に述べる。
【００１９】保護素子１１は、ゲート電極５Ｂと、これ
に隣接して高濃度Ｎ型拡散層３Ｂ、３Ｃが形成してあ
り、ゲート電極５Ｂはコンタクト６を介してパッド８に
接続している。また高濃度Ｎ型拡散層３Ｂは、ＭＯＳト
ランジスタ１０のゲート用のパッド７Ａに接続し、高濃
度Ｎ型拡散層３Ｃは、これとは離れて設けられた高濃度
Ｐ型拡散層４に配線９Ｂを介して接続している。このよ
うにＭＯＳトランジスタ１０のゲート電極５Ａは、配線
９を介して保護素子１１の高濃度Ｎ型拡散層３Ｂに接続
している。
に隣接して高濃度Ｎ型拡散層３Ｂ、３Ｃが形成してあ
り、ゲート電極５Ｂはコンタクト６を介してパッド８に
接続している。また高濃度Ｎ型拡散層３Ｂは、ＭＯＳト
ランジスタ１０のゲート用のパッド７Ａに接続し、高濃
度Ｎ型拡散層３Ｃは、これとは離れて設けられた高濃度
Ｐ型拡散層４に配線９Ｂを介して接続している。このよ
うにＭＯＳトランジスタ１０のゲート電極５Ａは、配線
９を介して保護素子１１の高濃度Ｎ型拡散層３Ｂに接続
している。
【００２０】そしてプラズマ処理等により、パッド７Ａ
に帯電した電荷は、保護素子１１の高濃度Ｎ型拡散層３
Ｂに流れ込み、高濃度Ｎ型拡散層３Ｂの電位を上昇させ
る。同時に、保護素子１１のゲート電極５Ｂ用のパッド
８も同様に帯電し、電位が上昇するため保護素子１１は
オンするようになっている。
に帯電した電荷は、保護素子１１の高濃度Ｎ型拡散層３
Ｂに流れ込み、高濃度Ｎ型拡散層３Ｂの電位を上昇させ
る。同時に、保護素子１１のゲート電極５Ｂ用のパッド
８も同様に帯電し、電位が上昇するため保護素子１１は
オンするようになっている。
【００２１】（動作の説明）ＭＯＳトランジスタ１０の
ゲート用のパッド７Ａと保護素子１１のゲート用パッド
８は、パッドのサイズが同じなので、配線のプラズマエ
ッチングを行なうと、ほぼ同程度の電荷を受けるためそ
れぞれの電位も同程度となる。このときの電位は、通常
数ボルト以上である。一方保護素子１１のしきい値電圧
は、通常１ボルト以下であるので、保護素子１１のチャ
ネルはパッド８の帯電によりオンする。またパッド７Ａ
に接続する高濃度Ｎ型拡散層３Ｂの電位は高濃度Ｎ型拡
散層３Ｃに対して数ボルト以上高くなる。このため保護
素子１１の高濃度Ｎ型拡散層３Ｂと高濃度Ｎ型拡散層３
Ｃ間は導通する。従ってＭＯＳトランジスタ１０のゲー
ト電極５Ａに帯電した電荷は保護素子１１のチャネルを
流れ高濃度Ｐ型拡散層４を通じてＰ型基板１に流れ込
む。
ゲート用のパッド７Ａと保護素子１１のゲート用パッド
８は、パッドのサイズが同じなので、配線のプラズマエ
ッチングを行なうと、ほぼ同程度の電荷を受けるためそ
れぞれの電位も同程度となる。このときの電位は、通常
数ボルト以上である。一方保護素子１１のしきい値電圧
は、通常１ボルト以下であるので、保護素子１１のチャ
ネルはパッド８の帯電によりオンする。またパッド７Ａ
に接続する高濃度Ｎ型拡散層３Ｂの電位は高濃度Ｎ型拡
散層３Ｃに対して数ボルト以上高くなる。このため保護
素子１１の高濃度Ｎ型拡散層３Ｂと高濃度Ｎ型拡散層３
Ｃ間は導通する。従ってＭＯＳトランジスタ１０のゲー
ト電極５Ａに帯電した電荷は保護素子１１のチャネルを
流れ高濃度Ｐ型拡散層４を通じてＰ型基板１に流れ込
む。
【００２２】保護素子１１のチャネルがオンした時の特
性は、図３に示すように、ゲート電圧の増加と共にチャ
ネル電流は急激に増加する。すなわち保護素子１１はＰ
型基板１に接続する抵抗の様に振る舞い、ＭＯＳトラン
ジスタ１０のゲート電極用のパッド７Ａに流れ込んだ電
荷は、図３の（ａ）に示す特性に従って基板に流れ込む
ことになる。
性は、図３に示すように、ゲート電圧の増加と共にチャ
ネル電流は急激に増加する。すなわち保護素子１１はＰ
型基板１に接続する抵抗の様に振る舞い、ＭＯＳトラン
ジスタ１０のゲート電極用のパッド７Ａに流れ込んだ電
荷は、図３の（ａ）に示す特性に従って基板に流れ込む
ことになる。
【００２３】なおプラズマから流れ込む電流とゲート電
圧には一定の関係があり、それを図３にプラズマ電流
（点線）として示した。プラズマ電流はゲート電流には
あまり依存せず、近似的には定電流と見なすことができ
る。つまりプラズマ電流の量よりも多くの電流を逃がす
ことのできる経路を設けることにより、プラズマによる
帯電は回避できることになる。
圧には一定の関係があり、それを図３にプラズマ電流
（点線）として示した。プラズマ電流はゲート電流には
あまり依存せず、近似的には定電流と見なすことができ
る。つまりプラズマ電流の量よりも多くの電流を逃がす
ことのできる経路を設けることにより、プラズマによる
帯電は回避できることになる。
【００２４】この様にして、ＭＯＳトランジスタ１０の
ゲート電極の帯電を防止し、ゲート酸化膜のダメージを
回避することができる。
ゲート電極の帯電を防止し、ゲート酸化膜のダメージを
回避することができる。
【００２５】なお、製造プロセスが完了した後にＭＯＳ
トランジスタの特性を測定する際には、保護素子１１の
パッド８をＰ型基板１の電位と共通にしておけば保護素
子１１のチャネルはオフとなるため、ＭＯＳトランジス
タ１０のゲート電極５Ａはダイオード（高濃度Ｎ型拡散
層３Ｂ）に接続しているのみであり、特性の測定に支障
は生じない。
トランジスタの特性を測定する際には、保護素子１１の
パッド８をＰ型基板１の電位と共通にしておけば保護素
子１１のチャネルはオフとなるため、ＭＯＳトランジス
タ１０のゲート電極５Ａはダイオード（高濃度Ｎ型拡散
層３Ｂ）に接続しているのみであり、特性の測定に支障
は生じない。
【００２６】また、保護素子１１のゲート電極５ＢもＭ
ＯＳトランジスタ１０のゲート電極５Ａと同様にプラズ
マによる帯電を受けるため、保護素子１１のゲート絶縁
膜のダメージも懸念される。このため、保護素子１１の
チャネル幅とチャネル長を大きくして、アンテナ比を低
減するのが望ましい。さらに、保護素子１１のしきい値
電圧をＭＯＳトランジスタ１０のしきい値電圧よりも小
さくしておくと容易にオンするので、保護効果が大き
い。
ＯＳトランジスタ１０のゲート電極５Ａと同様にプラズ
マによる帯電を受けるため、保護素子１１のゲート絶縁
膜のダメージも懸念される。このため、保護素子１１の
チャネル幅とチャネル長を大きくして、アンテナ比を低
減するのが望ましい。さらに、保護素子１１のしきい値
電圧をＭＯＳトランジスタ１０のしきい値電圧よりも小
さくしておくと容易にオンするので、保護効果が大き
い。
【００２７】（他の実施例）次に、本発明の他の実施形
態について図面を参照して説明する。
態について図面を参照して説明する。
【００２８】プラズマから流れ込む電荷量が極端に多い
場合には、保護素子１１のゲート絶縁膜がダメージを受
け破壊してしまう可能性があり、保護効果が期待できな
いことがある。そこで、保護素子１１自体へのプラズマ
ダメージを低減するために、ダイオードによる保護を追
加した。
場合には、保護素子１１のゲート絶縁膜がダメージを受
け破壊してしまう可能性があり、保護効果が期待できな
いことがある。そこで、保護素子１１自体へのプラズマ
ダメージを低減するために、ダイオードによる保護を追
加した。
【００２９】図２に、他の実施形態にかかるＭＯＳトラ
ンジスタの平面図を示す。本実施の形態と上記の実施形
態との違いは、保護素子１１のゲート電極５Ｂ用のパッ
ド８に配線９Ｄが接続してあり、この配線９Ｄを介して
パッド８Ｄが高濃度Ｎ型拡散層３Ｄに接続していること
である。したがって、保護素子１１により、ダイオード
が形成されていることとなり、保護素子１１のゲート電
極５Ｂに電荷が蓄積されると、ダイオードが降伏し、ゲ
ート電極５Ｂの電荷をＰ型基板１に逃がすことができ
る。
ンジスタの平面図を示す。本実施の形態と上記の実施形
態との違いは、保護素子１１のゲート電極５Ｂ用のパッ
ド８に配線９Ｄが接続してあり、この配線９Ｄを介して
パッド８Ｄが高濃度Ｎ型拡散層３Ｄに接続していること
である。したがって、保護素子１１により、ダイオード
が形成されていることとなり、保護素子１１のゲート電
極５Ｂに電荷が蓄積されると、ダイオードが降伏し、ゲ
ート電極５Ｂの電荷をＰ型基板１に逃がすことができ
る。
【００３０】なお、この様に保護素子１１にダイオード
を付加しても図３（ａ）に示すような特性は変化しない
ため、第１の実施例と全く同様の保護性能が期待でき
る。
を付加しても図３（ａ）に示すような特性は変化しない
ため、第１の実施例と全く同様の保護性能が期待でき
る。
【００３１】また、上記実施形態では、ＭＯＳトランジ
スタが評価トランジスタであるとして説明したが、本発
明はこれに限定するものではない。集積回路内で用いら
れる一般のＭＯＳトランジスタであっても、ゲート電極
に長い配線が接続する場合等には同様に帯電の問題が生
ずるため、本発明を適用することで帯電の影響を防止す
ることが可能である。
スタが評価トランジスタであるとして説明したが、本発
明はこれに限定するものではない。集積回路内で用いら
れる一般のＭＯＳトランジスタであっても、ゲート電極
に長い配線が接続する場合等には同様に帯電の問題が生
ずるため、本発明を適用することで帯電の影響を防止す
ることが可能である。
【００３２】
【発明の効果】プラズマプロセス中に導通する保護素子
をゲート電極に接続させ、プラズマから流れ込んだ電荷
を保護素子を介して基板に逃がすことにより、プラズマ
によるゲート電極の帯電を効果的に回避し、電極のダメ
ージを防止することができる。しかも、この効果は、ゲ
ート絶縁膜の膜厚に関わらず有効であるため、極めて薄
いゲート絶縁膜においても、同様の効果が得られ、絶縁
膜の損傷を生じさせることがない。
をゲート電極に接続させ、プラズマから流れ込んだ電荷
を保護素子を介して基板に逃がすことにより、プラズマ
によるゲート電極の帯電を効果的に回避し、電極のダメ
ージを防止することができる。しかも、この効果は、ゲ
ート絶縁膜の膜厚に関わらず有効であるため、極めて薄
いゲート絶縁膜においても、同様の効果が得られ、絶縁
膜の損傷を生じさせることがない。
【００３３】さらに、特性測定用のＭＯＳトランジスタ
に用いても、特性測定時には保護素子が影響を与えるこ
とがなく、正確な測定を行なうことができる。
に用いても、特性測定時には保護素子が影響を与えるこ
とがなく、正確な測定を行なうことができる。
【図１】本発明にかかるトランジスタを示す図である。
【図２】本発明にかかるトランジスタの他の例を示す図
である。
である。
【図３】電流と電圧の関係を示すグラフである。
【図４】従来のトランジスタを示す図である。
【図５】従来のトランジスタを示す図である。
１ Ｐ型基板 ２ フィールド絶縁膜 ３Ａ，３Ｂ，３Ｃ，３Ｄ 高濃度Ｎ型拡散層 ４ 高濃度Ｐ型拡散層 ５Ａ，５Ｂ ゲート電極 ６ コンタクト ７Ａ，７Ｂ，７Ｃ パッド ８ パッド ９，９Ｂ，９Ｄ 配線 １０ ＭＯＳトランジスタ １１ 保護素子
Claims (6)
- 【請求項１】 一導電型の半導体基板上に形成されたＭ
ＯＳトランジスタのゲート電極に、該ゲート電極と前記
半導体基板との間に形成された絶縁層の耐電圧より低い
電圧で前記半導体基板に導通する保護素子を接続させた
ことを特徴とする半導体装置。 - 【請求項２】 前記保護素子は、ゲート電極と、該ゲー
ト電極の両側に隣接して逆導電型の拡散層を備え、一方
の逆導電型の拡散層に前記ＭＯＳトランジスタのゲート
電極を接続させ、他方の逆導電型の拡散層は前記半導体
基板に接続させたことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記保護素子の前記ゲート電極は、前記
ＭＯＳトランジスタのゲート電極と同等の面積であるこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記保護素子の前記ゲート電極は、前
記ＭＯＳトランジスタのゲート電極より広い面積とした
ことを特徴とする請求項２に記載の半導体装置。 - 【請求項５】 前記保護素子のゲート電極に該ゲート電
極と前記半導体基板との間の耐電圧より低い電圧で前記
半導体基板に導通する導通部を接続させたことを特徴と
する請求項２〜４のいずれか１項に記載の半導体装置。 - 【請求項６】 前記ＭＯＳトランジスタは、特性測定用
の半導体装置であることを特徴とする請求項１〜５のい
ずれか１項に記載の半導体装置。
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|---|---|---|---|
| JP10152785A JPH11345885A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152785A JPH11345885A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置 |
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|---|---|
| JPH11345885A true JPH11345885A (ja) | 1999-12-14 |
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|---|---|---|---|
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1999
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