JPH1032257A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1032257A JPH1032257A JP8184790A JP18479096A JPH1032257A JP H1032257 A JPH1032257 A JP H1032257A JP 8184790 A JP8184790 A JP 8184790A JP 18479096 A JP18479096 A JP 18479096A JP H1032257 A JPH1032257 A JP H1032257A
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- Japan
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- channel mos
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- mis transistor
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Abstract
(57)【要約】
【課題】 ホットキャリア寿命を評価するリングオシュ
レータにおいて、ＮチャネルＭＯＳトランジスタのホッ
トキャリア寿命の評価を高精度に行う。 【解決手段】 ＴＥＧに形成されたＭＯＳトランジスタ
のホットキャリア寿命の評価を行うリングオシュレータ
は、ＣＭＯＳからなる１０１個のインバータ２が接続さ
れ、その出力がフィードバックする構成となっている。
ＮチャネルＭＯＳトランジスタ４のゲート電極１１ｂの
ゲート長Ｌ１が0.５μｍ程度に対し、ＰチャネルＭＯＳ
トランジスタ３のゲート電極１１ａのゲート長Ｌ２は0.
８μｍ〜１μｍ程度に形成され、ゲート幅Ｗ１もゲート
長Ｌ２と同じ拡大の比率で形成され、ＰチャネルＭＯＳ
トランジスタ３の劣化を少なくし、ＮチャネルＭＯＳト
ランジスタ４の劣化による特性変動を確実に検出する。
レータにおいて、ＮチャネルＭＯＳトランジスタのホッ
トキャリア寿命の評価を高精度に行う。 【解決手段】 ＴＥＧに形成されたＭＯＳトランジスタ
のホットキャリア寿命の評価を行うリングオシュレータ
は、ＣＭＯＳからなる１０１個のインバータ２が接続さ
れ、その出力がフィードバックする構成となっている。
ＮチャネルＭＯＳトランジスタ４のゲート電極１１ｂの
ゲート長Ｌ１が0.５μｍ程度に対し、ＰチャネルＭＯＳ
トランジスタ３のゲート電極１１ａのゲート長Ｌ２は0.
８μｍ〜１μｍ程度に形成され、ゲート幅Ｗ１もゲート
長Ｌ２と同じ拡大の比率で形成され、ＰチャネルＭＯＳ
トランジスタ３の劣化を少なくし、ＮチャネルＭＯＳト
ランジスタ４の劣化による特性変動を確実に検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＭＩＳトランジス
タのホットキャリア寿命を評価するリングオシュレータ
に適用して有効な技術に関するものである。
置およびその製造方法に関し、特に、ＭＩＳトランジス
タのホットキャリア寿命を評価するリングオシュレータ
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、回
路評価やプロセス特性評価のために半導体チップなどに
搭載するテスト素子群から形成されるテスト領域である
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）によ
るＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの特性の経年
変化を生じさせるホットキャリア寿命の評価は、インバ
ータを奇数段接続し、出力をフィードバックするリング
オシュレータの発振周波数の変化を測定し、この変化か
らホットキャリア劣化を見積もっている。
路評価やプロセス特性評価のために半導体チップなどに
搭載するテスト素子群から形成されるテスト領域である
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）によ
るＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの特性の経年
変化を生じさせるホットキャリア寿命の評価は、インバ
ータを奇数段接続し、出力をフィードバックするリング
オシュレータの発振周波数の変化を測定し、この変化か
らホットキャリア劣化を見積もっている。
【０００３】なお、ＴＥＧについて詳しく述べてある例
としては、１９９５年５月１日、日経ＰＢ社発行、１９
９５年５月号「日経マイクロデバイス」Ｐ６６，Ｐ６７
があり、この文献には、ＣＭＯＳ性能評価ＴＥＧにおけ
る測定および評価が記載されている。
としては、１９９５年５月１日、日経ＰＢ社発行、１９
９５年５月号「日経マイクロデバイス」Ｐ６６，Ｐ６７
があり、この文献には、ＣＭＯＳ性能評価ＴＥＧにおけ
る測定および評価が記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
なＴＥＧに設けられたリングオシュレータによるホット
キャリア寿命の評価では、次のような問題点があること
が本発明者により見い出された。
なＴＥＧに設けられたリングオシュレータによるホット
キャリア寿命の評価では、次のような問題点があること
が本発明者により見い出された。
【０００５】すなわち、電圧ストレスの印加によって、
ＮチャネルＭＯＳトランジスタではソース−ドレイン電
流Ｉｄｓが減少するのに対して、ＰチャネルＭＯＳトラ
ンジスタはしきい値電圧｜Ｖｔｈ｜が低下し、ソース−
ドレイン電流｜Ｉｄｓ｜が増えるため、リングオシュレ
ータでは、ＰＭＯＳトランジスタの影響を受けてしまい
周波数劣化がほとんど生じないという問題がある。
ＮチャネルＭＯＳトランジスタではソース−ドレイン電
流Ｉｄｓが減少するのに対して、ＰチャネルＭＯＳトラ
ンジスタはしきい値電圧｜Ｖｔｈ｜が低下し、ソース−
ドレイン電流｜Ｉｄｓ｜が増えるため、リングオシュレ
ータでは、ＰＭＯＳトランジスタの影響を受けてしまい
周波数劣化がほとんど生じないという問題がある。
【０００６】本発明の目的は、ＭＩＳトランジスタのホ
ットキャリア寿命を評価するリングオシュレータに用い
られるＰチャネルＭＯＳトランジスタのホットキャリア
による特性劣化を防止することにより、ＮチャネルＭＯ
Ｓトランジスタのホットキャリア寿命の評価を高精度に
行うことのできる半導体集積回路装置およびその製造方
法を提供することにある。
ットキャリア寿命を評価するリングオシュレータに用い
られるＰチャネルＭＯＳトランジスタのホットキャリア
による特性劣化を防止することにより、ＮチャネルＭＯ
Ｓトランジスタのホットキャリア寿命の評価を高精度に
行うことのできる半導体集積回路装置およびその製造方
法を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体集積回路装置
は、検査領域に形成されたＭＩＳトランジスタのホット
キャリア寿命を評価するリングオシュレータをＣＭＩＳ
により構成すると伴に前記ＣＭＩＳの内、ＰチャネルＭ
ＩＳトランジスタにおけるゲート幅ならびにゲート長の
寸法を意図的に大きくしたものである。
は、検査領域に形成されたＭＩＳトランジスタのホット
キャリア寿命を評価するリングオシュレータをＣＭＩＳ
により構成すると伴に前記ＣＭＩＳの内、ＰチャネルＭ
ＩＳトランジスタにおけるゲート幅ならびにゲート長の
寸法を意図的に大きくしたものである。
【００１０】それにより、ホットキャリアによりるＰチ
ャネルＭＩＳトランジスタの特性変動を防止し、ストレ
ス電圧印加による周波数変動を確実に検出することがで
きる。
ャネルＭＩＳトランジスタの特性変動を防止し、ストレ
ス電圧印加による周波数変動を確実に検出することがで
きる。
【００１１】また、本発明の半導体集積回路装置は、前
記ＰチャネルＭＩＳトランジスタにおける前記ゲート長
が、ＮチャネルＭＩＳトランジスタのゲート長より0.３
μｍ以上大きく形成され、前記ゲート幅が、前記ゲート
長を拡大した比率と同じ比率で大きく形成された寸法よ
りなるものである。
記ＰチャネルＭＩＳトランジスタにおける前記ゲート長
が、ＮチャネルＭＩＳトランジスタのゲート長より0.３
μｍ以上大きく形成され、前記ゲート幅が、前記ゲート
長を拡大した比率と同じ比率で大きく形成された寸法よ
りなるものである。
【００１２】それにより、ホットキャリアによるＰチャ
ネルＭＩＳトランジスタの特性変動を確実に防止し、ス
トレス電圧印加による周波数変動をより確実に検出する
ことができる。
ネルＭＩＳトランジスタの特性変動を確実に防止し、ス
トレス電圧印加による周波数変動をより確実に検出する
ことができる。
【００１３】さらに、本発明の半導体集積回路装置の製
造方法は、インバータ回路をＣＭＩＳにより構成すると
伴にＣＭＩＳの内、ＰチャネルＭＩＳトランジスタにお
けるゲート幅ならびにゲート長の寸法を意図的に大きく
したリングオシュレータによりＮチャネルＭＩＳトラン
ジスタの劣化を検出する工程を有したものである。
造方法は、インバータ回路をＣＭＩＳにより構成すると
伴にＣＭＩＳの内、ＰチャネルＭＩＳトランジスタにお
けるゲート幅ならびにゲート長の寸法を意図的に大きく
したリングオシュレータによりＮチャネルＭＩＳトラン
ジスタの劣化を検出する工程を有したものである。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、前記ＰチャネルＭＩＳトランジスタにおける前
記ゲート長が、ＮチャネルＭＩＳトランジスタのゲート
長より0.３μｍ以上大きく形成され、前記ゲート幅が、
前記ゲート長を拡大した比率と同じ比率で大きく形成さ
れた寸法よりなるものである。
方法は、前記ＰチャネルＭＩＳトランジスタにおける前
記ゲート長が、ＮチャネルＭＩＳトランジスタのゲート
長より0.３μｍ以上大きく形成され、前記ゲート幅が、
前記ゲート長を拡大した比率と同じ比率で大きく形成さ
れた寸法よりなるものである。
【００１５】さらに、本発明の半導体集積回路装置の製
造方法は、前記検査領域が、半導体ウエハにおけるスク
ライブ領域または半導体チップ内に形成されたものであ
る。
造方法は、前記検査領域が、半導体ウエハにおけるスク
ライブ領域または半導体チップ内に形成されたものであ
る。
【００１６】以上のことにより、ストレス電圧印加によ
り周波数低下を起こすＮチャネルＭＩＳトランジスタの
劣化の検出精度を大幅に向上させることができ、ホット
キャリア寿命試験に評価を高精度に行うことができる。
り周波数低下を起こすＮチャネルＭＩＳトランジスタの
劣化の検出精度を大幅に向上させることができ、ホット
キャリア寿命試験に評価を高精度に行うことができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態によるＴＥ
Ｇに設けられたホットキャリア寿命の評価を行うリング
オシュレータの構成説明図、図２は、本発明の一実施の
形態によるリングオシュレータに用いられるインバータ
の回路図、図３は、本発明の一実施の形態によるインバ
ータにおける素子レイアウトの説明図である。
Ｇに設けられたホットキャリア寿命の評価を行うリング
オシュレータの構成説明図、図２は、本発明の一実施の
形態によるリングオシュレータに用いられるインバータ
の回路図、図３は、本発明の一実施の形態によるインバ
ータにおける素子レイアウトの説明図である。
【００１９】本実施の形態１において、回路評価やプロ
セス特性評価のために半導体チップなどに搭載するテス
ト素子群であるＴＥＧ（検査領域）において、Ｎチャネ
ルＭＯＳトランジスタ（ＭＩＳトランジスタ）のホット
キャリア寿命の評価を行うリングオシュレータ１は、た
とえば、１０１個のインバータ２が接続され、その出力
がフィードバックする構成となっている。
セス特性評価のために半導体チップなどに搭載するテス
ト素子群であるＴＥＧ（検査領域）において、Ｎチャネ
ルＭＯＳトランジスタ（ＭＩＳトランジスタ）のホット
キャリア寿命の評価を行うリングオシュレータ１は、た
とえば、１０１個のインバータ２が接続され、その出力
がフィードバックする構成となっている。
【００２０】また、１０１個のインバータ２の内、最後
段のインバータ２の出力がインバータなどのバッファ２
ａと接続されており、このバッファ２ａの出力される周
波数を周波数モニタＣＭによってモニタし、ホットキャ
リア寿命の評価を行う。
段のインバータ２の出力がインバータなどのバッファ２
ａと接続されており、このバッファ２ａの出力される周
波数を周波数モニタＣＭによってモニタし、ホットキャ
リア寿命の評価を行う。
【００２１】そして、前述したＴＥＧは、半導体ウエハ
におけるスクライブ領域または半導体チップ内に形成さ
れている。
におけるスクライブ領域または半導体チップ内に形成さ
れている。
【００２２】また、各々のインバータ２は、図２に示す
ように、ＰチャネルＭＯＳトランジスタ（ＰチャネルＭ
ＩＳトランジスタ）３とＮチャネルＭＯＳトランジスタ
４とが組み合わせれた回路であるＣＭＯＳ（ＣＭＩＳ）
ＭＴからなっている。
ように、ＰチャネルＭＯＳトランジスタ（ＰチャネルＭ
ＩＳトランジスタ）３とＮチャネルＭＯＳトランジスタ
４とが組み合わせれた回路であるＣＭＯＳ（ＣＭＩＳ）
ＭＴからなっている。
【００２３】次に、インバータ２におけるＰチャネルＭ
ＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４
とのレイアウト構成を図３を用いて説明する。
ＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ４
とのレイアウト構成を図３を用いて説明する。
【００２４】まず、ＰチャネルＭＯＳトランジスタ３
は、たとえば、Ｐ形半導体基板上にＮ−ＷＥＬＬ５を形
成し、このＮ−ＷＥＬＬ５内にＰチャネルＭＯＳトラン
ジスタ３が形成されている。
は、たとえば、Ｐ形半導体基板上にＮ−ＷＥＬＬ５を形
成し、このＮ−ＷＥＬＬ５内にＰチャネルＭＯＳトラン
ジスタ３が形成されている。
【００２５】これらＰチャネルＭＯＳトランジスタ３に
おいて、チャネルを挟んだ両側の所定の位置には、半導
体領域である拡散層６が形成されている。
おいて、チャネルを挟んだ両側の所定の位置には、半導
体領域である拡散層６が形成されている。
【００２６】次に、ＮチャネルＭＯＳトランジスタ４
は、Ｐ形半導体基板上に形成されたチャネルを挟んだ両
側の所定の位置に半導体領域である拡散層７が形成され
ている。
は、Ｐ形半導体基板上に形成されたチャネルを挟んだ両
側の所定の位置に半導体領域である拡散層７が形成され
ている。
【００２７】また、ＰチャネルＭＯＳトランジスタ３に
形成された一方の拡散層６には、電源電圧ＶDDの配線８
が接続され、ＰチャネルＭＯＳトランジスタ３の他方の
拡散層６は、ＮチャネルＭＯＳトランジスタ４の一方の
拡散層７と配線９によって電気的に接続されている。
形成された一方の拡散層６には、電源電圧ＶDDの配線８
が接続され、ＰチャネルＭＯＳトランジスタ３の他方の
拡散層６は、ＮチャネルＭＯＳトランジスタ４の一方の
拡散層７と配線９によって電気的に接続されている。
【００２８】また、ＮチャネルＭＯＳトランジスタ４の
他方の拡散層６は、グランド電位ＶSSの配線１０が接続
されている。
他方の拡散層６は、グランド電位ＶSSの配線１０が接続
されている。
【００２９】次に、ＰチャネルＭＯＳトランジスタ３と
ＮチャネルＭＯＳトランジスタ４には、絶縁膜を介して
ゲート１１が形成されており、このゲート１１は、Ｐチ
ャネルＭＯＳトランジスタ３のチャネル上方に形成され
たゲート電極１１ａ、ＮチャネルＭＯＳトランジスタ４
のチャネル上方に形成されたゲート電極１１ｂならびに
ゲート電極１１ａ，１１ｂとを接続するゲート配線１１
ｃよって構成されている。
ＮチャネルＭＯＳトランジスタ４には、絶縁膜を介して
ゲート１１が形成されており、このゲート１１は、Ｐチ
ャネルＭＯＳトランジスタ３のチャネル上方に形成され
たゲート電極１１ａ、ＮチャネルＭＯＳトランジスタ４
のチャネル上方に形成されたゲート電極１１ｂならびに
ゲート電極１１ａ，１１ｂとを接続するゲート配線１１
ｃよって構成されている。
【００３０】また、ＮチャネルＭＯＳトランジスタ４の
ゲート電極１１ｂにおけるゲート長Ｌ１は、たとえば、
0.５μｍ程度の一定のゲート長により形成されており、
ＰチャネルＭＯＳトランジスタ３におけるゲート電極１
１ａのゲート長Ｌ２は、前述した通常のゲート長Ｌ１よ
りも大きい、0.８μｍ〜１μｍ程度のゲート長により形
成されている。
ゲート電極１１ｂにおけるゲート長Ｌ１は、たとえば、
0.５μｍ程度の一定のゲート長により形成されており、
ＰチャネルＭＯＳトランジスタ３におけるゲート電極１
１ａのゲート長Ｌ２は、前述した通常のゲート長Ｌ１よ
りも大きい、0.８μｍ〜１μｍ程度のゲート長により形
成されている。
【００３１】さらに、ＰチャネルＭＯＳトランジスタ３
におけるゲート電極１１ａのゲート幅Ｗ１も、拡散層６
を広げることによりゲート長Ｌ２と同じ比率で大きく形
成されており、ゲート電極１１ａのゲート長Ｌ２を大き
くしたことよってＰチャネルＭＯＳトランジスタ３に流
れる電流値が減少することを防止している。
におけるゲート電極１１ａのゲート幅Ｗ１も、拡散層６
を広げることによりゲート長Ｌ２と同じ比率で大きく形
成されており、ゲート電極１１ａのゲート長Ｌ２を大き
くしたことよってＰチャネルＭＯＳトランジスタ３に流
れる電流値が減少することを防止している。
【００３２】よって、インバータ２にゲート電極１１ａ
のゲート長Ｌ２を大きくすることによって、Ｐチャネル
ＭＯＳトランジスタ３におけるゲート電極１１ａの両端
にかかる電界を小さくすることができ、ＰチャネルＭＯ
Ｓトランジスタ３の劣化を少なくすることができる。
のゲート長Ｌ２を大きくすることによって、Ｐチャネル
ＭＯＳトランジスタ３におけるゲート電極１１ａの両端
にかかる電界を小さくすることができ、ＰチャネルＭＯ
Ｓトランジスタ３の劣化を少なくすることができる。
【００３３】そして、ＰチャネルＭＯＳトランジスタ３
およびＮチャネルＭＯＳトランジスタ４によって構成さ
れたインバータ２からなるリングオシュレータ１のスト
レス印加による発振周波数を前述した周波数モニタＣＭ
によって測定し、ＮチャネルＭＯＳトランジスタ４にお
ける劣化の評価を行う。
およびＮチャネルＭＯＳトランジスタ４によって構成さ
れたインバータ２からなるリングオシュレータ１のスト
レス印加による発振周波数を前述した周波数モニタＣＭ
によって測定し、ＮチャネルＭＯＳトランジスタ４にお
ける劣化の評価を行う。
【００３４】それにより、本実施の形態では、Ｐチャネ
ルＭＯＳトランジスタ３のゲート長Ｌ２を大きくするこ
とにより、ＰチャネルＭＯＳトランジスタ３の特性変動
を防止でき、ＮチャネルＭＯＳトランジスタ４の劣化に
よる特性変動を確実に検出することができ、ホットキャ
リア寿命の評価精度を向上させることができる。
ルＭＯＳトランジスタ３のゲート長Ｌ２を大きくするこ
とにより、ＰチャネルＭＯＳトランジスタ３の特性変動
を防止でき、ＮチャネルＭＯＳトランジスタ４の劣化に
よる特性変動を確実に検出することができ、ホットキャ
リア寿命の評価精度を向上させることができる。
【００３５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３７】（１）本発明によれば、ホットキャリアに
よりるＰチャネルＭＩＳトランジスタの特性変動を防止
し、ストレス電圧印加による周波数変動を確実に検出す
ることができる。
よりるＰチャネルＭＩＳトランジスタの特性変動を防止
し、ストレス電圧印加による周波数変動を確実に検出す
ることができる。
【００３８】（２）また、本発明では、上記（１）によ
り、ストレス電圧印加により周波数低下を起こすＮチャ
ネルＭＩＳトランジスタの劣化の検出精度を大幅に向上
させることができ、ホットキャリア寿命試験に評価を高
精度に行うことができる。
り、ストレス電圧印加により周波数低下を起こすＮチャ
ネルＭＩＳトランジスタの劣化の検出精度を大幅に向上
させることができ、ホットキャリア寿命試験に評価を高
精度に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＴＥＧに設けられ
たホットキャリア寿命の評価を行うリングオシュレータ
の構成説明図である。
たホットキャリア寿命の評価を行うリングオシュレータ
の構成説明図である。
【図２】本発明の一実施の形態によるリングオシュレー
タに用いられるインバータの回路図である。
タに用いられるインバータの回路図である。
【図３】本発明の一実施の形態によるインバータにおけ
る素子レイアウトの説明図である。
る素子レイアウトの説明図である。
１ リングオシュレータ ２ インバータ ２ａ バッファ ３ ＰチャネルＭＯＳトランジスタ（ＰチャネルＭＩＳ
トランジスタ） ４ ＮチャネルＭＯＳトランジスタ ５ Ｎ−ＷＥＬＬ ６ 拡散層 ７ 拡散層 ８ 配線 ９ 配線 １０ 配線 １１ ゲート １１ａ ゲート電極 １１ｂ ゲート電極 １１ｃ ゲート配線 ＣＭ 周波数モニタ ＭＴ ＣＭＯＳ（ＣＭＩＳ） ＶDD 電源電圧 ＶSS グランド電位 Ｌ１ ゲート長 Ｌ２ ゲート長 Ｗ１ ゲート幅
トランジスタ） ４ ＮチャネルＭＯＳトランジスタ ５ Ｎ−ＷＥＬＬ ６ 拡散層 ７ 拡散層 ８ 配線 ９ 配線 １０ 配線 １１ ゲート １１ａ ゲート電極 １１ｂ ゲート電極 １１ｃ ゲート配線 ＣＭ 周波数モニタ ＭＴ ＣＭＯＳ（ＣＭＩＳ） ＶDD 電源電圧 ＶSS グランド電位 Ｌ１ ゲート長 Ｌ２ ゲート長 Ｗ１ ゲート幅
Claims (5)
- 【請求項１】 ＭＩＳトランジスタのホットキャリア寿
命を評価するリングオシュレータが形成された検査領域
を有する半導体集積回路装置であって、前記リングオシ
ュレータに用いられるインバータ回路をＣＭＩＳにより
構成すると伴に前記ＣＭＩＳの内、ＰチャネルＭＩＳト
ランジスタにおけるゲート幅ならびにゲート長の寸法を
意図的に大きくしたことを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記ＰチャネルＭＩＳトランジスタにおける前記
ゲート長が、ＮチャネルＭＩＳトランジスタのゲート長
より0.３μｍ以上大きく形成され、前記ゲート幅が、前
記ゲート長を拡大した比率と同じ比率で大きく形成され
た寸法よりなることを特徴とする半導体集積回路装置。 - 【請求項３】 ＭＩＳトランジスタのホットキャリア寿
命を評価するリングオシュレータが形成された検査領域
を有する半導体集積回路装置の製造方法であって、イン
バータ回路をＣＭＩＳにより構成すると伴に前記ＣＭＩ
Ｓの内、ＰチャネルＭＩＳトランジスタにおけるゲート
幅ならびにゲート長の寸法を意図的に大きくした前記リ
ングオシュレータによりＮチャネルＭＩＳトランジスタ
の劣化を検出する工程を有したことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法において、前記ＰチャネルＭＩＳトランジスタに
おける前記ゲート長が、ＮチャネルＭＩＳトランジスタ
のゲート長より0.３μｍ以上大きく形成され、前記ゲー
ト幅が、前記ゲート長を拡大した比率と同じ比率で大き
く形成された寸法よりなることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項５】 請求項３または４記載の半導体集積回路
装置の製造方法において、前記検査領域が、半導体ウエ
ハにおけるスクライブ領域または半導体チップ内に形成
されたことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184790A JPH1032257A (ja) | 1996-07-15 | 1996-07-15 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184790A JPH1032257A (ja) | 1996-07-15 | 1996-07-15 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032257A true JPH1032257A (ja) | 1998-02-03 |
Family
ID=16159346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184790A Pending JPH1032257A (ja) | 1996-07-15 | 1996-07-15 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032257A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365536B1 (ko) * | 2000-05-04 | 2002-12-18 | 주식회사 아토웨이브 | 듀얼 안테나를 이용한 휴대용 단말기의 중계기 |
| US7292955B2 (en) | 2002-04-24 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for examining semiconductor apparatus and method for designing semiconductor apparatus |
| KR100991954B1 (ko) | 2003-04-30 | 2010-11-04 | 크로스텍 캐피탈, 엘엘씨 | 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈 |
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1996
- 1996-07-15 JP JP8184790A patent/JPH1032257A/ja active Pending
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