KR100991954B1 - 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈 - Google Patents

씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈 Download PDF

Info

Publication number
KR100991954B1
KR100991954B1 KR1020030027773A KR20030027773A KR100991954B1 KR 100991954 B1 KR100991954 B1 KR 100991954B1 KR 1020030027773 A KR1020030027773 A KR 1020030027773A KR 20030027773 A KR20030027773 A KR 20030027773A KR 100991954 B1 KR100991954 B1 KR 100991954B1
Authority
KR
South Korea
Prior art keywords
contact
active region
row
test
column
Prior art date
Application number
KR1020030027773A
Other languages
English (en)
Other versions
KR20040093907A (ko
Inventor
이원호
Original Assignee
크로스텍 캐피탈, 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 크로스텍 캐피탈, 엘엘씨 filed Critical 크로스텍 캐피탈, 엘엘씨
Priority to KR1020030027773A priority Critical patent/KR100991954B1/ko
Priority to US10/745,749 priority patent/US7368748B2/en
Publication of KR20040093907A publication Critical patent/KR20040093907A/ko
Application granted granted Critical
Publication of KR100991954B1 publication Critical patent/KR100991954B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/002—Diagnosis, testing or measuring for television systems or their details for television cameras
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Signal Processing (AREA)
  • Health & Medical Sciences (AREA)
  • Multimedia (AREA)
  • General Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 배드 픽셀 페일을 초래하는 M1C의 콘택 저항 및 접합 체인간 누설특성, 그리고 트랜지스터의 온/오프 특성을 정확하게 측정할 수 있는 씨모스 이미지 센서 픽셀의 특성 평가용 테스트 패턴 및 그 모듈을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈은 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역, 상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택, 행방향으로 이웃하는 상기 활성 영역간 상기 제3 콘택과 상기 제2 콘택을 서로 연결하여 제1 콘택 체인을 형성하는 제1 금속 배선, 행방향으로 이웃하는 상기 활성 영역간 모든 상기 제1 콘택을 서로 연결하여 수직 전류 경로를 제공하는 제2 콘택 체인을 형성하는 제2 금속 배선, 및 상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트를 포함한다.
씨모스 이미지 센서, 테스트 패턴, 모듈, 콘택 저항, 콘택 체인

Description

씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈{TEST PATTERN FOR EVALUATION OF PIXEL IN CMOS IMAGE SENSOR AND MODULE OF THE SAME}
도 1은 종래 기술의 씨모스 이미지 센서의 픽셀을 보이는 레이아웃도,
도 2는 종래 기술에 따른 씨모스 이미지 센서의 픽셀의 콘택 저항 평가용 테스트 패턴을 도시한 도면,
도 3a는 본 발명의 실시예에 따른 픽셀의 특성 평가용 테스트 패턴이 내장된 씨모스 이미지 센서를 도시한 레이아웃도,,
도 3b는 도 3a의 테스트 패턴을 간략히 도식화한 도면,
도 4는 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제1 레이아웃도,
도 5는 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제1 레이아웃도,
도 6은 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제1 레이아웃도,
도 7은 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제1 레이아웃도,
도 8은 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제1 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 활성 영역
33 : 필드산화막 34a, 34b, 34c : M1C
35 : 제1 금속 배선 36 : 제2 금속 배선
본 발명은 씨모스 이미지 센서에 관한 것으로, 특히 픽셀의 특성 평가용 테스트 패턴이 내장된 씨모스 이미지 센서에 관한 것이다.
씨모스 이미지 센서(CMOS image sensor)는 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 빛에 반응하여 생성된 전자를 전압으로 변환하고 신호처리 과정을 거쳐 화상정보를 재현한다. 씨모스 이미지 센서는 각종 카메라, 의료장비, 감시용 카메라, 위치확인 및 감지를 위한 각종 산업 장비, 장난감 등 화상신호를 재현하는 모든 분야에 이용 가능하며, 저전압 구동과 단일 칩화가 가능하여 점점 활용범위가 확대되고 있는 추세이다.
일반적으로 4TR 구조의 씨모스 이미지 센서는 4개의 트랜지스터와 2개의 캐패시턴스 구조로 이루어지고, 광감지수단인 포토다이오드(PD)와 4개의 NMOSFET로 구성된다. 4개의 NMOSFET 중 트랜스퍼 트랜지스터(Tx)는 포토다이오드(PD)에서 생성된 광전하를 플로팅 확산 노드(FD)로 운송하는 역할을 하고, 리셋 트랜지스터(Rx)는 신호검출을 위해 플로팅 확산 노드(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브 트랜지스터(Dx)는 소스팔로워(Source Follower)로서 역할하며, 셀렉트 트랜지스터(Sx)는 스위칭(Switching) 및 어드레싱(Addressing)을 위한 것이다. 도면에서 'Cf'는 플로팅 확산 노드가 갖는 캐패시턴스를, 'Cp'는 포토다이오드가 갖는 캐패시턴스를 각각 나타낸다. 설명되지 않은 나머지 트랜지스터(LD)는 바이어스 전압(Bias Voltage; Vb)에 의해 구동되는 로드 트랜지스터이다.
도 1은 종래 기술의 씨모스 이미지 센서의 픽셀(pixel)을 보이는 레이아웃도이다.
도 1에 도시된 바와 같이, 트랜스퍼 트랜지스터(Tx)의 게이트가 그 일측이 포토다이오드(PD)가 형성될 활성 영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼 트랜지스터(Tx)의 게이트 타측 아래 활성 영역에는 플로팅 확산 노드(FD)가 형성된다. 여기서, 포토다이오드(PD)는 상대적으로 넓은 면적을 갖고 포토다이오드(PD)로부터 플로팅 확산 노드(FD)로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.
그리고, 플로팅 확산 노드(FD)를 중심으로 반시계 방향으로 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 셀렉트 트랜지스터(Sx)가 형성될 활성 영역이 연장되어 형성된다. 여기서, 각 트랜지스터의 게이트가 소정 간격을 두고 활성 영역의 상부를 가로지르면서 배열되고 있다.
위와 같은 픽셀은 5개의 콘택(M1CT)을 갖는데, 트랜스퍼 트랜지스터(Tx)의 게이트에 제어신호 Tx를 인가하기 위한 'Tx CT', 플로팅 확산 노드(FD)와 드라이브 트랜지스터(Dx)의 게이트를 연결하기 위한 'FD CT'과 'Dx CT', 전원전압이 공급되는 'VDD CT', 픽셀출력단을 위한 'output CT'이 있다.
통상적으로 씨모스 이미지 센서의 양산단계에서 수율 저하에 가장 큰 영향을 미치는 부분은 배드 픽셀 페일(bad pixel fail)이다. 배드 픽셀 페일은 다크(dard), 화이트(white) 등의 문제를 갖는 픽셀을 의미하는 것으로, 주로 이웃한 픽셀간 M1C의 누설 전류에 의해 발생한다. 이와 같은 배드 픽셀 페일은 5개의 콘택을 갖는 픽셀이 20만개∼100만개 수준으로 어레이(array)될 때 수율을 저하시키는 원인으로 작용한다.
따라서, 이를 해결하기 위해서는 픽셀 단위의 콘택 저항 등의 파라미터(parameter)를 모니터링하고 이를 분석하는 것이 매우 중요하다.
도 2는 종래 기술에 따른 씨모스 이미지 센서의 픽셀 콘택 저항 평가용 테스트 패턴을 도시한 도면이다. 도 2는 체인(chain) 형태의 테스트 패턴을 도시하고 있다.
도 2에 도시된 바와 같이, 반도체 기판(11)에 형성된 각 활성 영역(12)은 소자분리막(13)에 의해 전기적으로 분리되며, 각 활성 영역(12)의 양측 M1C부(14)에는 각각 금속 배선 M1(15)이 연결된다. 이때, 인접하는 두개의 활성 영역(12)이 하나의 금속 배선 M1(15)으로 연결된다. 즉, 하나의 소자분리막(13) 양측에 형성된 활성 영역(12)이 하나의 금속 배선 M1(15)에 의해 서로 연결된다.
상기와 같이 체인 형태로 이루어진 테스트 패턴을 이용하여 M1C부(15)의 콘택 저항을 측정하는 방법을 설명하면 다음과 같다.
먼저, 테스트 패턴의 양측 종단부에 각각 형성된 패드(P1 및 P2)를 통해 일정 전압을 인가하여 금속 배선 M1(15), M1C부(14) 및 활성 영역(12)을 통해 전류가 흐르도록 한 후 전류량과 전압을 측정한다. 그리고 이를 이용하여 M1C부(15)의 콘택 저항을 산출한다
그러나, 전술한 바와 같은 테스트 패턴은 실제 씨모스 이미지 센서의 구조와 상관없는 레이아웃을 갖기 때문에 별도의 지역에 형성해야 하는 단점이 있고, 게이트 단자가 없기 때문에 트랜지스터의 온/오프 특성과 맞물린 픽셀의 체인 특성을 모니터링하는 것이 불가능하다. 그리고, M1C부만을 체인 형태로 구성하고 있기 때문에 M1C 체인과 M1에 연결되는 비아(Via) 체인을 동시에 평가하는 것이 불가능하다. 이로써 테스트 패턴 모듈을 각각 M1C 콘택 저항 측정용, 비아 콘택 저항 측정용으로 따로 구성해야 하는 번거로움이 있다.
특히, 씨모스 이미지 센서의 픽셀에서 전원전압 콘택(VDD CT), 플로팅 확산 노드 콘택(FD CT) 및 출력단 콘택(output CT)과 같은 활성 영역과 연결되는 활성 영역 콘택들은 배드 픽셀 페일을 발생시키는 주요한 원인을 제공하므로 이들의 콘택 저항을 정확하게 측정하는 것이 씨모스 이미지 센서의 수율을 개선시키는데 있어 매우 중요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 배드 픽셀 페일을 초래하는 M1C의 콘택 저항을 정확하게 측정할 수 있는 씨모스 이미지 센서 픽셀의 특성 평가용 테스트 패턴 및 그 모듈을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴은 플로팅 확산 노드, 전원전압단 및 출력단을 포함하는 픽셀의 활성 영역과 동일한 형태를 갖는 활성 영역, 상기 활성 영역의 세 모서리에 각각 형성된 콘택, 상기 콘택을 통해 상기 활성 영역과 연결되는 제1 금속 배선, 상기 제1 금속 배선 상에 형성된 비아, 상기 비아를 통해 상기 제1 금속 배선과 연결되는 제2 금속 배선, 및 상기 픽셀의 트랜지스터의 온/오프 특성을 측정할 수 있도록 상기 활성 영역 상부에서 일체형으로 형성된 테스트 게이트를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈은 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역, 상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택, 행방향으로 이웃하는 상기 활성 영역간 상기 제3 콘택과 상기 제2 콘택을 서로 연결하여 제1 콘택 체인을 형성하는 제1 금속 배선, 행방향으로 이웃하는 상기 활성 영역간 모든 상기 제1 콘택을 서로 연결하여 수직 전류 경로를 제공하는 제2 콘택 체인을 형성하는 제2 금속 배선, 및 상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈은 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역, 상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택, 행방향으로 이웃하는 상기 활성 영역간 상기 제1 콘택과 상기 제2 콘택을 서로 연결하여 수평 전류 경로를 제공하는 제1 콘택 체인을 형성하는 제1 금속 배선, 행방향으로 이웃하는 상기 활성 영역간 모든 상기 제3 콘택을 서로 연결하여 제2 콘택 체인을 형성하는 제2 금속 배선, 및 상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈은 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역, 상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택, 행방향 및 열방향으로 이웃하는 상기 활성 영역 모두의 상기 제1 콘택, 제2 콘택 및 상기 제3 콘택을 서로 연결시키는 하나의 금속 배선, 및 상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈은 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역, 상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택, 행방향으로 이웃하는 상기 활성 영역간 상기 제3 콘택과 상기 제2 콘택을 서로 연결하여 수직 전류 경로를 제공하는 하나의 금속 배선, 및 상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트를 포함하는 것을 특징으로 한다.
또한, 본 발명의 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈은 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역, 상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택, 열방향으로 이웃하는 상기 활성 영역간 상기 제1 콘택과 상기 제2 콘택을 서로 연결하여 수평 전류 경로를 제공하는 하나의 금속 배선, 및 상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a는 본 발명의 실시예에 따른 픽셀의 특성 평가용 테스트 패턴이 내장된 씨모스 이미지 센서를 도시한 레이아웃도이다. 도 3a에서 좌측은 테스트 패턴(200)을 도시하고, 우측은 픽셀(100)을 도시하고 있으며, 픽셀(100)과 테스트 패턴(200)은 동시에 형성된다.
도 3a에 도시된 바와 같이, 테스트 패턴(200)의 활성 영역은 씨모스 이미지 센서의 픽셀(100)이 형성되는 활성 영역과 동일한 형태를 갖는데, 즉 필드산화막(20)에 의해 정의되는 활성 영역이 실질적으로 사각형 형태인 제1 활성 영역(21a), 제1 활성 영역(21a)의 상단 중심부로부터 면적이 좁아지는 병목 효과를 주면서 제1방향으로 뻗은 제2 활성 영역(21b), 제2 활성 영역(21b)으로부터 제2방향으로 뻗은 제3활성 영역(21c), 제3활성 영역(21c)으로부터 제1방향으로 뻗어 제1 활성 영역(21a)의 일측면과 필드산화막(20)에 의해 분리되는 제4 활성 영역(21d)을 포함한다. 여기서, 제1 내지 제4 활성 영역은 일체형으로서, 제1 활성 영역(21a)은 픽셀(100)의 포토다이오드(PD)가 형성되는 활성 영역과 동일한 형태이고, 제2 활성 영역(21b)은 픽셀(100)의 플로팅 확산 노드(FD)가 형성되는 활성 영역과 동일한 형태이며, 제3활성 영역(21c)은 픽셀(100)의 리셋 트랜지스터(Rx)가 형성되는 활성 영역과 동일한 형태이고, 제4 활성 영역(21c)은 픽셀(100)의 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)가 형성되는 활성 영역과 동일한 형태이다.
그리고, 테스트 패턴(200)의 각 활성 영역 상부에는 테스트_게이트(22)가 오버랩되는데, 이 테스트_게이트(22)는 픽셀(100)의 트랜스퍼 트랜지스터(Tx)의 게이트, 리셋 트랜지스터(Rx)의 게이트, 드라이브 트랜지스터(Dx)의 게이트 및 셀렉트 트랜지스터(Sx)의 게이트 형성시 형성되는 것이다. 이때, 픽셀(100)의 각 트랜지스터의 게이트는 서로 연결되지 않는 독립된 형태이나, 테스트_게이트(22)는 서로 연결되는 일체형이다.
그리고, 픽셀(100)은 FD CT, VDD CT, output CT와 같은 3개의 활성 영역 콘택과 Tx CT와 Dx CT와 같은 2개의 폴리실리콘 콘택으로 이루어지는 총 5개의 M1C을 가지나, 테스트 패턴(200)은 FD CT과 동일한 형태의 제1 콘택(23a), VDD CT와 동일한 형태의 제2 콘택(23b) 그리고 output CT와 동일한 형태의 제3 콘택(23c)의 총 3개의 M1C을 갖는다. 즉, 폴리실리콘 콘택이 없는 활성 영역 콘택만을 갖는다.
그리고, 테스트 패턴(200)은 제1 내지 제3 콘택(23a∼23c) 상에 제1 금속 배선(M1)이 형성되고, 제1 금속 배선(M1) 상에 각각 비아(24a, 24b, 24c)를 통해 제1 금속 배선(M1)과 연결되는 제2 금속 배선(M2)이 형성된다.
도 3b는 도 3a의 테스트 패턴을 간략히 도식화한 도면으로서, 테스트 패턴(200)은 픽셀의 활성 영역과 동일한 형태이면서 반도체 기판(201)의 필드산화막(203)에 의해 전기적으로 분리되는 활성 영역(202), 활성 영역(202)의 세 모서리에 각각 형성된 3개의 M1C(204a, 204b, 204c), 그리고 트랜지스터의 온/오프 특성을 측정할 수 있도록 일체형으로 형성된 테스트_게이트(205)로 간략히 도시할 수 있다. 그리고, M1C(204a, 204b, 204c)의 제2 M1C(204b)에 제1 테스트 패드(P1)가 연결되고, 제1 M1C(204a)에 제2 테스트 패드(P2)가 연결되며, 테스트_게이트(205)에 제3 테스트 패드(P3)가 연결되고, 반도체 기판(201)에 제4 테스트 패드(P4)가 연결된다. 한편, 제2 테스트 패드는 제3 M1C(204c)에 연결될 수도 있다.
이로써 본 발명의 테스트 패턴은 4 포인트 프로브(4-point probe)용 테스트 패턴이고, 테스트_게이트, M1C 및 비아가 동시에 공존하므로 복합효과의 모니터링이 가능함과 동시에 M1C, 비아 및 트랜지스터의 온/오프 특성의 단독 효과에 대한 모니터링도 가능하다.
도 4는 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제1 레이아웃도로서, M×N 테스트 패턴 모듈은 행(Row) 방향으로 M개의 테스트 패턴이 배치되고 열(column) 방향으로 N개의 테스트 패턴이 배치된 총 M×N개의 테스트 패턴이 콘택 체인을 통해 서로 연결된 구조이다.
도 4에 도시된 바와 같이, 각 테스트 패턴은 픽셀의 활성 영역과 동일한 형태이면서 반도체 기판(31)의 필드산화막(33)에 의해 전기적으로 분리되는 활성 영역(32), 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c), 인접한 테스트 패턴의 M1C(34a, 34b, 34c)간 체인 연결을 위한 제1 금속 배선(35) 및 제2 금속 배선(36), 그리고 트랜지스터의 온/오프 특성을 측정하기 위한 테스트_게이트(도시 생략)로 구성된다. 여기서, 금속 배선(35) 및 금속 배선(36)을 통해 인접하는 두개의 활성 영역(32)이 연결되며, 이는 소자분리막(33)을 사이에 두고 형성되는 활성 영역(32)이 제1 금속 배선(35) 및 제2 금속 배선(36)에 의해 서로 연결되는 것을 의미한다.
그리고, 테스트 패드는 총 4개로 구성되는데, 첫 번째 행(R1)와 첫 번째 행(C1)에 배치된 테스트 패턴과 연결된 제1 테스트 패드(P1), 첫 번째 행(R1)과 마지막 열(CN)에 배치된 테스트 패턴과 연결된 제2 테스트 패드(P2)를 포함한다. 여기서, 테스트_게이트와 연결된 제3 테스트 패드(P3) 및 반도체 기판(31)과 연결된 제4 테스트 패드(P4)는 도 3b을 참조한다. 한편, 콘택 저항 및 트랜지스터의 온/오프 특성을 측정하기 위한 테스트 전류는 제1 테스트 패드(P1)와 연결되는 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴 T1,1을 시작부로 하여 제2 테스트 패드(P2)에 연결된 첫 번째 행(R1)와 마지막 열(CN)에 배치된 테스트 패턴 T1,N을 종점부로 하는 경로를 통해 흐른다. 이는 후술하기로 한다.
도 4의 테스트 패턴의 각 부분을 자세히 살펴보기로 한다.
먼저, 각 테스트 패턴에서 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c)는 픽셀의 FD CT과 동일한 제1 M1C(34a), 픽셀의 VDD CT와 동일한 제2 M1C(34b), 픽셀의 output CT와 동일한 제3 M1C(34c)으로 구성된다. 이때, 제1,2 및 제3 M1C(34a, 34b, 34c)은 모두 활성 영역 콘택이다.
다음으로, 각 테스트 패턴의 콘택 체인 연결 구조를 설명하기로 한다. 설명하기에 앞서, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N, 그리고 첫 번째 행(R1) 및 마지막 행(RM)에 배치된 테스트 패턴을 제외한 나머지 테스트 패턴들은 동일한 형태의 콘택 체인 연결 구조를 갖는다.
먼저 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 T1,1은 테스트 패턴 T2,1 및 테스트 패턴 T1,2와 인접하고 있다. 테스트 패턴 T11의 제2 M1C(34b)는 제1 금속 배선(35)과 동일한 물질인 제1 테스트 패드(P1)를 활성 영역(32)과 연결시키고, 테스트 패턴 T11의 제3 M1C(34c)는 제1 금속 배선(35)을 통해 테스트 패턴 T2,1의 제2 M1C(34b)와 서로 연결되며, 테스트 패턴 T11의 제1 M1C(34a)는 제1 금속 배선(35)을 통해 테스트 패턴 T1,2의 제2 M1C(34b)과 서로 연결됨과 동시에 테스트 패턴 T2,1의 제1 M1C(34a)와 제2 금속 배선(36)을 통해 연결된다.
다음으로, 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 T1,N은 테스트 패턴 T2,N 및 테스트 패턴 T1,N-1와 인접하고 있다. 테스트 패턴 T1,N의 제1 M1C(34a)는 제1 금속 배선(35)과 동일한 물질인 제2 테스트 패드(P2)를 활성 영역(32)과 연결시킴과 동시에 테스트 패턴 T2,N의 제1 M1C(34a)와 제2 금속 배선(36)을 통해 연결되고, 테스트 패턴 T1,N의 제2 M1C(34b)는 제1 금속 배선(35)을 통해 테스트 패턴 T1,N-1의 제1 M1C(34a)와 서로 연결되며, 테스트 패턴 T1,N의 제3 M1C(34c)는 제1 금속 배선(35)을 통해 테스트 패턴 T2,N의 제2 M1C(34b)과 서로 연결된다.
다음으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N을 제외한 첫 번째 행(R1)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
테스트 패턴 T1,1과 테스트 패턴 T1,N을 제외하는 경우, 첫 번째 행(R1)에는 테스트 패턴 T1,2,,,T1,N-1이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 열방향으로 이웃한 테스트 패턴의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결됨과 동시에 행방향으로 이웃하는 테스트 패턴의 제1 M1C(34a)와 제2 금속 배선(36)을 통해 서로 연결되고, 각 테스트 패턴의 제2 M1C(34b)는 열방향으로 이웃한 테스트 패턴의 제1 M1C(34a)와 제1 금속 배선(35)을 통해 서로 연결되며, 각 테스트 패턴의 제3 M1C(34c)는 행방향으로 이웃한 테스트 패턴의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결된다.
다음으로, 마지막 행(RM)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
마지막 행(RM)에는 테스트 패턴 TM,1, TM,2,,,TM,N-1, TM,N이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 자신의 제3 M1C(34c)와 제1 금속 배선(35)을 통해 서로 연결됨과 동시에 이웃하는 RM-1에 배치된 테스트 패턴들의 제1 M1C(34a)와 제2 금속 배선(36)을 통해 서로 연결된다. 그리고, 각 테스트 패턴의 제2 M1C(34b)는 RM-1에 배치된 테스트 패턴들의 제3 M1C(34c)와 제1 금속 배선(35)을 통해 서로 연결된다. 위와 같이, 마지막 행(RM)에는 테스트 패턴들의 제3 M1C(34c)와 제1 M1C(34a)을 제1 금속 배선(35)을 통해 연결시키는 이유는, 이웃한 테스트 패턴의 제3 M1C(34c)로부터 자신의 제2 M1C(34b)을 통해 흐르는 테스트 전류가 자신의 제3 M1C(34c)와 제1 M1C(34a)를 통해 다시 이웃한 테스트 패턴의 제1 M1C(34a)로 흐르도록 하기 위함이다. 이로써 각 테스트 패턴에 형성된 세 개의 M1C의 콘택 저항을 측정할 수 있는 것이다.
마지막으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1, 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N, 첫 번째 행(R1) 및 마지막 행(RM)에 배치된 테스트 패턴들 (TM,1, TM,2,,,TM,N-1, TM,N)을 제외한 나머지 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다. 도면에 나타나듯이, 나머지 테스트 패턴들은 동일한 콘택 체인 연결 구조를 갖는다.
예를 들어, 두 번째 행(R2)과 첫 번째 열(C1)에 배치된 테스트 패턴 T2,1을 살펴보면, 테스트 패턴 T2,1의 제1 M1C(34a)는 첫 번째 행(R1)에 배치되어 이웃하는 테스트 패턴 T1,1의 제1 M1C(34a)와 제2 금속 배선(36)을 통해 서로 연결됨과 동시에 세 번째 행(R3)에 배치되어 이웃하는 테스트 패턴 T3,1의 제1 M1C(34a)와 제2 금속 배선(36)을 통해 서로 연결된다. 그리고, 테스트 패턴 T2,1의 제2 M1C(34b)는 첫 번째 행(R1)에 배치되어 이웃하는 테스트 패턴 T1,1의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결되고, 테스트 패턴 T2,1의 제3 M1C(34c)는 세 번째 행(R3)에 배치되어 이웃하는 테스트 패턴 T3,1의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결된다. 한편, 제2 금속 배선(36)은 비아(Via)를 통해 제1 금속 배선(35)과 연결된다.
전술한 바에 따르면, 도 4에 도시된 제1 레이아웃도에서는 수직 방향의 테스트 전류 경로가 형성되고, 콘택 저항 및 누설 전류를 측정하기 위해서는 테스트_게이트를 반드시 턴온시켜야 한다.
결국, 도 4에 도시된 레이아웃의 콘택 저항값의 비교를 통해 M1C와 비아의 콘택 저항의 이상유무를 각각 모니터링할 수 있고, 이때, 콘택 체인이 이웃한 테스트 패턴간 수직으로 연결되므로 픽셀의 'VDD CT'와 'output CT'간의 활성 영역 콘택 저항의 이상유무도 모니터링할 수 있다.
도 5는 도 3b의 테스트 패턴의 M×N 모듈을 도시한 제2 레이아웃도로서, M×N 테스트 패턴 모듈은 행(Row) 방향으로 M개의 테스트 패턴이 배치되고 열(column) 방향으로 N개의 테스트 패턴이 배치된 총 M×N개의 테스트 패턴이 콘택 체인을 통해 서로 연결된 구조이다.
도 5에 도시된 바와 같이, 각 테스트 패턴은 픽셀의 활성 영역과 동일한 형태이면서 반도체 기판(31)의 필드산화막(33)에 의해 전기적으로 분리되는 활성 영역(32), 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c), 인접한 테스트 패턴의 M1C(34a, 34b, 34c)간 체인 연결을 위한 제1 금속 배선(35) 및 제2 금속 배선(36), 그리고 트랜지스터의 온/오프 특성을 측정하기 위한 테스트_게이트(도시 생략)로 구성된다. 여기서, 금속 배선(35) 및 금속 배선(36)을 통해 인접하는 두개의 활성 영역(32)이 연결되며, 이는 소자분리막(33)을 사이에 두고 형성되는 활성 영역(32)이 제1 금속 배선(35) 및 제2 금속 배선(36)에 의해 서로 연결되는 것을 의미한다.
그리고, 테스트 패드는 총 4개로 구성되는데, 첫 번째 행(R1)와 첫 번째 행(C1)에 배치된 테스트 패턴과 연결된 제1 테스트 패드(P1), 마지막 행(RM)과 첫 번째 열(C1)에 배치된 테스트 패턴과 연결된 제2 테스트 패드(P2)를 포함한다. 여기서, 테스트_게이트와 연결된 제3 테스트 패드(P3) 및 반도체 기판(31)과 연결된 제4 테스트 패드(P4)는 도 3b을 참조한다. 한편, 콘택 저항 및 트랜지스터의 온/오프 특성을 측정하기 위한 테스트 전류는 제1 테스트 패드(P1)와 연결되는 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴 T1,1을 시작부로 하여 제2 테스트 패드(P2)에 연결된 마지막 행(RM)와 첫 번째 열(C1)에 배치된 테스트 패턴 TM,1을 종점부로 하는 경로를 통해 흐른다. 이는 후술하기로 한다.
도 5의 테스트 패턴모듈의 각 부분을 자세히 살펴보기로 한다.
먼저, 각 테스트 패턴에서 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c)는 픽셀의 FD CT과 동일한 제1 M1C(34a), 픽셀의 VDD CT와 동일한 제2 M1C(34b), 픽셀의 output CT와 동일한 제3 M1C(34c)으로 구성된다. 이때, 제1,2 및 제3 M1C(34a, 34b, 34c)은 모두 활성 영역 콘택이다.
다음으로, 각 테스트 패턴의 콘택 체인 연결 구조를 설명하기로 한다. 설명하기에 앞서, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1, 그리고 첫 번째 열(C1) 및 마지막 열(CN)에 배치된 테스트 패턴을 제외한 나머지 테스트 패턴들은 동일한 형태의 콘택 체인 연결 구조를 갖는다.
먼저 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 T1,1은 테스트 패턴 T2,1 및 테스트 패턴 T1,2와 인접하고 있다. 테스트 패턴 T11의 제2 M1C(34b)는 제1 금속 배선(35)과 동일한 물질인 제1 테스트 패드(P1)를 활성 영역(32)과 연결시키고, 테스트 패턴 T11의 제3 M1C(34c)는 제1 금속 배선(35)을 통해 테스트 패턴 T2,1의 제2 M1C(34b)와 서로 연결됨과 동시에 테스트 패턴 T1,2의 제3 M1C(34a)와 제2 금속 배선(36)을 통해 연결된다. 그리고, 테스트 패턴 T11의 제1 M1C(34a)는 제1 금속 배선(35)을 통해 테스트 패턴 T1,2의 제2 M1C(34b)과 서로 연결된다.
다음으로, 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 TM,1은 테스트 패턴 TM-1,1 및 테스트 패턴 TM,2와 인접하고 있다. 테스트 패턴 TM,1의 제3 M1C(34c)는 제1 금속 배선(35)과 동일한 물질인 제2 테스트 패드(P2)를 활성 영역(32)과 연결시킴과 동시에 테스트 패턴 TM,2의 제3 M1C(34c)와 제2 금속 배선(36)을 통해 연결되고, 테스트 패턴 TM,1의 제2 M1C(34b)는 제1 금속 배선(35)을 통해 테스트 패턴 TM-1,1의 제3 M1C(34c)와 서로 연결되며, 테스트 패턴 TM,1의 제1 M1C(34a)는 제1 금속 배선(35)을 통해 테스트 패턴 TM,2의 제2 M1C(34b)과 서로 연결된다.
다음으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1을 제외한 첫 번째 열(C1)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
테스트 패턴 T1,1과 테스트 패턴 TM,1을 제외하는 경우, 첫 번째 열(R1)에는 테스트 패턴 T2,1,,,TM-1,1이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 열방향으로 이웃한 테스트 패턴의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결되고, 각 테스트 패턴의 제2 M1C(34b)는 행방향으로 이웃한 테스트 패턴의 제3 M1C(34a)와 제1 금속 배선(35)을 통해 서로 연결되며, 각 테스트 패턴의 제3 M1C(34c)는 제1 금속 배선(35)을 통해 행방향으로 이웃한 테스트 패턴의 제2 M1C(34a)와 서로 연결됨과 동시에 열방향으로 이웃한 테스트 패턴의 제3 M1C(34c)와 제2 금속 배선(36)을 통해 서로 연결된다.
다음으로, 마지막 열(CN)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
마지막 열(CN)에는 테스트 패턴 T1,N, T2,N,,,TM,N이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 자신의 제3 M1C(34c)와 제1 금속 배선(35)을 통해 서로 연결되고, 제3 M1C(34c)는 자신의 제1 M1C(34a)와 제1 금속 배선(35)을 통해 연결됨과 동시에 이웃하는 CN-1에 배치된 테스트 패턴들의 제3 M1C(34a)와 제2 금속 배선(36)을 통해 서로 연결된다. 그리고, 각 테스트 패턴의 제2 M1C(34b)는 CN-1에 배치된 테스트 패턴들의 제1 M1C(34c)와 제1 금속 배선(35)을 통해 서로 연결된다. 위와 같이, 마지막 열(CN)에는 테스트 패턴들의 제3 M1C(34c)와 제1 M1C(34a)을 제1 금속 배선(35)을 통해 연결시키는 이유는, 이웃한 테스트 패턴의 제1 M1C(34c)로부터 자신의 제2 M1C(34b)을 통해 흐르는 테스트 전류가 자신의 제3 M1C(34c)와 제1 M1C(34a)를 통해 다시 이웃한 테스트 패턴의 제3 M1C(34c)로 흐르도록 하기 위함이다. 이로써 각 테스트 패턴에 형성된 세 개의 M1C의 콘택 저항을 측정할 수 있는 것이다.
마지막으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1, 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N, 첫 번째 열(C1) 및 마지막 열(CN)에 배치된 테스트 패턴들을 제외한 나머지 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다. 도면에 나타나듯이, 나머지 테스트 패턴들은 동일한 콘택 체인 연결 구조를 갖는다.
예를 들어, 세 번째 열(C3)과 첫 번째 행(R1)에 배치된 테스트 패턴 T1,3을 살펴보면, 테스트 패턴 T1,3의 제1 M1C(34a)는 네 번째 열(C4)에 배치되어 이웃하는 테스트 패턴 T4,1의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결되고, 테스트 패턴 T1,3의 제2 M1C(34b)는 두 번째 열(C2)에 배치된 테스트 패턴 T1,2의 제1 M1C(34a)와 제1 금속 배선을 통해 서로 연결되며, 테스트 패턴 T1,3의 제3 M1C(34c)는 네 번째 열(C4)에 배치되어 이웃하는 테스트 패턴 T4,1의 제3 M1C(34c)와 제2 금속 배선을 통해 서로 연결됨과 동시에 두 번째 열(C2)에 배치되어 이웃하는 테스트 패턴 T1,2의 제3 M1C(34c)와 제2 금속 배선을 통해 서로 연결된다.
위와 같이, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1, 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1, 첫 번째 열(C1) 및 마지막 열(CN)에 배치된 테스트 패턴들을 제외한 나머지 테스트 패턴들은 열방향으로만 서로 연결될 뿐 행방향으로는 연결되지 않는다.
전술한 바에 따르면, 도 5에 도시된 제2 레이아웃도에서는 수평 방향의 테스트 전류 경로가 형성되고, 콘택 저항 및 누설 전류를 측정하기 위해서는 테스트_게이트를 반드시 턴온시켜야 한다.
결국, 도 5에 도시된 레이아웃의 콘택 저항값의 비교를 통해 M1C와 비아의 콘택 저항의 이상 유무를 각각 모니터링할 수 있고, 이때, 콘택 체인이 이웃한 테스트 패턴간 수평으로 연결되므로 픽셀의 'VDD CT'와 'FD CT'간의 활성 영역 콘택 저항의 이상유무도 모니터링할 수 있다.
도 6은 도 3b의 테스트 패턴의 M×N 모듈을 나타낸 제3 레이아웃도로서, M×N 테스트 패턴 모듈은 행(Row) 방향으로 M개의 테스트 패턴이 배치되고 열(column) 방향으로 N개의 테스트 패턴이 배치된 총 M×N개의 테스트 패턴이 콘택 체인을 통해 서로 연결된 구조이다.
도 6에 도시된 바와 같이, 각 테스트 패턴은 픽셀의 활성 영역과 동일한 형태이면서 반도체 기판(31)의 필드산화막(33)에 의해 전기적으로 분리되는 활성 영역(32), 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c), 인접한 테스트 패턴의 M1C(34a, 34b, 34c)간 체인 연결을 위한 제1 금속 배선(35), 그리고 트랜지스터의 온/오프 특성을 측정하기 위한 테스트_게이트(도시 생략)로 구성된다. 여기서, 제1 금속 배선(35)은 세 개의 M1C(34a, 34b, 34c)을 제외한 나머지 활성 영역을 오픈시키는 개구부(35a)를 갖고, 결국 제1 금속 배선(35)을 통해 인접하는 모든 활성 영역(32)이 서로 연결되는데, 이로써 모든 활성 영역의 M1C(34a, 34b, 34c)가 하나의 제1 금속 배선(35)만을 이용하여 서로 연결된다. 결국, 도 6의 테스트 패턴 모듈은 비아 및 제2 금속 배선을 필요로 하지 않는다.
그리고, 테스트 패드는 총 4개로 구성되는데, 첫 번째 행(R1)와 첫 번째 행(C1)에 배치된 테스트 패턴과 연결된 제1 테스트 패드(P1), 마지막 행(RM)과 마지막열(CN)에 배치된 테스트 패턴과 연결된 제2 테스트 패드(P2)를 포함한다. 여기서, 테스트_게이트와 연결된 제3 테스트 패드(P3) 및 반도체 기판(31)과 연결된 제4 테스트 패드(P4)는 도 3b을 참조한다. 한편, 콘택 저항 및 트랜지스터의 온/오프 특성을 측정하기 위한 테스트 전류는 제1 테스트 패드(P1)와 연결되는 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴 T1,1을 시작부로 하여 제2 테스트 패드(P2)에 연결된 마지막 행(RM)와 마지막 열(CN)에 배치된 테스트 패턴 TM,N을 종점부로 하는 경로를 통해 흐른다.
도 6에서 제1 테스트 패드(P1)와 제2 테스트 패드(P2)는 제1 금속 배선(35)으로부터 인출된 부분으로서 별도의 공정을 통해 형성하는 제1 금속 배선이 아니다.
전술한 바에 따르면, 테스트 패턴의 제1 M1C(34a), 제2 M1C(34b) 및 제3 M1C(34c)가 모두 제1 금속 배선(35)을 통해 행방향 및 열방향으로 이웃하는 테스트 패턴의 M1C와 연결되는 구조를 갖는다.
따라서, 도 6의 테스트 패턴 모듈은 도 4의 테스트 패턴 모듈과 유사하게 수직 전류 경로를 제공함과 동시에 도 5의 테스트 패턴 모듈과 유사하게 수평 전류 경로를 제공한다.
결국, 도 6에 도시된 레이아웃의 콘택 저항값의 비교를 통해 M1C의 콘택 저항의 이상유무를 각각 모니터링할 수 있고, 이때, 콘택 체인이 이웃한 테스트 패턴간 수평 및 수직으로 연결되므로 픽셀의 'VDD CT'와 'FD CT'간의 활성 영역 콘택 저항및 'VDD CT'와 'output CT'간의 활성 영역 콘택 저항의 이상유무도 모니터링할 수 있다. 즉, 도 4 및 도 5의 테스트 패턴 모듈에 비해 보다 열악한 조건에서의 픽셀의 활성 영역 체인간 누설 전류를 정확하게 측정할 수 있다.
도 7은 도 3b의 테스트 패턴의 M×N 모듈을 나타낸 제4레이아웃도로서, M×N 테스트 패턴 모듈은 행(Row) 방향으로 M개의 테스트 패턴이 배치되고 열(column) 방향으로 N개의 테스트 패턴이 배치된 총 M×N개의 테스트 패턴이 콘택 체인을 통해 서로 연결된 구조이다.
도 7에 도시된 바와 같이, 각 테스트 패턴은 픽셀의 활성 영역과 동일한 형태이면서 반도체 기판(31)의 필드산화막(33)에 의해 전기적으로 분리되는 활성 영역(32), 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c), 인접한 테스트 패턴의 M1C(34b, 34c)간 체인 연결을 위한 제1 금속 배선(35), 그리고 트랜지스터의 온/오프 특성을 측정하기 위한 테스트_게이트(도시 생략)로 구성된다. 여기서, 제1 금속 배선(35)을 통해 인접하는 두개의 활성 영역(32)이 연결되며, 이는 소자분리막(33)을 사이에 두고 형성되는 활성 영역(32)이 제1 금속 배선(35)에 의해 서로 연결되는 것을 의미한다.
그리고, 테스트 패드는 총 4개로 구성되는데, 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴과 연결된 제1 테스트 패드(P1), 첫 번째 행(R1)과 마지막 열(CN)에 배치된 테스트 패턴과 연결된 제2 테스트 패드(P2)를 포함한다. 여기서, 테스트_게이트와 연결된 제3 테스트 패드(P3) 및 반도체 기판(31)과 연결된 제4 테스트 패드(P4)는 도 3b을 참조한다. 한편, 콘택 저항 및 트랜지스터의 온/오프 특성을 측정하기 위한 테스트 전류는 제1 테스트 패드(P1)와 연결되는 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴 T1,1을 시작부로 하여 제2 테스트 패드(P2)에 연결된 첫 번째 행(R1)와 마지막 열(CN)에 배치된 테스트 패턴 T1,N을 종점부로 하는 수직 전류 경로를 통해 흐른다.
도 7의 테스트 패턴의 각 부분을 자세히 살펴보기로 한다.
먼저, 각 테스트 패턴에서 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c)는 픽셀의 FD CT과 동일한 제1 M1C(34a), 픽셀의 VDD CT와 동일한 제2 M1C(34b), 픽셀의 output CT와 동일한 제3 M1C(34c)으로 구성된다. 이때, 제1,2 및 제3 M1C(34a, 34b, 34c)은 모두 활성 영역 콘택이다.
다음으로, 각 테스트 패턴의 콘택 체인 연결 구조를 설명하기로 한다. 설명하기에 앞서, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N, 그리고 첫 번째 행(R1) 및 마지막 행(RM)에 배치된 테스트 패턴을 제외한 나머지 테스트 패턴들은 동일한 형태의 콘택 체인 연결 구조를 갖는다.
먼저 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 T1,1은 테스트 패턴 T2,1 및 테스트 패턴 T1,2와 인접하고 있다. 테스트 패턴 T11의 제2 M1C(34b)는 제1 금속 배선(35)과 동일한 물질인 제1 테스트 패드(P1)를 활성 영역(32)과 연결시키고, 테스트 패턴 T11의 제3 M1C(34c)는 제1 금속 배선(35)을 통해 테스트 패턴 T2,1의 제2 M1C(34b)와 서로 연결되며, 테스트 패턴 T11의 제1 M1C(34a)는 제1 금속 배선(35)과 연결되어 있지 않다.
다음으로, 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 T1,N은 테스트 패턴 T2,N 및 테스트 패턴 T1,N-1와 인접하고 있다. 테스트 패턴 T1,N의 제1 M1C(34a)와 제2 M1C(34b)는 제1 금속 배선(35)과 동일한 물질인 제2 테스트 패드(P2)를 통해 활성 영역(32)과 연결되며, 테스트 패턴 T1,N의 제3 M1C(34b)는 제1 금속 배선(35)을 통해 테스트 패턴 T2,N의 제2 M1C(34b)와 서로 연결된다.
다음으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N을 제외한 첫 번째 행(R1)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
테스트 패턴 T1,1과 테스트 패턴 T1,N을 제외하는 경우, 첫 번째 행(R1)에는 테스트 패턴 T1,2,,,T1,N-1이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 제1 금속 배선과 연결되어 있지 않고, 각 테스트 패턴의 제2 M1C(34b)는 열방향으로 이웃한 테스트 패턴의 제2 M1C(34b)와 두 열마다 제1 금속 배선(35)을 통해 서로 연결되며, 각 테스트 패턴의 제3 M1C(34c)는 행방향으로 이웃하는 테스트 패턴의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결되고 있다.
다음으로, 마지막 행(RM)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
마지막 행(RM)에는 테스트 패턴 TM,1, TM,2,,,TM,N-1, TM,N이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 제1 금속 배선(35)과 연결되어 있지 않고, 각 테스트 패턴의제2 M1C(34a)는 행방향으로 이웃하는 테스트 패턴의 제3 M1C와 두 열마다 제1 금속 배선(35)을 통해 서로 연결되며, 각 테스트 패턴의 제3 M1C(34c)는 제1 금속 배선(35)을 통해 열방향으로 이웃하는 테스트 패턴의 제3 M1C(34c)와 서로 연결되고 있다.
마지막으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1, 제2 테스트 패드(P2)에 연결된 테스트 패턴 T1,N, 첫 번째 행(R1) 및 마지막 행(RM)에 배치된 테스트 패턴들을 제외한 나머지 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다. 도면에 나타나듯이, 나머지 테스트 패턴들은 동일한 콘택 체인 연결 구조를 갖는다.
예를 들어, 두 번째 행(R2)과 첫 번째 열(C1)에 배치된 테스트 패턴 T2,1을 살펴보면, 테스트 패턴 T2,1의 제1 M1C(34a)는 어느 테스트 패턴에도 연결되어 있지 않고, 테스트 패턴 T2,1의 제2 M1C(34b)는 제1 금속 배선(35)을 통해 행방향으로 이웃하는 테스트 패턴 T1,1의 제3 M1C(34c)와 서로 연결되고, 테스트 패턴 T2,1의 제3 M1C(34c)는 행방으로 이웃하는 테스트 패턴 T3,1의 제2 M1C(34b)와 서로 연결되어 있다.
전술한 바에 따르면, 도 7에 도시된 제4레이아웃도에서는 각 테스트 패턴의 제1 M1C(34a)가 어디에도 연결되지 않은 구조를 가짐과 동시에 제2 M1C(34b)와 제3 M1C(34c)가 행방향으로 이웃하는 테스트 패턴의 M1C와 연결되는 구조를 갖고, 콘택 체인을 제1 금속 배선(35)만을 이용하여 형성한다.
이로써, 도 4의 테스트 패턴 모듈과 유사하게 수직 방향의 테스트 전류 경로가 형성된다. 한편, 콘택 저항 및 누설 전류를 측정하기 위해서는 테스트_게이트를 반드시 턴온시켜야 한다.
결국, 도 7에 도시된 레이아웃의 콘택 저항값의 비교를 통해 M1C의 콘택 저항의 이상유무를 독립적으로 모니터링할 수 있고, 이때, 콘택 체인이 이웃한 테스트 패턴간 수직으로 연결되므로 픽셀의 'VDD CT'와 'output CT'간의 활성 영역 콘택 저항의 이상유무도 모니터링할 수 있다.
도 8은 도 3b의 테스트 패턴의 M×N 모듈을 나타낸 제5 레이아웃도로서, M×N 테스트 패턴 모듈은 행(Row) 방향으로 M개의 테스트 패턴이 배치되고 열(column) 방향으로 N개의 테스트 패턴이 배치된 총 M×N개의 테스트 패턴이 콘택 체인을 통해 서로 연결된 구조이다.
도 8에 도시된 바와 같이, 각 테스트 패턴은 픽셀의 활성 영역과 동일한 형태이면서 반도체 기판(31)의 필드산화막(33)에 의해 전기적으로 분리되는 활성 영역(32), 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c), 인접한 테스트 패턴의 M1C(34a, 34b)간 체인 연결을 위한 제1 금속 배선(35), 그리고 트랜지스터의 온/오프 특성을 측정하기 위한 테스트_게이트(도시 생략)로 구성된다. 여기서, 제1 금속 배선(35)을 통해 인접하는 두개의 활성 영역(32)이 연결되며, 이는 소자분리막(33)을 사이에 두고 형성되는 활성 영역(32)이 제1 금속 배선(35)에 의해 서로 연결되는 것을 의미한다.
그리고, 테스트 패드는 총 4개로 구성되는데, 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴과 연결된 제1 테스트 패드(P1), 마지막 행(RM)과 첫 번째 열(C1)에 배치된 테스트 패턴과 연결된 제2 테스트 패드(P2)를 포함한다. 여기서, 테스트_게이트와 연결된 제3 테스트 패드(P3) 및 반도체 기판(31)과 연결된 제4 테스트 패드(P4)는 도 3b을 참조한다. 한편, 콘택 저항 및 트랜지스터의 온/오프 특성을 측정하기 위한 테스트 전류는 제1 테스트 패드(P1)와 연결되는 첫 번째 행(R1)와 첫 번째 열(C1)에 배치된 테스트 패턴 T1,1을 시작부로 하여 제2 테스트 패드(P2)에 연결된 마지막 행(RM)와 첫 번째 열(C1)에 배치된 테스트 패턴 TM,1을 종점부로 하는 수직 전류 경로를 통해 흐른다.
도 8의 테스트 패턴의 각 부분을 자세히 살펴보기로 한다.
먼저, 각 테스트 패턴에서 각 활성 영역(32)의 세 모서리에 형성된 M1C(34a, 34b, 34c)는 픽셀의 FD CT과 동일한 제1 M1C(34a), 픽셀의 VDD CT와 동일한 제2 M1C(34b), 픽셀의 output CT와 동일한 제3 M1C(34c)으로 구성된다. 이때, 제1,2 및 제3 M1C(34a, 34b, 34c)은 모두 활성 영역 콘택이다.
다음으로, 각 테스트 패턴의 콘택 체인 연결 구조를 설명하기로 한다. 설명하기에 앞서, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1, 그리고 첫 번째 열(C1) 및 마지막 열(CN)에 배치된 테스트 패턴을 제외한 나머지 테스트 패턴들은 동일한 형태의 콘택 체인 연결 구조를 갖는다.
먼저 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 T1,1은 테스트 패턴 T2,1 및 테스트 패턴 T1,2와 인접하고 있다. 테스트 패턴 T1,1의 제2 M1C(34b)는 제1 금속 배선(35)과 동일한 물질인 제1 테스트 패드(P1)를 활성 영역(32)과 연결시키고, 테스트 패턴 T1,1의 제3 M1C(34c)는 어느 테스트 패턴에도 연결되지 않고, 테스트 패턴 T1,1의 제1 M1C(34a)는 제1 금속 배선(35)을 통해 열방향으로 이웃하는 테스트 패턴 T1,2의 제2 M1C(34b)과 서로 연결된다. 위와 같이 테스트 패턴 T1,1은 열방향으로는 이웃한 테스트 패턴과 연결되어 콘택 체인을 형성하나, 행방향으로는 이웃한 테스트 패턴과 연결되지 않는다.
다음으로, 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1의 콘택 체인 연결 구조를 살펴보면, 테스트 패턴 TM,1은 테스트 패턴 TM-1,1 및 테스트 패턴 TM,2와 인접하고 있다. 테스트 패턴 TM,1의 제2 M1C(34b)와 제3 M1C(34c)는 제1 금속 배선(35)과 동일한 물질인 제2 테스트 패드(P2)를 통해 활성 영역(32)과 연결되며, 테스트 패턴 TM,1의 제1 M1C(34b)는 제1 금속 배선(35)을 통해 테스트 패턴 TM,2의 제2 M1C(34b)와 서로 연결된다. 위와 같이 테스트 패턴 TM,1은 열방향으로는 이웃한 테스트 패턴과 연결되어 콘택 체인을 형성하나, 행방향으로는 이웃한 테스트 패턴과 연결되지 않는다.
다음으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1과 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1을 제외한 첫 번째 열(C1)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
테스트 패턴 T1,1과 테스트 패턴 TM,1을 제외하는 경우, 첫 번째 열(C1)에는 테스트 패턴 T1,2,,,TM-1,1이 배치되는데, 각 테스트 패턴의 제3 M1C(34a)는 어느 테스트 패턴과도 연결되지 않고, 각 테스트 패턴의 제2 M1C(34b)는 행방향으로 이웃한 테스트 패턴의 제2 M1C(34b)와 두 행마다 제1 금속 배선(35)을 통해 서로 연결되며, 각 테스트 패턴의 제1 M1C(34c)는 열방향으로 이웃하는 테스트 패턴의 제2 M1C(34b)와 제1 금속 배선(35)을 통해 서로 연결되고 있다.
다음으로, 마지막 열(CN)에 배치된 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다.
마지막 열(CN)에는 테스트 패턴 T1,N, T2,N,,,TM,N이 배치되는데, 각 테스트 패턴의 제1 M1C(34a)는 제1 금속 배선(35)을 통해 행방향으로 이웃하는 테스트 패턴의 제1 M1C(34a)와 두 행마다 서로 연결되고, 각 테스트 패턴의 제2 M1C(34b)는 열방향으로 이웃하는 테스트 패턴의 제1 M1C(34a)와 제1 금속 배선(35)을 통해 서로 연결되며, 각 테스트 패턴의 제3 M1C(34c)는 어느 테스트 패턴에도 연결되어 있지 않다.
마지막으로, 제1 테스트 패드(P1)에 연결된 테스트 패턴 T1,1, 제2 테스트 패드(P2)에 연결된 테스트 패턴 TM,1, 첫 번째 열(C1) 및 마지막 열(CN)에 배치된 테스트 패턴들을 제외한 나머지 테스트 패턴들의 콘택 체인 연결 구조를 살펴보기로 한다. 도면에 나타나듯이, 나머지 테스트 패턴들은 동일한 콘택 체인 연결 구조를 갖는다.
예를 들어, 두 번째 행(R2)과 두 번째 열(C2)에 배치된 테스트 패턴 T2,2을 살펴보면, 테스트 패턴 T2,2의 제1 M1C(34a)는 제1 금속 배선(35)을 통해 열방향으로 이웃하는 테스트 패턴 T2,3의 제2 M1C(34b)와 서로 연결되고, 테스트 패턴 T2,2의 제2 M1C(34b)는 제1 금속 배선(35)을 통해 열방향으로 이웃하는 테스트 패턴 T2,1의 제1 M1C(34b)와 서로 연결되며, 테스트 패턴 T2,2의 제3 M1C(34a)는 어느 테스트 패턴과도 연결되어 있지 않다.
전술한 바에 따르면, 도 8에 도시된 제5 레이아웃도에서는 각 테스트 패턴의 제3 M1C(34a)가 어디에도 연결되지 않은 구조를 가짐과 동시에 제1 M1C(34a)와 제2 M1C(34b)가 열방향으로 이웃하는 테스트 패턴의 M1C와 연결된 구조를 갖고, 콘택 체인은 제1 금속 배선(35)만을 이용하여 형성한다.
이로써, 도 5의 테스트 패턴 모듈과 유사하게 수평 방향의 테스트 전류 경로가 형성된다. 한편, 콘택 저항 및 누설 전류를 측정하기 위해서는 테스트_게이트를 반드시 턴온시켜야 한다.
결국, 도 8에 도시된 레이아웃의 콘택 저항값의 비교를 통해 M1C의 콘택 저항의 이상유무를 각각 모니터링할 수 있고, 이때, 콘택 체인이 이웃한 테스트 패턴간 수평으로 연결되므로 픽셀의 'VDD CT'와 'FD CT'간의 활성 영역 콘택 저항의 이상유무도 모니터링할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 실제 픽셀에서의 M1C의 콘택 저항 및 비아의 콘택 저항 모니터링이 가능해지므로 공정 제어를 보다 정확하게 구현할 수 있는 효과가 있다.
또한, 본 발명은 M1C의 콘택 저항 및 누설 전류, 비아의 콘택 저항, 보다 열악한 조건에서의 체인 누설 전류, 픽셀내 트랜지스터의 온/오프 특성, 픽셀내 활성 영역의 콘택 저항 영향이 포함된 저항을 독립적으로 모니터링할 수 있는 효과가 있다.
또한, 본 발명은 배드 픽셀 페일로 인한 수율저하를 개선할 수 있는 효과가 있다.

Claims (21)

  1. 플로팅 확산 노드, 전원전압단 및 출력단을 포함하는 픽셀의 활성 영역과 동일한 형태를 갖는 활성 영역;
    상기 활성 영역의 세 모서리에 각각 형성된 콘택;
    상기 콘택을 통해 상기 활성 영역과 연결되는 제1 금속 배선;
    상기 제1 금속 배선 상에 형성된 비아;
    상기 비아를 통해 상기 제1 금속 배선과 연결되는 제2 금속 배선; 및
    상기 픽셀의 트랜지스터의 온/오프 특성을 측정할 수 있도록 상기 활성 영역 상부에서 일체형으로 형성된 테스트 게이트
    를 포함하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴.
  2. 제1항에 있어서,
    상기 콘택은,
    상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택인, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴.
  3. 제1항에 있어서,
    상기 테스트 게이트는,
    상기 픽셀을 형성하는 트랜지스터들의 각 게이트를 서로 연결시킨 것임을 특징으로 하는 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴.
  4. 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역;
    상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택;
    행방향으로 이웃하는 상기 활성 영역간 상기 제3 콘택과 상기 제2 콘택을 서로 연결하여 제1 콘택 체인을 형성하는 제1 금속 배선;
    행방향으로 이웃하는 상기 활성 영역간 모든 상기 제1 콘택을 서로 연결하여 수직 전류 경로를 제공하는 제2 콘택 체인을 형성하는 제2 금속 배선; 및
    상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트
    을 포함하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  5. 제4항에 있어서,
    상기 제1 콘택 체인과 상기 제2 콘택 체인은 상기 활성 영역 각각에 공존하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  6. 제4항에 있어서,
    상기 활성 영역중에서 M 번째 행 활성 영역의 상기 제1 콘택은 상기 제1 금속 배선을 통해 M-1 번째 행 활성 영역의 상기 제3 콘택과 서로 연결되고, 상기 M 번째 행 활성 영역의 상기 제2 콘택은 상기 제1 금속 배선을 통해 자신의 상기 제3 콘택과 서로 연결됨과 동시에 상기 제2 금속 배선을 통해 상기 M-1 번째 행 활성 영역의 상기 제1 콘택과 서로 연결되는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  7. 제4항에 있어서,
    상기 활성 영역 중에서 첫 번째 행과 첫 번째 열의 제1 활성 영역, 첫번째 행과 마지막 열의 제2 활성 영역 및 M 번째 행의 상기 활성 영역을 제외한 나머지 활성 영역의 상기 제1 콘택은 상기 제1 금속 배선을 통해 열방향으로 이웃하는 상기 활성 영역의 제2 콘택과 서로 연결됨과 동시에 상기 제2 금속 배선을 통해 행방향으로 이웃하는 상기 활성 영역의 제1 콘택과 서로 연결되는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  8. 제7항에 있어서,
    상기 제1 활성 영역의 상기 제1 콘택은 이웃하는 상기 첫 번째 행과 두 번째 열의 상기 활성 영역에 연결된 상기 제2 콘택과 상기 제1 금속 배선을 통해 서로 연결되고, 상기 제1 활성 영역의 상기 제2 콘택은 상기 제1 금속 배선으로 된 제1 테스트 패드에 연결되고, 상기 제1 활성 영역의 상기 제3 콘택은 두 번째 행과 상기 첫번째 열에 배치된 활성 영역의 상기 제3 콘택과 상기 제1 금속 배선을 통해 서로 연결되는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  9. 제7항에 있어서,
    상기 제2 활성 영역의 상기 제1 콘택은 상기 제2 금속 배선을 통해 제2행과 마지막 열에 배치된 활성 영역의 상기 제1 콘택과 서로 연결됨과 동시에 상기 제1 금속 배선으로 된 제2 테스트 패드와 서로 연결되고, 상기 제2 활성 영역의 상기 제2 콘택은 상기 제1 금속 배선을 통해 제1행과 N-1열에 배치된 활성 영역의 상기 제1 콘택과 서로 연결되고, 상기 제2 활성 영역의 상기 제3 콘택은 상기 제1 금속 배선을 통해 제2행과 마지막 열에 배치된 활성 영역의 상기 제2 콘택과 서로 연결된, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  10. 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역;
    상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택;
    행방향으로 이웃하는 상기 활성 영역간 상기 제1 콘택과 상기 제2 콘택을 서로 연결하여 수평 전류 경로를 제공하는 제1 콘택 체인을 형성하는 제1 금속 배선;
    행방향으로 이웃하는 상기 활성 영역간 모든 상기 제3 콘택을 서로 연결하여 제2 콘택 체인을 형성하는 제2 금속 배선; 및
    상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트
    을 포함하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  11. 제10항에 있어서,
    상기 제1 콘택 체인과 상기 제2 콘택 체인은 상기 활성 영역 각각에 공존하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  12. 제10항에 있어서,
    상기 활성 영역중에서 N 번째 열의 활성 영역에 연결된 상기 제1 콘택은 상기 제1 금속 배선을 통해 자신의 상기 제3 콘택과 서로 연결됨과 동시에 N-1 번째 열의 활성 영역에 연결된 상기 제3 콘택과 상기 제2 금속 배선을 통해 서로 연결되고, 상기 N 번째 열의 활성 영역에 연결된 상기 제2 콘택은 상기 제1 금속 배선을 통해 상기 N-1 번째 열의 활성 영역에 연결된 상기 제1 콘택과 서로 연결되는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  13. 제10항에 있어서,
    상기 활성 영역중에서 첫 번째 행과 첫 번째 열의 활성 영역 및 마지막 행과 첫 번째 열의 활성 영역을 제외한 나머지 상기 첫 번째 열의 활성 영역에 연결된 상기 제1 콘택은 열방향으로 이웃하는 상기 활성 영역의 제2 콘택과 상기 제1 금속 배선을 통해 서로 연결되고, 나머지 상기 첫 번째 열의 활성 영역에 연결된 상기 제3 콘택은 열방향으로 이웃하는 상기 활성 영역의 제3 콘택과 상기 제2 금속 배선을 통해 서로 연결된, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  14. 제13항에 있어서,
    상기 첫 번째 행과 첫 번째 열에 배치된 활성 영역의 상기 제1 콘택은 첫 번째 행과 두 번째 열에 배치된 활성 영역의 제2 콘택과 상기 제1 금속 배선을 통해 서로 연결되고, 상기 첫 번째 행과 첫 번째 열에 배치된 활성 영역의 상기 제2 콘택은 상기 제1 금속 배선으로 된 제1 테스트 패드와 연결되고, 상기 첫 번째 행과 첫 번째 열에 배치된 활성 영역의 상기 제3 콘택은 두 번째 행과 첫 번째 열에 배치된 활성 영역의 제2 콘택과 상기 제1 금속 배선을 통해 서로 연결됨과 동시에 상기 첫 번째 행과 두 번째 열에 배치된 활성 영역의 제3 콘택과 상기 제2 금속 배선을 통해 서로 연결된, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  15. 제13항에 있어서,
    상기 마지막 행과 상기 첫 번째 열에 배치된 활성 영역의 상기 제1 콘택은 상기 마지막 행과 N-1번째 열에 배치된 활성 영역의 제2 콘택과 상기 제1 금속 배선을 통해 서로 연결되고, 상기 마지막 행과 상기 첫 번째 열에 배치된 활성 영역의 상기 제2 콘택은 상기 제1 금속 배선을 통해 M-1 번째 행과 상기 첫 번째 열에 배치된 활성 영역의 상기 제3 콘택과 서로 연결되고, 상기 마지막 행과 상기 첫 번째 열에 배치된 활성 영역의 상기 제3 콘택은 상기 마지막 행과 상기 N-1번째 열에 배치된 활성 영역의 제3 콘택과 상기 제2 금속 배선을 통해 서로 연결됨과 동시에 상기 제1 금속 배선으로 된 제2 테스트 패드와 연결된, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  16. 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역;
    상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택;
    행방향 및 열방향으로 이웃하는 상기 활성 영역 모두의 상기 제1 콘택, 제2 콘택 및 상기 제3 콘택을 서로 연결시키는 하나의 금속 배선; 및
    상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트
    을 포함하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  17. 제16항에 있어서,
    상기 활성 영역 중에서 첫 번째 행과 첫 번째 열에 배치된 활성 영역에 상기 금속 배선으로 된 제1 테스트 패드가 인출되고, 마지막 행과 마지막 열에 배치된 활성 영역에 상기 금속 배선으로 된 제2 테스트 패드가 인출되어 수직 전류 경로 및 수평 전류 경로를 모두 제공하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  18. 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역;
    상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택;
    행방향으로 이웃하는 상기 활성 영역간 상기 제3 콘택과 상기 제2 콘택을 서로 연결하여 수직 전류 경로를 제공하는 하나의 금속 배선; 및
    상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트
    을 포함하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  19. 제18항에 있어서,
    상기 활성 영역중에서 마지막 행에 배치되면서 열방향으로 이웃하는 활성 영역간 상기 제3 콘택은 두 개 열마다 상기 금속 배선을 통해 서로 연결되고, 상기 활성 영역중에서 첫 번째 행에 배치되면서 열방향으로 이웃하는 활성 영역간 상기 제2 콘택은 두 개 열마다 상기 금속 배선을 통해 서로 연결되는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  20. 씨모스 이미지 센서의 픽셀의 활성 영역과 동일한 형태이면서 행방향으로 M개가 배치되고 열방향으로 N개가 배치된 활성 영역;
    상기 활성 영역 각각의 세 모서리에 연결되되, 상기 픽셀의 플로팅 확산 노드 콘택, 전원전압단 콘택 및 출력단 콘택에 각각 대응하는 제1 콘택, 제2 콘택 및 제3 콘택;
    열방향으로 이웃하는 상기 활성 영역간 상기 제1 콘택과 상기 제2 콘택을 서로 연결하여 수평 전류 경로를 제공하는 하나의 금속 배선; 및
    상기 활성 영역 각각의 상부에 배치된 일체형 테스트 게이트
    을 포함하는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
  21. 제20항에 있어서,
    상기 활성 영역중에서 마지막 열에 배치되면서 행방향으로 이웃하는 활성 영역간 상기 제1 콘택은 두 개 행마다 상기 금속 배선을 통해 서로 연결되고, 상기 활성 영역중에서 첫 번째 열에 배치되면서 행방향으로 이웃하는 활성 영역간 상기 제2 콘택은 두 개 행마다 상기 금속 배선을 통해 서로 연결되는, 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 모듈.
KR1020030027773A 2003-04-30 2003-04-30 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈 KR100991954B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030027773A KR100991954B1 (ko) 2003-04-30 2003-04-30 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈
US10/745,749 US7368748B2 (en) 2003-04-30 2003-12-23 Test pixel and test pixel array for evaluating pixel quality in CMOS image sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030027773A KR100991954B1 (ko) 2003-04-30 2003-04-30 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈

Publications (2)

Publication Number Publication Date
KR20040093907A KR20040093907A (ko) 2004-11-09
KR100991954B1 true KR100991954B1 (ko) 2010-11-04

Family

ID=33308357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030027773A KR100991954B1 (ko) 2003-04-30 2003-04-30 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈

Country Status (2)

Country Link
US (1) US7368748B2 (ko)
KR (1) KR100991954B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123276B2 (en) 2012-11-30 2015-09-01 Samsung Display Co., Ltd. Display substrate and method of measuring pattern dimensions of display substrate

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4752447B2 (ja) * 2005-10-21 2011-08-17 ソニー株式会社 固体撮像装置およびカメラ
US20070210306A1 (en) * 2006-03-08 2007-09-13 International Business Machines Corporation Test pattern for measuring contact short at first metal level
KR101318946B1 (ko) * 2007-08-09 2013-10-17 삼성전자주식회사 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
US8240218B2 (en) 2010-03-01 2012-08-14 Infineon Technologies Ag Stress sensing devices and methods
CN103367323B (zh) * 2012-03-31 2015-12-16 中芯国际集成电路制造(上海)有限公司 检测版图结构及检测方法
CN103761935B (zh) * 2014-01-21 2016-01-06 深圳市华星光电技术有限公司 显示面板
TWI655753B (zh) * 2015-03-11 2019-04-01 日商新力股份有限公司 Solid-state imaging device and manufacturing method, semiconductor wafer, and electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032257A (ja) 1996-07-15 1998-02-03 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6118482A (en) 1997-12-08 2000-09-12 Intel Corporation Method and apparatus for electrical test of CMOS pixel sensor arrays

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4472232B2 (ja) * 2002-06-03 2010-06-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032257A (ja) 1996-07-15 1998-02-03 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6118482A (en) 1997-12-08 2000-09-12 Intel Corporation Method and apparatus for electrical test of CMOS pixel sensor arrays

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123276B2 (en) 2012-11-30 2015-09-01 Samsung Display Co., Ltd. Display substrate and method of measuring pattern dimensions of display substrate

Also Published As

Publication number Publication date
US20040218076A1 (en) 2004-11-04
KR20040093907A (ko) 2004-11-09
US7368748B2 (en) 2008-05-06

Similar Documents

Publication Publication Date Title
KR102047005B1 (ko) 유기 발광 표시 패널
KR102054849B1 (ko) 유기 발광 표시 패널
US20190341572A1 (en) Display device including a crack detection line
KR102477983B1 (ko) 표시 장치
US7038484B2 (en) Display device
KR100731264B1 (ko) 전사 기재 기판, 반도체 장치의 제조 방법, 전사 박막 회로의 검사 방법, 및 전사 기재 기판의 제조 방법
KR100991954B1 (ko) 씨모스 이미지 센서의 픽셀 특성 평가용 테스트 패턴 및 그 모듈
KR102325815B1 (ko) 터치를 감지하는 센싱부, 그를 포함하는 표시장치 및 그의 제조방법
KR20200094873A (ko) 표시 장치
JP2687667B2 (ja) マトリクス電極基板およびその製造方法
CN112234092B (zh) 显示面板及显示装置
US6569725B1 (en) Thin film transistor array and method for fabricating the same
JP2007219046A (ja) 液晶表示パネル
KR100674070B1 (ko) 표시 장치용 검사 기판
US8624242B2 (en) Semiconductor integrated circuit
WO2006117955A1 (ja) 表示装置及びその製造方法
JP2005221598A (ja) 表示装置
CN115084095A (zh) 具有裂纹检测环和裂纹检测结构的半导体装置
KR20090058235A (ko) 반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트방법
JP4234027B2 (ja) アレイ基板ならびに表示装置およびこれらの製造方法
US6133585A (en) Semiconductor device
JP2008041982A (ja) 半導体装置の製造方法
KR20150145305A (ko) 유기 발광 표시 장치 및 그 제조방법
JP2009111290A (ja) 抵抗測定素子およびコンタクト抵抗の測定方法、並びに半導体素子チップおよびその評価方法
KR100502100B1 (ko) 쇼트불량검출을위한쇼팅바를갖는액정표시기판

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee