WO2006117955A1 - 表示装置及びその製造方法 - Google Patents

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WO2006117955A1
WO2006117955A1 PCT/JP2006/306808 JP2006306808W WO2006117955A1 WO 2006117955 A1 WO2006117955 A1 WO 2006117955A1 JP 2006306808 W JP2006306808 W JP 2006306808W WO 2006117955 A1 WO2006117955 A1 WO 2006117955A1
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wiring
display device
environmental
environmental sensors
substrate
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PCT/JP2006/306808
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Hiromi Katoh
Yoshihiro Izumi
Syuji Nishi
Tomoyuki Nagai
Original Assignee
Sharp Kabushiki Kaisha
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Publication date
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    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type

Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • a display device adjusts the display brightness of a screen according to ambient environmental conditions, for example, according to the intensity of ambient light, so that a so-called environmental sensor (hereinafter referred to as “ambient sensor”) is used.
  • ambient sensor a so-called environmental sensor
  • the backlight intensity is adjusted according to the detected environmental conditions (intensity of ambient light).
  • the brightness of the video signal is adjusted according to the detected environmental condition (intensity of ambient light).
  • a display device with an ambient sensor the brightness is adjusted according to the environmental conditions, so that the visibility of the screen is improved and the power consumption and long life of the display device are reduced. Can be realized.
  • a display device with an ambient sensor is particularly useful as a display device for a portable terminal device (for example, a mobile phone, a PDA, a portable game device, etc.) that is often used outdoors.
  • ambient sensors include optical sensors such as photodiodes and phototransistors.
  • the ambient sensor can be mounted on the display device by mounting the ambient sensor of the discrete component on the display panel (see, for example, Patent Document 1).
  • an ambient sensor such as an optical sensor can be formed by using an active element forming process
  • an ambient sensor is added to the display panel without increasing the number of manufacturing processes. Can be installed. For this reason, the number of parts can be reduced, and an increase in the cost of the display device can be suppressed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-62856 (Figs. 12-14)
  • Patent Document 2 JP 2002-175026 A (Fig. 12)
  • the ambient sensor when the ambient sensor is monolithically formed on the active matrix substrate, a defective product is generated in the ambient sensor with a certain probability due to the nature of the process. Specifically, there are cases where an abnormality such as the output of a leakage current occurs, or where the photocurrent (electromotive current) cannot obtain a predetermined value. In such a case, the display device itself becomes a defective product even if there is no abnormality in the part other than the ambient sensor.
  • An object of the present invention is to solve the above-mentioned problem and to form a monolithic ambient sensor.
  • a display device is a display device including a substrate on which a plurality of active elements are formed, and outputs a signal specifying an environmental condition around the display device.
  • a plurality of environmental sensors and a detection device wherein the plurality of environmental sensors are monolithically formed on the substrate, and at least one of the plurality of environmental sensors is connected to the detection device; It is characterized by being.
  • a first display device manufacturing method is a method for manufacturing a display device including a substrate on which a plurality of active elements are formed.
  • a second display device manufacturing method is a method for manufacturing a display device including a substrate on which a plurality of active elements are formed.
  • a plurality of environmental sensors are monolithically formed on the substrate.
  • the present invention it is possible to connect only the powerful environmental sensor without any abnormality to the detection device. For example, if an abnormality occurs in some of the environmental sensors, the environmental sensor in which the abnormality has occurred should not be connected to the wiring by disconnecting a part of the wiring for connecting to the detection device. Can easily be electrically disconnected from the wiring. Therefore, even if an abnormality occurs in the environmental sensor, the environmental condition can be detected by the remaining normal environmental sensors. Therefore, according to the present invention, the defect rate of the display device can be reduced and the yield of the display device can be improved as compared with the conventional case.
  • FIG. 1 is a perspective view schematically showing an entire display device according to Embodiment 1 of the present invention.
  • 2 is a circuit diagram showing an environmental sensor included in the display device according to Embodiment 1 of the present invention.
  • FIG. 3 A diagram showing a specific configuration of the environmental sensor included in the display device according to the first exemplary embodiment of the present invention, in which FIG. 3 (a) is a plan view and FIG. 3 (b) is a cross-sectional view in FIG. Line A—A cross-sectional view taken along the edge.
  • IV is a cross-sectional view showing a specific configuration of an active element included in the display device according to Embodiment 1 of the present invention.
  • FIG. 5 is a cross-sectional view showing a method for manufacturing the display device in the first embodiment of the present invention, and FIGS. 5 (a) to 5 (d) show a series of main steps.
  • FIG. 6 is a diagram showing a schematic configuration of a detection device mounted on a display device in Embodiment 1 of the present invention.
  • FIG. 7 is a diagram showing a circuit configuration of a variable capacitance section provided in the detection device shown in FIG.
  • FIG. 8 is a diagram showing the relationship between the total capacitance of capacitive elements and a capacitance adjustment signal.
  • Fig. 9 is an enlarged view of the variable capacitance section shown in Fig. 7, and Fig. 9 (a) is a plan view.
  • FIG. 9 (b) is a cross-sectional view taken along the cutting line ⁇ - ⁇ in FIG. 9 (a).
  • FIG. 10 A diagram showing a circuit configuration of a control circuit provided in the detection device shown in FIG. [11]
  • FIG. 11 is a circuit diagram showing an environmental sensor included in the display device in the second embodiment of the present invention.
  • FIG. 12 is a diagram showing a specific configuration of the environmental sensor included in the display device according to Embodiment 2 of the present invention, in which FIG. 12 (a) is a plan view and FIG. 12 (b) is a cross-sectional view in FIG. Line C—C is a sectional view cut along this line.
  • FIGS. 13 (a) to 13 (d) show a series of main steps! /.
  • FIG. 14 is a diagram showing a circuit configuration of a detection device used in Embodiment 2 of the present invention.
  • FIG. 15 is an enlarged plan view showing a specific configuration of the variable capacitance section shown in FIG.
  • FIG. 16 is a cross-sectional view taken along a cutting line D—coarse in FIG.
  • FIG. 17 is a circuit diagram showing an environmental sensor provided in the display device in Embodiment 3 of the present invention.
  • FIG. 18 is a diagram showing a specific configuration of the environmental sensor shown in FIG. 17.
  • FIG. 18 (a) is a plan view
  • FIG. 18 (b) is along the cutting line ⁇ — ⁇ in FIG. 18 (a). It is sectional drawing cut
  • FIG. 19 is a diagram showing an example of the layout of environmental sensors in the display device of the present invention.
  • FIG. 20 is a diagram showing another example of the layout of the environmental sensor in the display device of the present invention.
  • the display device is a display device including a substrate on which a plurality of active elements are formed, and includes a plurality of environmental sensors that output a signal specifying an environmental condition around the display device, and a detection
  • the plurality of environmental sensors are monolithically formed on the substrate, and at least one of the plurality of environmental sensors is connected to the detection device. .
  • the display device it is preferable that two or more of the plurality of environmental sensors are connected in parallel to each other (first aspect).
  • first aspect since the current value of the current output from the entire environmental sensor can be increased, the sensitivity to environmental conditions can be improved.
  • the sensitivity set in the overall design of the display device can be achieved by two or more environmental sensors, the current value required to achieve this sensitivity is determined by each environmental sensor. It may be generated in a distributed manner. Therefore, the sensitivity required for each environmental sensor can be reduced, and the size of each environmental sensor can be reduced.
  • the display device further includes a wiring for connecting the plurality of environmental sensors in parallel, and the wiring is provided with an external energy supply for each of the plurality of environmental sensors. It is preferable to adopt an aspect (second aspect) provided with a plurality of cutting parts cut by the scissors. In the second aspect, when a cutting part corresponding to an environmental sensor that does not satisfy a preset standard is cut among the cutting parts, the environmental sensor that does not satisfy the preset standard is connected to the wiring. Force Electrically disconnected.
  • the connection can be cut easily.
  • two or more environmental sensors that do not cause an abnormality they are connected in parallel, and the current value of the current output from the entire environmental sensor can be increased, so the sensitivity to environmental conditions is improved. be able to.
  • the sensitivity required in the overall design of the display device can be achieved by two or more environmental sensors. Therefore, the current value required to achieve this sensitivity is It may be generated in a distributed manner by individual environmental sensors.
  • the sensitivity of each environmental sensor can be set in advance and the size of each environmental sensor can be reduced.
  • the cutting part can be formed by making the wiring width of the part of the wiring to be the cutting part thinner than the wiring width of the other part.
  • a plurality of first wirings formed for each of the plurality of environmental sensors and a second layer formed on an upper layer of the first wiring via an insulating film.
  • Each of the plurality of first wirings is connected to a corresponding environmental sensor, and the second wiring is connected to all of the plurality of first wirings in the thickness direction of the substrate. It is preferable that the layers are formed so as to overlap each other!
  • the first wiring corresponding to the environmental sensor satisfying a preset standard and the second wiring are formed by melting at least one of them, and the insulation They are connected by wiring that penetrates the film.
  • the environment sensor when an abnormality occurs, only the environment sensor can be easily electrically connected to the detection device by laser light irradiation or the like. Further, in the above third aspect, when there are two or more environmental sensors that are not affected by abnormalities, these are connected in parallel to increase the current value of the current output by the entire environmental sensor. Therefore, the sensitivity to environmental conditions can be improved. Furthermore, also in the third aspect, in such a case, the sensitivity required in the overall design of the display device can be achieved by two or more environmental sensors. Therefore, the current value necessary to achieve this sensitivity is May be generated in a distributed manner by individual environmental sensors.
  • the display device further includes wiring for connecting the plurality of environment sensors in parallel, and a plurality of switching elements provided for each of the plurality of environment sensors.
  • the wiring force of the environmental sensor in which an abnormality has occurred can be electrically disconnected by turning on and off the switching element.
  • the current value of the current output by the entire environmental sensor can be increased.
  • the sensitivity to environmental conditions can be improved.
  • the sensitivity of each environmental sensor can be set small, and the size of each environmental sensor can be reduced.
  • the plurality of environmental sensors can be arranged in a region around the region where the plurality of active elements are formed. In this case, it is preferable that the plurality of environmental sensors are arranged in a state of being distributed for each of one or more environmental sensors in the peripheral region (a fifth aspect).
  • the environmental sensor does not react only to local changes in environmental conditions. Appropriate detection is possible for the environmental conditions of the entire device.
  • the plurality of environmental sensors are dispersed at four corners of the substrate for each of the one or more environmental sensors. I like it.
  • the environmental sensor may be an optical sensor that outputs an electromotive current according to the intensity of incident light.
  • the intensity of light around the display device can be detected, and the display device can perform appropriate brightness adjustment.
  • the first display device manufacturing method according to the present invention is a method for manufacturing a display device including a substrate on which a plurality of active elements are formed, and (a) the display device is provided on the substrate. A step of forming a plurality of environmental sensors that output a signal specifying an environmental condition around the substrate; and (b) wiring that connects the plurality of environmental sensors in parallel and connects them to a detection device.
  • the first method for manufacturing a display device when there are two or more environmental sensors in which no abnormality has occurred, these are connected in parallel, and the current of the current output from the entire environmental sensor Since the value can be increased, the sensitivity to environmental conditions can be improved. Furthermore, in such a case, the sensitivity required in the overall design of the display device only needs to be achieved by two or more environmental sensors. Therefore, the current value required to achieve this sensitivity depends on the individual environmental sensors. It may be generated in a distributed manner. Therefore, when such a case is expected, the sensitivity of each environmental sensor can be set small, and the size of each environmental sensor can be reduced.
  • the step (b) when the wiring is cut by external energy attachment, the corresponding environmental sensor is attached to the wiring.
  • a cutting portion that is electrically disconnected from the wiring is formed for each of the plurality of environmental sensors.
  • external energy is added to the cutting portion corresponding to the environmental sensor that does not satisfy the standard.
  • it is preferable that a part of the wiring is disconnected.
  • the electrical connection between the environmental sensor where the abnormality has occurred and the detection device can be easily disconnected.
  • the cutting portion can be formed by making the wiring width of the portion to be the cutting portion of the wiring narrower than the wiring width of the other portion.
  • a second display device manufacturing method is a method for manufacturing a display device including a substrate on which a plurality of active elements are formed, and (a) the display device is provided on the substrate. Forming a plurality of environmental sensors that output a signal specifying an environmental condition around And (b) forming on the substrate a wiring having a disconnection portion between each of the plurality of environmental sensors and connected to the detection device, and (C) the plurality of environmental sensors. A step of determining whether each of them satisfies a predetermined criterion, and (d) a step of connecting a disconnected portion between the environmental sensor satisfying the criterion and the wiring. .
  • the step (b) includes a step of forming a plurality of first wirings connected to any one of the plurality of environmental sensors.
  • the step (d) it is preferable that the first wiring connected to the environmental sensor satisfying the standard is connected to the second wiring.
  • the sensitivity required in the overall design of the display device only needs to be achieved by two or more environmental sensors. Therefore, the current value required to achieve this sensitivity depends on the individual environmental sensors. It may be generated in a distributed manner. Therefore, when such a case is expected, the sensitivity of each environmental sensor can be set small, and the size of each environmental sensor can be reduced.
  • step (d) energy is applied to the area where the first wiring connected to the environmental sensor satisfying the standard and the second wiring overlap with each other. Then, at least one of the first wiring and the second wiring is melted, and the first wiring and the second wiring connected to the environmental sensor satisfying the standard are formed by the wiring formed by melting. Can be connected to the wiring.
  • the plurality of environmental sensors use a material for forming the plurality of active elements. It can be formed simultaneously with the active element. In this case, the cost of the display device can be reduced. Can be planned.
  • FIG. 1 is a perspective view schematically showing the entire display device according to Embodiment 1 of the present invention.
  • the display device is a liquid crystal display device formed by sandwiching a liquid crystal layer 102 between an active matrix substrate 101 and a counter substrate 103.
  • a region in contact with the liquid crystal layer 102 is a display region.
  • a plurality of pixels including active elements (see FIG. 4) and pixel electrodes are formed in a matrix.
  • a horizontal driving circuit (source driver) 104 and a vertical driving circuit (gate driver) 10 5 are mounted on the periphery of the display area (hereinafter referred to as "peripheral area") on the active matrix substrate 101.
  • the TFT constituting the horizontal driving circuit 104 or the vertical driving circuit 105 is a glass substrate that serves as a base substrate of the active matrix substrate 101 using a process of forming active elements (see FIG. 4). (See Fig. 3 and Fig. 4) It is formed monolithically. Note that “monolithically formed on a glass substrate” means that elements are formed directly on the glass substrate by physical processes and Z or chemical processes, and the semiconductor circuit is mounted on the glass substrate. It does not include being done.
  • a plurality of environmental sensors la to lc and a detection device 30 are also mounted in the peripheral region of the active matrix substrate 101.
  • Environmental sensor la ⁇ : Lc outputs a signal specifying the environmental condition according to the environmental condition around the display device.
  • the detection device 30 is used to detect an output signal of the environmental sensor la ⁇ : Lc.
  • the environmental sensors 1a to lc and the detection device 30 are also formed monolithically on the glass substrate (see FIGS. 3 and 4) using the process of forming the active element (see FIG. 4). .
  • an external substrate 107 is connected to the active matrix substrate 101 via an FPC 106.
  • IC chips 108 and 109 are mounted on the external substrate 107.
  • IC chip 1 09 includes a reference power supply circuit that generates a power supply voltage used inside the display device.
  • the IC chip 108 includes a control circuit for controlling the horizontal drive circuit 104 and the vertical drive circuit 105.
  • an IC chip other than the IC chip 108 and the IC chip 109 can be mounted on the external substrate 107.
  • FIG. 2 is a circuit diagram showing an environmental sensor provided in the display device according to Embodiment 1 of the present invention.
  • the environmental sensors la to Lc are photodiodes. Therefore, the environmental sensor la ⁇ : Lc detects the intensity of light around the display device, and adjusts the intensity of the knock light (not shown in FIGS. 1 and 2) based on the detected intensity.
  • the environmental sensor la is “photodiode la”
  • the environmental sensor lb is “photodiode lb”
  • the environmental sensor lc is “photodiode lc”.
  • Photodiode la ⁇ : Lc is connected in parallel by wiring 2. Furthermore, the photodiodes la to lc are electrically connected to the detection device 30 (see FIG. 1) by the wiring 2. Wiring 2 is also formed monolithically on a glass substrate (see Fig. 3), similar to photodiode la ⁇ : Lc.
  • the wiring 2 includes an input wiring 4 connected to the anode of the photodiode la ⁇ : Lc, and an output wiring 6 connected to the negative electrode. Input wiring 4 is connected to the power supply potential V,
  • Photodiode la ⁇ A bias voltage is applied to the anode of Lc. In this state, when light enters the photodiode la ⁇ : Lc, an electromotive current I is generated from the cathode of the photodiode la ⁇ : Lc via the output wiring 6.
  • the detection device 30 (see FIG. 1)
  • the photodiodes la to Lc are formed monolithically on the glass substrate (see FIG. 3).
  • An abnormality may occur in the photodiode. Specifically, any photodiode power leakage current may be output, or the electromotive current value output by any photodiode may not reach a predetermined value. In this case, if it is left as it is, it becomes difficult for the detection device 30 to generate an appropriate voltage signal. Therefore, it is necessary to disconnect the abnormal photodiode from the wiring 2. This will be explained below. A specific configuration of the display device according to the first embodiment will be described with reference to FIGS. 3 and 4. FIG.
  • FIG. 3 is a diagram showing a specific configuration of the environmental sensor included in the display device according to Embodiment 1 of the present invention.
  • FIG. 3 (a) is a plan view
  • FIG. 3 (b) is a diagram in FIG. 3 (a).
  • Sectional line A—A is a cross-sectional view taken along the edge.
  • Fig. 3 (b) hatching is omitted for the glass substrate.
  • the photodiodes la to lc are formed on the glass substrate 11 serving as the base substrate of the active matrix substrate 101 and are active. It forms part of the matrix substrate 101 (see FIG. 1).
  • the photodiodes la to lc are PIN type photodiodes, and include a silicon film 3 formed on the glass substrate 11. In the silicon film 3, a p-type semiconductor region (p layer) 3a, an intrinsic semiconductor region (ring) 3b, and an n-type semiconductor region (n layer) 3c are formed.
  • a first interlayer insulating film 9 and a second interlayer insulating film 10 are sequentially stacked on the upper surface of the photodiode la.
  • illustration of the first interlayer insulating film 9 and the second interlayer insulating film 10 is omitted.
  • a first interlayer insulating film 9 and a second interlayer insulating film 10 are sequentially stacked on the upper surfaces of the photodiodes lb and lc.
  • the input wiring 4 and the output wiring 6 are formed on the second interlayer insulating film 10.
  • the input wiring 4 is connected to the n layer 3c of each of the photodiodes la to Lc via the contact plug 7.
  • the output wiring 6 is connected via a contact plug 8 to the p layer 3a of each of the photodiodes la to Lc.
  • the contact plugs 7 and 8 also constitute part of the wiring 2.
  • the input wiring 4 of the wiring 2 has a cutting section 5 for each of the photodiodes la to Lc. Is formed.
  • the input wiring 4 includes a branch wiring 4a connected to the contact plug 7 of each photodiode, and a main wiring 4b connected to each branch wiring 4a.
  • the cut portion 5 is formed at a connection portion between each branch wiring 4a and the main wiring 4b.
  • the cut portion 5 is formed by making the wiring width narrower than the wiring width of other portions. For this reason, disconnection corresponding to the photodiode where the abnormality occurred When external energy such as laser light irradiation is applied to the part 5, the cutting part 5 is easily cut. As a result, the abnormal photodiode is electrically disconnected from the wiring 2.
  • FIG. 4 is a cross-sectional view showing a specific configuration of the active element included in the display device according to Embodiment 1 of the present invention. Also in Fig. 4, hatching is omitted for the glass substrate.
  • the active element 20 includes a silicon film 21 formed on the glass substrate 11 and a gate electrode 22 disposed on the upper layer.
  • the active element 20 is an n-type TFT.
  • n-type semiconductor regions 21a and 21c are formed which become the source or drain of the TFT.
  • 21b shows a channel region which becomes a TFT channel.
  • a first interlayer insulating film 9 is interposed between the gate electrode 22 and the silicon film 21.
  • a portion of the first interlayer insulating film 9 immediately below the gate electrode 22 functions as a gate insulating film.
  • a second interlayer insulating film 10 is formed on the first interlayer insulating film 9 so as to cover the gate electrode 22.
  • contact plugs 23 and 24 are formed so as to penetrate the first interlayer insulating film 9 and the second interlayer insulating film 10.
  • electrode patterns 25 and 26 connected to the contact plugs 23 or 24 are also formed.
  • FIG. 5 is a cross-sectional view showing the method for manufacturing the display device in the first embodiment of the present invention
  • FIGS. 5 (a) to 5 (d) show a series of main steps. 5A to 5D
  • the left half shows the manufacturing process of the active element (TFT) 20
  • the right half shows the manufacturing process of the photodiode la.
  • the photodiodes lb and lc are formed simultaneously with the photodiode la.
  • the silicon film formed at this time has a faster charge mobility than the amorphous silicon film.
  • a con film for example, a polysilicon film, a low temperature polysilicon film, or a CG (continuous grain boundary crystal) silicon film is preferred. This is because, in the first embodiment, the horizontal drive circuit 104, the vertical drive circuit 105, and the detection device 30 shown in FIG. 1 are formed monolithically on the glass substrate 11.
  • a resist pattern is formed in which the formation regions of the n-type semiconductor regions 21a and 21c and the formation region of the n-layer 3c are opened. Using this as a mask, n-type impurities such as arsenic are ion-implanted. The Thereafter, the resist pattern is removed. As a result, the n layer 3c of the photodiode la and the semiconductor regions 21a and 21c of the active element 20 are simultaneously formed.
  • a resist pattern in which the formation region of the p layer 3a of the photodiode la is opened is formed, and a p-type impurity such as boron is ion-implanted using the resist pattern as a mask. Thereafter, the resist pattern is removed. Thereby, the p layer 3a of the photodiode la is formed.
  • This ion implantation of the p-type impurity is also used for forming the p-type semiconductor region of the p-type TFT constituting the horizontal drive circuit 104 and the vertical drive circuit 105 shown in FIG.
  • the i layer 3b is more electrically neutral than the n layer 3c and the p layer 3a.
  • the i layer 3b has an impurity concentration equal to that of the n layer 3c and p. It is formed so as to be thinner than the impurity concentration of layer 3a.
  • the i layer 3b is provided with a mask in the region where the i layer 3b is formed at the time of ion implantation. Therefore, if the deposited silicon film is not electrically neutral, It can be formed by implantation. Further, when ion implantation is performed, an ion implantation process performed at the time of forming the active element 20, the horizontal driving circuit 104, and the vertical driving circuit 105 can be selected and used under the optimum conditions.
  • the first interlayer insulating film 9 is formed so as to cover the silicon films 3 and 21. Specifically, a silicon nitride film or a silicon oxide film is formed by a CVD method. Next, a conductive film such as a silicon film is formed on the first interlayer insulating film 9 by a CVD method or the like, and further, a resist pattern is formed by a photolithography method, and etching using the resist pattern as a mask is performed. As a result, the gate electrode 22 is formed. Thereafter, the resist pattern is removed.
  • a silicon nitride film or a silicon oxide film is formed by a CVD method.
  • a conductive film such as a silicon film is formed on the first interlayer insulating film 9 by a CVD method or the like, and further, a resist pattern is formed by a photolithography method, and etching using the resist pattern as a mask is performed. As a result, the gate electrode 22 is formed. Thereafter, the resist pattern is removed.
  • a second interlayer insulating film 10 is formed on the first interlayer insulating film 9.
  • the second interlayer insulating film 10 is formed by the CVD method. This is done by forming a silicon nitride film or a silicon oxide film.
  • contact holes penetrating the first interlayer insulating film 9 and the second interlayer insulating film 10 are formed in the formation regions of the contact plugs 7, 8, 23, 24.
  • the contact hole is filled with a conductive material such as tungsten. Thereby, contact plugs 7 and 8 of the photodiode la and contact plugs 23 and 24 of the active element 20 are formed.
  • the electrode patterns 25 and 26 of the active element 20 and the input wiring 4 and output wiring 6 of the photodiode la are simultaneously formed on the second interlayer insulating film 10. Specifically, a conductive film is formed on the second interlayer insulating film 10 and patterned by photolithography and etching. At this time, since the cut portion 5 (see FIG. 3 (a)) is formed in the input wiring 4 of the photodiode la, the pattern width is narrowed in the formation region of the cut portion 5 in the conductive film. Is done.
  • a predetermined criterion is satisfied. Specifically, it is determined whether or not an abnormality such as a leak current is generated in the photodiodes la to lc.
  • a determination method of this standard for example, a so-called pattern matching method in which a predetermined pattern image and an image obtained by photographing the photodiodes la to lc are compared, or the photodiodes la to lc are observed with a microscope. For example, a visual inspection to check whether foreign matter is mixed or wire breakage has occurred.
  • FIG. 5 As a result of the determination, when there is a photodiode that does not satisfy a predetermined standard (an abnormality has occurred), for example, when the photodiode la does not satisfy the standard, FIG. As shown in (), the cutting part 5 corresponding to the photodiode la is cut. In the example of FIG. 5 (d), the cutting part 5 is cut by irradiating the external force cutting part 5 with laser light. When the cutting part 5 corresponding to the photodiode la is cut, only the photodiodes lb and lc that satisfy a predetermined standard are connected to the detection device 30 (see FIG. 1). Therefore, the display device detects the intensity of ambient light using the photodiodes lb and lc.
  • the cutting portion 5 is cut by a laser beam.
  • the present invention is not limited to this example.
  • the cut portion 5 is removed by etching. It may be an embodiment.
  • the abnormality determination of the photodiode la ⁇ : Lc shown in FIG. 5 (c) and the process shown in FIG. 5 (d) may be performed only with the active matrix substrate, or the liquid crystal layer may be opposed. You may carry out after attaching a board
  • the detection device 30 can output a normal signal.
  • the sensitivity to conditions can be improved.
  • the detection device 30 (see FIG. 1) can cope with fluctuations in the current value.
  • FIG. 6 is a diagram showing a schematic configuration of the detection device mounted on the display device in the first embodiment of the present invention.
  • the detection device 30 according to the first embodiment includes a variable capacitance unit 31, a control circuit 32, a sensing switch 33, and a refresh switch 34.
  • the variable capacitance part 31 is connected in series with the photodiodes la ⁇ : Lc connected in parallel via the wiring 2.
  • the photodiodes la to lc output the electromotive current I
  • variable capacity unit 31 can change the capacity so that the capacity value becomes an appropriate value according to the current value of the electromotive current I.
  • control circuit 32 Based on the output voltage V, the control circuit 32
  • the refresh switch 34 is turned on and the sensing switch 33 is turned off (a state indicated by a broken line in FIG. 1), and the variable capacitor 31 is reset. Detection is performed with the refresh switch 34 turned off and the sensing switch 33 turned on.
  • FIG. 7 is a diagram showing a circuit configuration of the variable capacitance section provided in the detection device shown in FIG.
  • the variable capacitor 31 includes a plurality of capacitive elements C to C, and a plurality of switching elements SW to SW.
  • the plurality of switching elements SW to SW are provided for each of the plurality of capacitive elements C to C.
  • Corresponding capacitive elements C to C function as capacitors.
  • the switching elements SW to sw are turned on and off.
  • FIG. 8 is a diagram illustrating the relationship between the total capacitance of the capacitive elements and the capacitance adjustment signal.
  • “ ⁇ ” indicates that the logical level of the capacitance adjustment signal is high
  • “X” indicates that the logical level of the capacitance adjustment signal is low
  • “ ⁇ ” indicates the total capacitance when all the capacitive elements are turned on. As shown in FIG. 8, for example, when only the logic level of the capacitance adjustment signal S becomes high, only the capacitance element C functions as a capacitance.
  • the total sum of the capacities of the capacitative elements is “1”. Also capacity adjustment When the logic levels of the signals s and S are high, capacitive element C and capacitive element C
  • the capacity of the variable capacity section 31 is varied by the control circuit 32.
  • FIG. 9 is an enlarged view of the variable capacitance section shown in FIG. 7.
  • FIG. 9 (a) is a plan view
  • FIG. 9 (b) is along the cutting line ⁇ — ⁇ in FIG. 9 (a). It is sectional drawing cut
  • one of the capacitive elements C to C shown in FIG. 7 and one of the switching elements SW to SW are connected.
  • the capacitive element C is formed on the glass substrate 11 which is the base of the active matrix substrate (see FIG. 1).
  • X includes a first metal layer 41 and a second metal layer 42. On the first metal layer 41, the capacitive element C is grounded (
  • Wiring 43 to lead to (GND) is formed systematically.
  • the second metal layer 42 is formed with a wiring 44 for connecting to the switching element SW.
  • the first metal layer 41 is formed on the first interlayer insulating film 9.
  • a second interlayer insulating film 10 is interposed between the first metal layer 41 and the second metal layer 42, and the portion immediately below the first metal layer 41 in the second interlayer insulating film 10 Functions as a dielectric.
  • illustration of the first interlayer insulating film 9 and the second interlayer insulating film 10 is omitted.
  • the switching element SW is an n-type transistor element (TFT).
  • the switching element SW includes a silicon film 46 and a gate electrode 45. Silicon film 4
  • a semiconductor region 46a and a semiconductor region 46c to be a source or a drain are formed by ion implantation of an n-type impurity.
  • 46b shows a channel region that becomes a TFT channel.
  • the first interlayer insulating film 9 is interposed between the gate electrode 45 and the silicon film 46, and the portion of the first interlayer insulating film 9 immediately below the gate electrode 45 functions as a gate insulating film. ing.
  • the gate electrode 45 is covered with the second interlayer insulating film 10 [0078] At both ends of the silicon film 46 of the switching element SW, wiring 47 and wiring 48 serving as terminals are provided.
  • the wiring 47 is connected to the wiring 44 of the second metal layer 42. Therefore, the logic level of the capacitance adjustment signal S applied to the gate electrode 45 becomes high, and the gain
  • the channel 46b is opened and the capacitive element C is a capacitor.
  • the switching element SW (including the wiring 47 and the wiring 48 is included).
  • the second metal layer 42 and the wiring 44 are formed using the process of forming the gate electrode 22 of the active element 20 shown in FIG.
  • the first metal layer 41 and the wiring 43 are formed using the process of forming the electrode patterns 25 and 26 of the active element 20.
  • the force using an n-type TFT as the switching element SW is limited to this.
  • a p-type TFT can also be used as the switching element.
  • FIG. 10 is a diagram showing a circuit configuration of a control circuit provided in the detection apparatus shown in FIG.
  • the control circuit 32 includes a comparison circuit 36, a logic circuit 37, and a latch circuit 38.
  • the comparison circuit 36 includes a plurality of comparators 36b and a resistor 36a. A reference voltage V is applied to one pole of the resistor 36a, and a reference voltage V is applied to the other pole.
  • the output voltage V is input to one of the input terminals.
  • Each comparator 36b is identical to each comparator 36b.
  • the other input terminal is connected to a different part of the resistor 36a, and a voltage of a different voltage level is input to each input terminal.
  • Each comparator 36b has a voltage level of the input voltage and a voltage level of the output voltage V.
  • the logic signal output from each comparator 36b is output to the logic circuit 42, and the logic circuit 42 outputs an n-bit digital signal.
  • the digital value of the n-bit digital signal corresponds to the number of the logic level noise or logic level low signal.
  • logical times Path 42 is based on the number of logic level noise or logic level low signals.
  • these n-bit digital signals become capacity adjustment signals S1 to Sn.
  • the latch circuit 43 holds the digital signal output from the logic circuit 42 until instructed by the control signal.
  • the detection device 30 (see FIGS. 1 and 6) is mounted on the display device. Therefore, the control signal output from the control circuit that controls the driver of the display device can be used as the control signal shown in FIG. Reference voltage V (or V and ref refl
  • V is used for the power supply voltage used inside the display device and other circuits of the display device.
  • Reference ref refl ref2 From the reference voltage, it can be generated by resistance voltage division. Furthermore, the control signal and the reference voltage V (or V and V) can be input from an external force of the display device. Reference ref refl ref2
  • the magnitude of the voltage V may be preset at the product shipment stage.
  • Ref refl ref2 Ref refl ref2
  • the display device may be arbitrarily set by a user of the display device.
  • control circuit 32 has one or two or more depending on the voltage level of the output voltage V.
  • control circuit 32 determines the number of photodiodes used and the current I of the photodiodes used.
  • One or more switching elements SW to sw are turned on so that the capacitance of the variable capacitor 31 is appropriate according to the variation in PH.
  • the detection device 30 (see FIG. 1) has a configuration that can cope with fluctuations in the current value from the photodiode. Therefore, the display device according to the first embodiment can appropriately adjust the brightness.
  • the detection device 30 may have a fixed capacity. In this case, even if two or more environmental sensors have a force that does not cause an abnormality, it is preferable to leave only one environmental sensor and disconnect the remaining environmental sensors from the wiring force.
  • the voltage signal (output voltage V) output from the detection device 30 is input to, for example, a digital signal generation circuit.
  • the circuit determines the time from when the output voltage V is output until it reaches a preset value.
  • the light incident on the optical sensor The higher the intensity, the lower the count value. Therefore, for example, in the case of a liquid crystal display device, the luminance of the backlight is adjusted based on this digital signal.
  • Embodiment 2 of the present invention will be described with reference to FIGS.
  • the configuration of the display device according to the second embodiment will be described.
  • the display device in the second embodiment is configured in the same manner as the display device in the second embodiment, except that the configuration of wiring for connecting a plurality of environmental sensors in parallel and the configuration of the detection device are different.
  • FIG. 11 is a circuit diagram showing an environmental sensor provided in the display device according to Embodiment 2 of the present invention.
  • the environmental sensors 51a to 51c are photodiodes.
  • the environmental sensor 5 la is “photodiode 5 la”
  • the environmental sensor 5 lb is “photodiode 5 lb”
  • the environmental sensor 5 lc is “photodiode 5 lc”.
  • the wiring 52 is connected to the detection device (see FIG. 14).
  • the second embodiment unlike the first embodiment, there is a disconnected portion between the photodiodes 51a to 5lc and the wiring 52.
  • the output wiring 56 constituting the wiring 52 is disconnected between the force input wiring 54 connected to the cathodes of the photodiodes 51a to 51c and the anodes of the photodiodes 51a to 51c. Therefore, in order to detect the intensity of ambient light by the photodiodes 51a to 51c, it is necessary to connect the disconnected portion.
  • FIG. 12 is a diagram showing a specific configuration of the environmental sensor included in the display device according to Embodiment 2 of the present invention.
  • FIG. 12 (a) is a plan view
  • FIG. 12 (b) is a diagram in FIG. It is a sectional view cut along a cutting line C- in FIG. In Fig. 12 (b), hatching is omitted for the glass substrate.
  • each of the photodiodes 51a to 51c is formed of silicon formed on the glass substrate 11.
  • a membrane 53 is provided.
  • Photodiodes 5 la to 51c are also part of the active matrix substrate To do.
  • the photodiodes 51a to 51c are PIN type photodiodes, and are formed on the silicon film 53, and the ⁇ layer 53a, the i layer 53b, and the n layer 53c are formed.
  • a first interlayer insulating film 9 and a second interlayer insulating film 10 are sequentially stacked on the upper surface of the photodiode 51a.
  • illustration of the first interlayer insulating film 9 and the second interlayer insulating film 10 is omitted.
  • the first interlayer insulating film 9 and the second interlayer insulating film 10 are sequentially laminated on the upper surfaces of the photodiodes 51b and 51c.
  • the output wiring 56 is formed on the second interlayer insulating film 10 as in the first embodiment. Is formed.
  • the output wiring 56 is connected to the p layer 53a of each of the photodiodes 51a to 51c via a contact plug 57.
  • the input wiring 54 is formed on the first interlayer insulating film 9 without being connected to the n layer 53c of each of the photodiodes 51a to 51c.
  • the input wiring 54 is insulated from the n layer 53c of each of the photodiodes 5la to 51c by the first interlayer insulating film 9.
  • a plurality of wirings 55 connected to the n layers 53c of the photodiodes 5la to 51c are provided.
  • the plurality of wirings 55 are also input wirings by the first interlayer insulating film 9. Insulated from 54. Note that the wiring 55 is formed integrally with the silicon film 53.
  • the input wiring 54 is formed so as to overlap all the plurality of wirings 55 in the thickness direction of the glass substrate 11. For this reason, if an external force also applies energy to a region where the input wiring 54 and the wiring 55 overlap and melts at least one of the input wiring 54 and the wiring 55, they can be connected by the melted portion. That is, in the second embodiment, the wiring 52 is formed on the active matrix substrate (glass substrate) 10 so as to realize parallel connection of a plurality of photodiodes 51a to 5lc! .
  • FIG. 13 is a cross-sectional view showing a method for manufacturing a display device according to Embodiment 2 of the present invention
  • FIGS. 13 (a) to 13 (d) show a series of main steps.
  • the left half shows the manufacturing process of the active element (see FIG. 4)
  • the right half shows the photo die.
  • the production process of Aether 5 la is shown.
  • the photodiodes 5 lb and 51c are formed simultaneously with the photodiode 51a.
  • the active element in the second embodiment is the same as the active element 20 shown in FIG. 4 in the first embodiment.
  • a resist pattern is formed by photolithography and etching using the resist pattern as a mask is performed.
  • the silicon film 53 of the photodiode 51a and the silicon film 21 of the active element 20 are formed simultaneously.
  • the resist pattern is formed so that the formation region of the wiring 55 is also opened.
  • the silicon film to be formed is a silicon film having a charge mobility higher than that of the amorphous silicon film, for example, a polysilicon film, a low-temperature polysilicon film, Or CG (continuous grain boundary crystal) silicon film or the like.
  • a resist pattern in which the formation regions of the n-type semiconductor regions 21a and 21c and the formation region of the n-layer 53c are opened is formed, and n-type impurities such as arsenic are ion-implanted using the resist pattern as a mask.
  • a resist pattern having an opening in the formation region of the p layer 53a of the photodiode la is formed, and using this as a mask, p-type impurities such as boron are ion-implanted.
  • a first interlayer insulating film 9 is formed by CVD or the like so as to cover the silicon films 53 and 21.
  • a conductive film such as a silicon film is formed on the first interlayer insulating film 9 by a CVD method or the like.
  • a resist pattern in which the formation region of the gate electrode 22 and the formation region of the input wiring 54 are opened is formed by photolithography. Then, by performing etching using this resist pattern as a mask, the gate electrode 22 and the input wiring 54 are formed simultaneously. Thereafter, the resist pattern is removed.
  • the second interlayer insulating film 10 is formed on the first interlayer insulating film 9.
  • contact holes penetrating the first interlayer insulating film 9 and the second interlayer insulating film 10 are formed in the formation regions of the contact plugs 57, 23, 24, and these are filled with a conductive material.
  • the contact plug 57 of the photodiode 51a and the active element Twenty contact plugs 23 and 24 are formed.
  • the electrode patterns 25 and 26 of the active element 20 and the output wiring 56 of the photodiode 5 la are simultaneously formed on the second interlayer insulating film 10.
  • the step shown in FIG. 13 (c) is performed according to the step shown in FIG. 5 (c) in the first embodiment.
  • the region where the wiring 55 of the photodiode 51a and the input wiring 54 overlap is also irradiated with laser light with an external force. To do. As a result, either or both of the wiring 55 and the input wiring 54 of the photodiode 51a are melted. The molten wiring 58 penetrates through the first interlayer insulating film 9. As a result, the wiring 55 of the photodiode 5 la and the input wiring 54 are connected.
  • the photodiode 51a is electrically connected to the wiring 52 (see FIG. 11), and the display device can detect the intensity of ambient light by the photodiode 51a.
  • laser light is irradiated from the surface (the surface on the backlight side) which is formed after the active element of the glass substrate 11 is formed. This is because another member is further formed on the second interlayer insulating film 10.
  • the irradiation direction of the laser light is not limited to this.
  • the laser beam can be irradiated from the surface of the glass substrate 11 where the active element is formed (upward force).
  • the laser light irradiation is preferably performed before the active matrix substrate and the counter substrate are bonded to each other and before another member is formed on the second interlayer insulating film 10.
  • the disconnection portion between the photodiode in which no abnormality has occurred and the wiring 52 Only connected Therefore, in the second embodiment, as in the first embodiment, it is possible to avoid the display device itself from being a defective product as in the prior art.
  • the detection device 30 because the photodiode where the abnormality occurred is not electrically connected to the wiring 52, the detection device 30 (see Fig. 1) A normal signal can be output.
  • the sensitivity can be improved.
  • the wiring 52 is a force formed in a state where the input wiring 52 is disconnected from the photodiodes 5 la to 51 c.
  • the wiring 52 may be formed in a state where the output wiring 54 or both the input wiring 52 and the output wiring 54 are disconnected from the photodiodes 5 la to 51 c.
  • the abnormality determination of the photodiodes la ⁇ : Lc shown in FIG. 13 (c) and the process shown in FIG. 13 (d) may be performed only with the active matrix substrate, the liquid crystal layer, It may be done after attaching the counter substrate
  • the force for connecting with laser light is not limited to this example.
  • the connection can be done by applying energy from an external force, or by microwave irradiation.
  • the detection apparatus has a configuration in which the capacity can be varied.
  • FIG. 14 is a diagram showing a circuit configuration of a detection device used in Embodiment 2 of the present invention.
  • variable capacitance unit 31 includes a plurality of transistors instead of the plurality of capacitive elements C to C (see FIG. 7) shown in the first embodiment.
  • Elements TN to TN are provided.
  • a plurality of transistor elements TN to TN are provided.
  • a plurality of transistor elements TN to TN are provided.
  • the gate capacitance of TN is made to function as a capacitive element.
  • the transistor element The children TN to TN are n-type TFTs (n-TFT), but in the second embodiment, p-type
  • TFT (p-TFT) may be used.
  • the gate capacitance can be turned on and off by adjustment. For this reason, in the second embodiment, the control circuit 32 applies the capacitance adjustment signals S to S to the gates of the transistor elements TN to TN.
  • the gate capacitance is turned on and off by switching the logic level, that is, by switching the gate voltage level.
  • control circuit 32 in the second embodiment also has the circuit configuration shown in FIG. 10 in the first embodiment. Therefore, also in the second embodiment, the control circuit 32 compares the output voltage V with the reference voltage V and determines the logical level of each capacitance adjustment signal according to the comparison result.
  • FIG. 15 is an enlarged plan view showing a specific configuration of the variable capacitance section shown in FIG.
  • FIG. 16 is a cross-sectional view taken along the cutting line D—coarse in FIG. 15 and 16 show only TN to TN of the transistor elements TN to TN shown in FIG.
  • the transistor elements TN to TN are active matrices.
  • each of the transistor elements TN to TN includes a silicon film and a gate electrode.
  • the capacitances of the transistor elements TN to TN are “1”,
  • Area is 2 times, 4 times, 8 times the area of the gate electrode 111 of the transistor element TN, respectively.
  • the areas of the silicon film 123 of the child TN and the silicon film 124 of the transistor element TN are also respectively
  • Is set to 2 times, 4 times and 8 times the area of the gate silicon film 121 of the transistor element TN.
  • the silicon films 121 to 124 of the transistor elements TN to TN are connected to each other through the wiring 63.
  • the silicon film 121 of the transistor element TN has an optical sensor (not shown).
  • Wiring 64 for connecting to is connected.
  • the silicon films 121 to 124, the wirings 63 and the wirings 64 are integrally formed from one silicon film formed on the glass substrate 11. Specifically, these are integrally formed using the step of forming the silicon film 21 of the active element 20 shown in FIG.
  • the silicon films 121 to 124 of the transistor elements TN to TN function as sources.
  • n-type semiconductor region 62a and an n-type semiconductor region 62c functioning as a drain are formed. Further, an n-type semiconductor region 62b is also formed in the channel region between the semiconductor region 62a and the semiconductor region 62c. The impurity concentration of the semiconductor region 62b is set to be lower than that of the semiconductor regions 62a and 62c.
  • the transistor elements TN to TN also include the semiconductor region 62b in the channel region,
  • the source, drain, and force semiconductor region 62b are connected without being separated.
  • the transistor elements TN to TN due to the difference in capacitance of the transistor elements TN to TN, the transistor elements TN to TN, the transistor elements TN to TN
  • the total area of the semiconductor regions 62a to 62c of 1 4 1 4 is the semiconductor area of the transistor element TN, respectively.
  • transistor elements TN to T are twice, four times, and eight times the area of regions 62a-62c. Furthermore, transistor elements TN to T
  • the semiconductor regions 62a to 62c are formed in a plurality of locations.
  • the region 62a and the semiconductor region 62c are formed by using the process of forming the n-type semiconductor regions 21a and 21c of the active element 20 shown in FIG.
  • transistor elements TN to TN semiconductor regions formed at a plurality of locations.
  • the gate electrodes 112 to 114 are formed of a plurality of electrode pieces 61 connected by wiring 66.
  • the TN gate electrode 114 has eight electrodes.
  • transistor element TN To supply capacitance adjustment signals S1 to S4 to the gate electrodes 111 to 114 of TN
  • Wiring 65 is connected.
  • each electrode piece 61, each wiring 66, and each wiring 65 are integrally formed. Specifically, these are integrally formed using the step of forming the gate electrode 22 of the active element 20 shown in FIG.
  • each transistor element TN to TN silicon films 121 to 124 and gate electrodes 111 to
  • a first interlayer insulating film 9 is interposed between the first interlayer insulating film 9 and the first interlayer insulating film 9.
  • a portion of the first interlayer insulating film 9 immediately below the gate electrodes 111 to 114 functions as a gate insulating film.
  • a second interlayer insulating film 10 is formed on the first interlayer insulating film 9.
  • FIG. 15 the illustration of the first interlayer insulating film 9 and the second interlayer insulating film 10 is omitted.
  • the formation of the first interlayer insulating film 9 and the second interlayer insulating film 10 also includes the steps of forming the first interlayer insulating film 9 and the second interlayer insulating film 10 of the active element 20 shown in FIG. It is done using.
  • the second embodiment unlike the first embodiment, there is no need to provide a switching element separately from the capacitive element. Therefore, the number of parts of the variable capacitance unit 31 can be reduced, and the costs of the detection device and the display device can be reduced. In addition, since the area required for mounting the detection device can be made smaller than that of the first embodiment, the display device can be reduced in size.
  • the detection apparatus shown in Embodiment 1 can also be used in the display apparatus in Embodiment 2.
  • the detection device shown in Embodiment 2 can also be used for the display device in Embodiment 1.
  • detection devices having other configurations can be used.
  • the display device in the second embodiment is configured in the same manner as the display device in the first embodiment, except that the wiring configuration for connecting a plurality of environmental sensors in parallel is different from that in the first embodiment. .
  • FIG. 17 is a circuit diagram showing an environmental sensor included in the display device according to Embodiment 3 of the present invention.
  • the environmental sensors 71a to 71c are photodiodes. Also in the third embodiment, in the following description, the environmental sensor 71a is “photodiode 71a”, the environmental sensor 71b is “photodiode 71b”, and the environmental sensor 71c is “photodiode 71c”.
  • the photodiodes 71a to 7lc are connected in parallel by the wiring 72 as in the first embodiment.
  • the wiring 72 is connected to the detection device.
  • switching elements 73a to 73c are provided for the photodiodes 71a to 7lc. Each of the switching elements 73a to 73c is connected between the corresponding photodiode and the wiring 72 so that the corresponding photodiode can be electrically disconnected from the wiring 72.
  • the switching elements 73a to 73c are transistor elements.
  • the anodes of the photodiodes 71a to 71c are connected to the sources of the corresponding switching elements 73a to 73c.
  • the drains of the switching elements 73a to 73c are connected to the input wiring 74.
  • the cathodes of the photodiodes 71a to 71c are connected to the output wiring 76 as in the first embodiment.
  • any transistor element is connected to the wiring 72 or electrically disconnected from the wiring 72 by turning on / off the switching elements 73a to 73c. can do. Even if an abnormality occurs in any of the photodiodes 71a to 71b, the entire display device can be prevented from being defective.
  • FIG. 18 is a diagram showing a specific configuration of the environmental sensor shown in FIG. 17.
  • FIG. 18 (a) is a plan view
  • FIG. 18 (b) is a cutting line ⁇ — ⁇ in FIG. 18 (a). It is sectional drawing cut
  • the hatching is omitted for the glass substrate.
  • 18 illustrates a photodiode 71b and a switching element 73b corresponding to the photodiode 71b among the photodiodes 71a to 71c and the switching elements 73a to 73c.
  • the photodiode 71b and the switching element 73b are formed on the glass substrate 11 and constitute a part of the active matrix substrate.
  • the photodiode 71b is a PIN photodiode, and includes a silicon film 75 formed on the glass substrate 11. In the silicon film 75, a p layer 75a, an i layer 75b, and an n layer 75c are formed. On the silicon film 75, a first interlayer insulating film 9 and a second interlayer insulating film 10 are sequentially stacked.
  • the output wiring 76 is formed on the second interlayer insulating film 10.
  • a contact plug 77 is formed so as to penetrate the first interlayer insulating film 9 and the second interlayer insulating film 10 and to be connected to the p layer 75a.
  • the output wiring 76 is electrically connected to the p layer 75a by a contact plug 77.
  • the switching element 73b is an n-type transistor element (TFT).
  • the switching element 73 b includes a silicon film 79 and a gate electrode 78.
  • a semiconductor region 79a and a semiconductor region 79c to be a source or a drain are formed by ion implantation of an n-type impurity.
  • 79b shows a channel region which becomes a TFT channel.
  • the first interlayer insulating film 9 is interposed between the gate electrode 78 and the silicon film 79, and the portion of the first interlayer insulating film 9 immediately below the gate electrode 78 is the gate insulating film. It is functioning.
  • the gate electrode 78 is covered with the second interlayer insulating film 10.
  • the wiring 81 is a wiring for connecting the semiconductor region 79c of the silicon film 79 and the input wiring 74 (see FIG. 17).
  • the silicon film 75, the wiring 80, the silicon film 79, and the wiring 81 are integrally formed from one silicon film by lithography and etching using an active element formation process (see FIG. 5A). Has been.
  • the sensitivity to the boundary conditions can be improved.
  • any of the detection devices shown in the first and second embodiments may be used as the detection device. Further, as long as the detection devices are equivalent to these, detection devices having other configurations can be used.
  • the number of environmental sensors is not particularly limited. Absent. The number of environmental sensors can be set as appropriate according to the defect rate at the time of manufacture, the free space in the peripheral area of the active matrix substrate, and the like.
  • the force explaining an example in which a plurality of environmental sensors are arranged adjacent to each other is not limited to this.
  • the plurality of environmental sensors may be arranged in a distributed state for one or more environmental sensors in the peripheral region of the active matrix substrate. This will be described in detail with reference to FIGS. 19 and 20.
  • FIG. 19 is a diagram showing an example of the layout of the environmental sensor in the display device of the present invention.
  • twelve environmental sensors la to ll force are divided into four groups and arranged in four corners on the peripheral region of the active matrix substrate 101.
  • the detection devices 30a to 30d are arranged for each loop.
  • FIG. 20 is a diagram showing another example of the layout of the environmental sensor in the display device of the present invention.
  • four environmental sensors la ⁇ : Ld are distributed one by one at the four corners on the peripheral area of the active matrix substrate 101.
  • each environmental sensor in the four corners is connected to one detection device 30.
  • the display device of the present invention is described as an example of a liquid crystal display device.
  • the display device is It is not limited to a liquid crystal display device.
  • the display device in the present invention may be an EL display device.
  • a photodiode is used as an environmental sensor.
  • the environmental sensor may be an optical sensor other than a photodiode, such as a phototransistor.
  • the environmental sensor may be a sensor other than a light sensor, such as a temperature sensor, as long as it can generate an electromotive current according to ambient environmental conditions.
  • the display device of the present invention can be applied to a display device on which an environmental sensor (ambient sensor) such as an optical sensor or a temperature sensor is mounted, for example, a liquid crystal display device or an EL display device, and has industrial applicability. It is.
  • an environmental sensor such as an optical sensor or a temperature sensor

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Description

明 細 書
表示装置及びその製造方法
技術分野
[0001] 本発明は、表示装置及びその製造方法に関する。
背景技術
[0002] 近年、表示装置は、周囲の環境条件に応じて、例えば、周囲の光の強度に応じて 画面の表示輝度を調整するため、いわゆる環境センサ（以下「アンビエントセンサ」と 称す。）を備えている (例えば、特許文献 1及び特許文献 2参照。 ) 0液晶表示装置の 場合であれば、検出された環境条件 (周囲の光の強度）に応じて、バックライトの強度 が調整される。また、 EL表示装置等の発光素子を備えた表示装置の場合であれば、 検出された環境条件 (周囲の光の強度）に応じて、映像信号の輝度が調整される。
[0003] このようなアンビエントセンサ付の表示装置によれば、環境条件に応じて輝度が調 整されるため、画面の視認性の向上が図られると共に、表示装置の低消費電力化や 長寿命化が実現できる。アンビエントセンサ付の表示装置は、特に、屋外に持ち出し て使用する機会が多い携帯端末装置 (例えば、携帯電話、 PDA,携帯ゲーム機器 等)の表示装置として有用である。
[0004] アンビエントセンサの例としては、例えば、フォトダイオードやフォトトランジスタとい つた光センサが挙げられる。また、アンビエントセンサの表示装置への搭載は、デイス クリート部品のアンビエントセンサを表示パネルに実装することによって行うことができ る (例えば、特許文献 1参照。 ) o
[0005] 但し、表示パネルの完成後に、ディスクリート部品のアンビエントセンサを実装しょう とすると、製造工程が増加し、表示装置のコストの増大化を招いてしまう。このため、 近年においては、表示パネルを構成するアクティブマトリクス基板上に、アクティブ素 子等と共に、アンビエントセンサをモノリシックに形成することが提案されている（例え ば、特許文献 2参照。）。
[0006] この方法によれば、アクティブ素子の形成工程を用いて、光センサ等のアンビエント センサを形成できるため、製造工程を増加することなく表示パネルにアンビエントセン サを搭載できる。このため、部品点数を削減でき、表示装置のコストの増大化を抑制 することができる。
特許文献 1 :特開 2002— 62856号公報 (第 12図-第 14図）
特許文献 2：特開 2002— 175026号公報 (第 12図）
発明の開示
発明が解決しょうとする課題
[0007] ところで、ディスクリート部品のアンビエントセンサを表示パネルに実装する場合に おいては、アンビエントセンサが不良品であるかどうかは実装前に検査できる。よって 、この場合、不良品のアンビエントセンサが表示パネルに実装されることは極めて少 ないと考えられる。
[0008] し力しながら、アクティブマトリクス基板上にアンビエントセンサをモノリシックに形成 する場合は、プロセスの性格上、一定の確率でアンビエントセンサに不良品が発生し てしまう。具体的には、リーク電流が出力されるといった異常が発生する場合や、光 電流 (起電流）が所定の値を得ることが出来ない場合などがある。このような場合、ァ ンビエントセンサ以外の部分に異常が発生していなくても表示装置自体が不良品と なってしまう。
[0009] このため、アクティブマトリクス基板上にアンビエントセンサをモノリシックに形成する 場合は、ディスクリート部品のアンビエントセンサを表示パネルに実装する場合に比 ベて、表示装置の歩留まりが低下するという問題がある。
[0010] 本発明の目的は、上記問題を解消し、モノリシックに形成されたアンビエントセンサ
(環境センサ)を備え、且つ、従来に比べて歩留まりの向上が図られた表示装置、及 びその製造方法を提供することにある。
課題を解決するための手段
[0011] 上記目的を達成するために本発明における表示装置は、複数のアクティブ素子が 形成された基板を備える表示装置であって、当該表示装置の周囲の環境条件を特 定する信号を出力する複数の環境センサと、検出装置とを備え、前記複数の環境セ ンサは、前記基板上にモノリシックに形成され、前記複数の環境センサのうち、少なく とも一以上の環境センサが前記検出装置に接続されていることを特徴とする。 [0012] また、上記目的を達成するため本発明における第 1の表示装置の製造方法は、複 数のアクティブ素子が形成された基板を備える表示装置の製造方法であって、 (a)前 記基板上に、当該表示装置の周囲の環境条件を特定する信号を出力する複数の環 境センサをモノリシックに形成する工程と、 (b)前記複数の環境センサを並列接続し、 且つ、これらを検出装置に接続する配線を、前記基板上に形成する工程と、（c)前記 複数の環境センサそれぞれが予め定められた基準を満たすかどうか判定する工程と 、（d)前記基準を満たさない環境センサが存在する場合に、前記配線の一部を断線 させて、前記基準を満たさない環境センサを前記配線から電気的に切り離す工程と を備えることを特徴とする。
[0013] 更に、上記目的を達成するため本発明における第 2の表示装置の製造方法は、複 数のアクティブ素子が形成された基板を備える表示装置の製造方法であって、 (a)前 記基板上に、当該表示装置の周囲の環境条件を特定する信号を出力する複数の環 境センサをモノリシックに形成する工程と、 (b)前記複数の環境センサそれぞれとの 間に断線部分を有し、且つ、検出装置に接続される配線を、前記基板上に形成する 工程と、 (c)前記複数の環境センサそれぞれが予め定められた基準を満たすかどう か判定する工程と、 (d)前記基準を満たす環境センサと前記配線との間の断線部分 を結線する工程とを備えることを特徴とする。
発明の効果
[0014] 本発明においては、基板上に複数の環境センサがモノリシックに形成されている。
このため、本発明によれば、異常が発生しな力つた環境センサのみを検出装置に接 続できる。例えば、複数の環境センサのうちの幾つかに異常が発生した場合、異常 が発生した環境センサは、検出装置に接続するための配線の一部を断線させること によって、又はこの配線に接続しないことによって、簡単に、配線から電気的に切り離 すことができる。このため、環境センサに異常が発生した場合であっても、残りの正常 な環境センサによって環境条件を検出できる。このことから、本発明によれば、従来 に比べて、表示装置の不良率を低減でき、表示装置の歩留まりの向上を図ることが できる。
図面の簡単な説明 [図 1]本発明の実施の形態 1における表示装置の全体を概略的に示す斜視図である 圆 2]本発明の実施の形態 1における表示装置が備える環境センサを示す回路図で ある。
圆 3]本発明の実施の形態 1における表示装置が備える環境センサの具体的構成を 示す図であり、図 3 (a)は平面図、図 3 (b)は図 3 (a)中の切断線 A— ΑΊこ沿って切 断した断面図である。
圆 4]本発明の実施の形態 1における表示装置が備えるアクティブ素子の具体的構 成を示す断面図である。
圆 5]本発明の実施の形態 1における表示装置の製造方法を示す断面図であり、図 5 (a)〜（d)は一連の主な工程を示して 、る。
圆 6]本発明の実施の形態 1において表示装置に搭載される検出装置の概略構成を 示す図である。
圆 7]図 6に示す検出装置に備えられた可変容量部の回路構成を示す図である。
[図 8]容量素子の容量の総和と容量調整用信号との関係を示す図である。
[図 9]図 9は、図 7に示す可変容量部を拡大して示す図であり、図 9 (a)は平面図、図
9 (b)は図 9 (a)中の切断線 Β—ΒΊこ沿って切断した断面図である。
圆 10]図 6に示す検出装置に備えられた制御回路の回路構成を示す図である。 圆 11]本発明の実施の形態 2における表示装置が備える環境センサを示す回路図 である。
圆 12]本発明の実施の形態 2における表示装置が備える環境センサの具体的構成 を示す図であり、図 12 (a)は平面図、図 12 (b)は図 12 (a)中の切断線 C— C こ沿つ て切断した断面図である。
圆 13]本発明の実施の形態 2における表示装置の製造方法を示す断面図であり、図 13 (a)〜（d)は一連の主な工程を示して!/、る。
圆 14]本発明の実施の形態 2において用いられる検出装置の回路構成を示す図で ある。
[図 15]図 14に示す可変容量部の具体的構成を拡大して示す平面図である。 [図 16]図 15中の切断線 D— ϋΊこ沿って切断した断面図である。
[図 17]本発明の実施の形態 3における表示装置が備える環境センサを示す回路図 である。
[図 18]図 17に示す環境センサの具体的構成を示す図であり、図 18 (a)は平面図、図 18 (b)は図 18 (a)中の切断線 Ε— ΕΊこ沿って切断した断面図である。
[図 19]本発明の表示装置における環境センサのレイアウトの一例を示す図である。
[図 20]本発明の表示装置における環境センサのレイアウトの他の例を示す図である。 発明を実施するための最良の形態
[0016] 本発明における表示装置は、複数のアクティブ素子が形成された基板を備える表 示装置であって、当該表示装置の周囲の環境条件を特定する信号を出力する複数 の環境センサと、検出装置とを備え、前記複数の環境センサは、前記基板上にモノリ シックに形成され、前記複数の環境センサのうち、少なくとも一以上の環境センサが 前記検出装置に接続されていることを特徴とする。
[0017] 上記本発明における表示装置においては、前記複数の環境センサのうち、二以上 のものが互いに並列接続されている態様 (第 1の態様）とするのが好ましい。第 1の態 様によれば、環境センサ全体が出力する電流の電流値を増加できるので、環境条件 に対する感度の向上を図ることができる。また、第 1の態様においては、表示装置の 全体の設計において設定された感度は、二以上の環境センサによって達成できるた め、この感度の達成のために必要な電流値は個々の環境センサによって分散して発 生させれば良い。従って、個々の環境センサに求められる感度を下げる事ができ、個 々の環境センサのサイズを小さくする事ができる。
[0018] また、上記本発明における表示装置においては、前記複数の環境センサを並列接 続する配線を更に備え、前記配線は、前記複数の環境センサそれぞれ毎に、外部か らのエネルギーの付カ卩によって切断される複数の切断部を備える態様 (第 2の態様） とするのが好ましい。上記第 2の態様においては、前記切断部のうち、予め設定され た基準を満たさない環境センサに対応する切断部が切断されると、前記予め設定さ れた基準を満たさない環境センサは前記配線力 電気的に切り離される。
[0019] 上記第 2の態様によれば、異常が発生した環境センサと検出装置との電気的な接 続を簡単に切断できる。また、異常が発生しなかった環境センサが二以上存在して いる場合は、これらは並列接続され、環境センサ全体が出力する電流の電流値を増 加できるので、環境条件に対する感度の向上を図ることができる。更に、上記第 2の 態様において、このような場合は、表示装置の全体の設計において要求される感度 は、二以上の環境センサによって達成できるので、この感度の達成のために必要な 電流値は個々の環境センサによって分散して発生させれば良い。従って、上記第 2 の態様において、このような場合が予想されるときは、予め、個々の環境センサの感 度を小さく設定でき、個々の環境センサのサイズを小さくする事ができる。また、上記 第 2の態様においては、前記切断部は、前記配線の前記切断部となる部分の配線幅 を他の部分の配線幅よりも細くすることによって形成できる。
[0020] また、上記本発明における表示装置においては、前記複数の環境センサ毎に形成 された複数の第 1の配線と、前記第 1の配線の上層に絶縁膜を介して形成された第 2 の配線とを更に備え、前記複数の第 1の配線それぞれは、対応する環境センサに接 続され、前記第 2の配線は、前記複数の第 1の配線全てと前記基板の厚み方向にお V、て重なるように形成されて!、る態様 (第 3の態様）とするのが好ま 、。上記第 3の 態様においては、予め設定された基準を満たす環境センサに対応する第 1の配線と 前記第 2の配線とが、これらのうち少なくとも一方を溶融して形成され、且つ、前記絶 縁膜を貫通する配線によって、接続される。
[0021] 上記第 3の態様によれば、異常が発生して 、な 、環境センサのみを、レーザ光の 照射等によって、検出装置に簡単に電気的に接続することができる。また、上記第 3 の態様にぉ 、て、異常が発生しな力つた環境センサが二以上存在して 、る場合は、 これらは並列接続され、環境センサ全体が出力する電流の電流値を増加できるので 、環境条件に対する感度の向上を図ることができる。更に、上記第 3の態様において も、このような場合は、表示装置の全体の設計において要求される感度は、二以上の 環境センサによって達成できるので、この感度の達成のために必要な電流値は個々 の環境センサによって分散して発生させれば良い。従って、このような場合が予想さ れるときは、上記第 3の態様においても、予め、個々の環境センサの感度を小さく設 定でき、個々の環境センサのサイズを小さくする事ができる。 [0022] 更に、上記本発明における表示装置においては、前記複数の環境センサを並列接 続する配線と、前記複数の環境センサそれぞれ毎に設けられた複数のスイッチング 素子とを更に備え、前記複数のスイッチング素子それぞれが、対応する環境センサを 前記配線力 電気的に切り離すことが可能となるように、対応する環境センサと前記 配線との間に接続されて!ヽる態様 (第 4の態様)とすることもできる。
[0023] 上記第 4の態様によれば、スイッチング素子のオン'オフによって、異常が発生した 環境センサを配線力も電気的に切り離すことができる。また、この態様においても、異 常が発生しな力つた環境センサが二以上存在して 、る場合は、これらは並列接続さ れ、環境センサ全体が出力する電流の電流値を増加できるので、環境条件に対する 感度の向上を図ることができる。更に、上記第 4の態様においても、このような場合は 、表示装置の全体の設計において要求される感度は、二以上の環境センサによって 達成できるので、この感度の達成のために必要な電流値は個々の環境センサによつ て分散して発生させれば良い。従って、このような場合が予想されるときは、上記第 4 の態様においても、個々の環境センサの感度を小さく設定でき、個々の環境センサ のサイズを小さくする事ができる。
[0024] 上記本発明における表示装置においては、前記複数の環境センサは、前記複数 のアクティブ素子が形成された領域の周辺の領域に配置できる。この場合、前記複 数の環境センサが、前記周辺の領域において、一又は二以上の環境センサ毎に分 散した状態で配置されて 、る態様 (第 5の態様)とするのが好ま 、。
[0025] 表示装置全体の輝度調整を行うためには、環境センサが局所的な環境条件の変 化だけに反応しないようにするのが良いことから、上記第 5の態様によれば、表示装 置全体の環境条件に対する適切な検出が可能になる。また、上記第 5の態様では、 表示装置全体の平均的な環境条件の検出という観点から、前記複数の環境センサ は、前記一又は二以上の環境センサ毎に、前記基板の四隅に分散しているのが好ま しい。
[0026] 上記本発明における表示装置においては、前記環境センサは、入射した光の強度 に応じて起電流を出力する光センサであっても良い。この場合は、表示装置の周囲 の光の強度を検出でき、表示装置は、適切な輝度調整を行うことができる。 [0027] また、本発明における第 1の表示装置の製造方法は、複数のアクティブ素子が形成 された基板を備える表示装置の製造方法であって、（a)前記基板上に、当該表示装 置の周囲の環境条件を特定する信号を出力する複数の環境センサを形成する工程 と、（b)前記複数の環境センサを並列接続し、且つ、これらを検出装置に接続する配 線を、前記基板上に形成する工程と、（c)前記複数の環境センサそれぞれが予め定 められた基準を満たす力どうか判定する工程と、（d)前記基準を満たさない環境セン サが存在する場合に、前記配線の一部を断線させて、前記基準を満たさない環境セ ンサを前記配線から電気的に切り離す工程とを備えることを特徴とする。
[0028] 上記本発明における第 1の表示装置の製造方法においては、異常が発生しなかつ た環境センサが二以上存在している場合、これらは並列接続され、環境センサ全体 が出力する電流の電流値を増加できるので、環境条件に対する感度の向上を図るこ とができる。更に、このような場合は、表示装置の全体の設計において要求される感 度は、二以上の環境センサによって達成できれば良いため、この感度の達成のため に必要な電流値は個々の環境センサによって分散して発生させれば良い。従って、 このような場合が予想されるときは、個々の環境センサの感度を小さく設定でき、個々 の環境センサのサイズを小さくする事ができる。
[0029] 上記第 1の表示装置の製造方法においては、前記 (b)の工程において、前記配線 に、外的なエネルギーの付カ卩によって切断され、切断されると、対応する環境センサ を前記配線から電気的に切り離す切断部を、前記複数の環境センサそれぞれ毎に 形成し、前記 (d)の工程において、前記基準を満たさない環境センサに対応する切 断部に外的なエネルギーを付加して、前記配線の一部を断線させる態様とするのが 好ましい。上記態様とした場合は、異常が発生した環境センサと検出装置との電気 的な接続を簡単に切断できる。
[0030] 上記態様では、前記 (b)の工程にぉ 、て、前記切断部は、前記配線の前記切断部 となる部分の配線幅を他の部分の配線幅よりも細くすることによって形成できる。
[0031] また、本発明における第 2の表示装置の製造方法は、複数のアクティブ素子が形成 された基板を備える表示装置の製造方法であって、（a)前記基板上に、当該表示装 置の周囲の環境条件を特定する信号を出力する複数の環境センサを形成する工程 と、（b)前記複数の環境センサそれぞれとの間に断線部分を有し、且つ、検出装置 に接続される配線を、前記基板上に形成する工程と、（C)前記複数の環境センサそ れぞれが予め定められた基準を満たす力どうか判定する工程と、 (d)前記基準を満 たす環境センサと前記配線との間の断線部分を結線する工程とを備えることを特徴と する。
[0032] 上記本発明における第 2の表示装置の製造方法においては、前記 (b)の工程が、 前記複数の環境センサのいずれカゝと接続された複数の第 1の配線を形成する工程と 、前記第 1の配線の上に絶縁膜を形成する工程と、前記絶縁層の上に、前記複数の 第 1の配線全ての一部分と前記基板の厚み方向において重なる第 2の配線を形成 する工程とを更に備え、前記 (d)の工程において、前記基準を満たす環境センサに 接続された第 1の配線と、前記第 2の配線とを接続する態様とするのが好ましい。
[0033] この態様によれば、異常が発生して ヽな 、環境センサのみを、レーザ光の照射等 によって、検出装置に簡単に電気的に接続することができる。また、この態様におい て、異常が発生しな力つた環境センサが二以上存在している場合は、これらは並列 接続され、環境センサ全体が出力する電流の電流値を増加できるので、環境条件に 対する感度の向上を図ることができる。更に、このような場合は、表示装置の全体の 設計において要求される感度は、二以上の環境センサによって達成できれば良いた め、この感度の達成のために必要な電流値は個々の環境センサによって分散して発 生させれば良い。従って、このような場合が予想されるときは、個々の環境センサの 感度を小さく設定でき、個々の環境センサのサイズを小さくする事ができる。
[0034] 上記態様においては、前記 (d)の工程において、前記基準を満たす環境センサに 接続された第 1の配線と前記第 2の配線とが重なる領域に、外部カゝらエネルギーを付 カロして、前記第 1の配線及び前記第 2の配線の少なくとも一方を溶融し、溶融によつ て形成された配線によって、前記基準を満たす環境センサに接続された第 1の配線 と前記第 2の配線とを接続することができる。
[0035] 上記第 1及び第 2の表示装置の製造方法においては、前記 (a)の工程において、 前記複数の環境センサは、前記複数のアクティブ素子を形成する材料を用いて、前 記複数のアクティブ素子と同時に形成できる。この場合、表示装置のコストの低減を 図ることができる。
[0036] (実施の形態 1)
以下、本発明の実施の形態 1における表示装置及びその製造方法について、図 1 〜図 10を参照しながら説明する。最初に、図 1及び図 2を用いて本実施の形態 1に おける表示装置の概略構成について説明する。図 1は、本発明の実施の形態 1にお ける表示装置の全体を概略的に示す斜視図である。
[0037] 図 1に示すように、本実施の形態 1における表示装置は、アクティブマトリクス基板 1 01と対向基板 103との間に液晶層 102を挟みこんで形成した液晶表示装置である。 アクティブマトリクス基板 101にお 、て液晶層 102と接触する領域は表示領域である 。表示領域には、図示していないが、アクティブ素子（図 4参照）と画素電極とを備え た複数の画素がマトリクス状に形成されて ヽる。
[0038] アクティブマトリクス基板 101における表示領域の周辺の領域 (以下「周辺領域」と いう。 )には、水平駆動回路 (ソースドライバ） 104と垂直駆動回路 (ゲートドライバ） 10 5とが搭載されている。本実施の形態 1においては、水平駆動回路 104又は垂直駆 動回路 105を構成する TFTは、アクティブ素子（図 4参照）の形成工程を用いて、ァ クティブマトリクス基板 101のベース基板となるガラス基板（図 3及び図 4参照）上にモ ノリシックに形成されている。なお、「ガラス基板上にモノリシックに形成される」とは、 物理的プロセスおよび Zまたは化学的プロセスにより、ガラス基板上に直接に素子が 形成されることを意味し、半導体回路がガラス基板に実装されることを含まな 、意で ある。
[0039] 更に、本実施の形態 1において、アクティブマトリクス基板 101の周辺領域には、複 数の環境センサ la〜lc、及び検出装置 30も搭載されている。環境センサ la〜： Lcは 、表示装置の周囲の環境条件に応じて、環境条件を特定する信号を出力する。検出 装置 30は、環境センサ la〜： Lcの出力信号を検出するのに用いられる。環境センサ 1 a〜lc及び検出装置 30も、後述するように、アクティブ素子（図 4参照）の形成工程を 用いて、ガラス基板（図 3及び図 4参照）上にモノリシックに形成されて ヽる。
[0040] なお、アクティブマトリクス基板 101には、 FPC106を介して外部基板 107が接続さ れている。外部基板 107には、 ICチップ 108及び 109が実装されている。 ICチップ 1 09は、表示装置内部で使用される電源電圧を発生させる基準電源回路を備えてい る。 ICチップ 108は、水平駆動回路 104及び垂直駆動回路 105の制御を行うための 制御回路を備えている。本実施の形態 1において、外部基板 107には、 ICチップ 10 8及び ICチップ 109以外の ICチップを実装することもできる。
[0041] 図 2は、本発明の実施の形態 1における表示装置が備える環境センサを示す回路 図である。図 2に示すように、本実施の形態 1において、環境センサ la〜： Lcは、フォト ダイオードである。よって、環境センサ la〜： Lcによって、表示装置の周囲の光の強度 が検出され、検出された強度に基づいて、ノ ックライト（図 1及び図 2において図示せ ず)の強度が調整される。なお、以降の説明においては、環境センサ laは「フォトダイ オード la」と、環境センサ lbは「フォトダイオード lb」と、環境センサ lcは「フォトダイォ ード lc」とする。
[0042] フォトダイオード la〜： Lcは、配線 2によって並列接続されている。更に、フォトダイォ ード la〜lcは、配線 2によって検出装置 30 (図 1参照）に電気的に接続される。配線 2も、フォトダイオード la〜： Lcと同様に、ガラス基板（図 3参照）上にモノリシックに形成 されている。配線 2は、フォトダイオード la〜： Lcの陽極に接続される入力配線 4と、陰 極に接続される出力配線 6とを備えている。入力配線 4は電源電位 V に接続され、
DD
フォトダイオード la〜： Lcの陽極にはバイアス電圧が印加される。この状態で、フォトダ ィオード la〜： Lcに光が入射すると、フォトダイオード la〜： Lcの陰極から、出力配線 6 を介して起電流 I
PHが出力される。この場合、後述するように、検出装置 30 (図 1参照） は、起電流 I の
PH 大きさに応じた電圧信号を生成する。
[0043] ところで、本実施の形態 1において、フォトダイオード la〜： Lcは、ガラス基板（図 3参 照）上にモノリシックに形成されるが、この場合は、背景技術において述べたように、 いずれかのフォトダイオードに異常が発生する可能性がある。具体的には、いずれか のフォトダイオード力 リーク電流が出力される可能性や、いずれかのフォトダイォー ドが出力した起電流の電流値が所定の値に到達していな可能性がある。この場合、 そのまま放置すると、検出装置 30が適正な電圧信号を生成するのが困難になる。よ つて、異常が発生したフォトダイオードは、配線 2から切り離す必要がある。この点に ついて、以下に説明する。 [0044] 図 3及び図 4を用いて、本実施の形態 1における表示装置の具体的構成について 説明する。図 3は、本発明の実施の形態 1における表示装置が備える環境センサの 具体的構成を示す図であり、図 3 (a)は平面図、図 3 (b)は図 3 (a)中の切断線 A— A Ίこ沿って切断した断面図である。図 3 (b)において、ガラス基板についてはハツチン グを省略している。
[0045] 図 3 (a)及び (b)に示すように、本実施の形態 1において、フォトダイオード la〜lc は、アクティブマトリクス基板 101のベース基板となるガラス基板 11上に形成され、ァ クティブマトリクス基板 101 (図 1参照）の一部を構成する。また、フォトダイオード la〜 lcは、 PIN型のフォトダイオードであり、ガラス基板 11上に形成されたシリコン膜 3を 備えている。シリコン膜 3には、 p型の半導体領域 (p層） 3a、真性半導体領域 (環） 3 b、及び n型の半導体領域 (n層） 3cが形成されている。
[0046] また、図 3 (b)に示すように、フォトダイオード laの上面には、第 1の層間絶縁膜 9と 第 2の層間絶縁膜 10とが順に積層されている。なお、図 3 (a)においては、第 1の層 間絶縁膜 9及び第 2の層間絶縁膜 10の図示は省略している。図 3 (b)において図示 していないが、フォトダイオード lb及び lcの上面にも、第 1の層間絶縁膜 9と第 2の層 間絶縁膜 10とが順に積層されている。
[0047] 入力配線 4及び出力配線 6は、第 2の層間絶縁膜 10の上に形成されている。入力 配線 4は、フォトダイオード la〜： Lcそれぞれの n層 3cに、コンタクトプラグ 7を介して接 続されている。出力配線 6は、フォトダイオード la〜： Lcそれぞれの p層 3aに、コンタク トプラグ 8を介して接続されている。コンタクトプラグ 7及び 8も、配線 2の一部を構成し ている。
[0048] また、図 3 (a)に示すように、本実施の形態 1においては、配線 2を構成する入力配 線 4〖こは、フォトダイオード la〜： Lcそれぞれ毎に、切断部 5が形成されている。図 3の 例では、入力配線 4は、各フォトダイオードのコンタクトプラグ 7に接続される分岐配線 4aと、各分岐配線 4aが接続される主配線 4bとを備えている。切断部 5は、各分岐配 線 4aと主配線 4bとの接続部分に形成されて 、る。
[0049] また、図 3の例では、切断部 5は、配線幅を他の部分の配線幅よりも細くすることに よって、形成されている。このため、異常が発生したフォトダイオードに対応した切断 部 5に、レーザ光の照射といった外部からのエネルギーの付加を行うと、切断部 5は 簡単に切断される。この結果、異常が発生したフォトダイオードは配線 2から電気的 に切り離される。
[0050] 図 4は、本発明の実施の形態 1における表示装置が備えるアクティブ素子の具体的 構成を示す断面図である。図 4においても、ガラス基板についてはハッチングを省略 している。図 4に示すように、アクティブ素子 20は、ガラス基板 11上に形成されたシリ コン膜 21と、その上層に配置されたゲート電極 22とを備えている。図 4の例では、ァ クティブ素子 20は n型の TFTである。シリコン膜 21には、 TFTのソース又はドレインと なる n型の半導体領域 21a及び 21cが形成されている。 21bは、 TFTのチャネルとな るチャネル領域を示して 、る。
[0051] ゲート電極 22とシリコン膜 21との間には、第 1の層間絶縁膜 9が介在している。第 1の層間絶縁膜 9のゲート電極 22の直下にある部分は、ゲート絶縁膜として機能して いる。また、第 1の層間絶縁膜 9の上には、ゲート電極 22を被覆するように第 2の層間 絶縁膜 10が形成されている。更に、第 1の層間絶縁膜 9及び第 2の層間絶縁膜 10を 貫通するようにコンタクトプラグ 23及び 24が形成されている。第 2の層間絶縁膜 10の 上には、コンタクトプラグ 23又は 24に接続される電極パターン 25及び 26も形成され ている。
[0052] 次に、本実施の形態 1における表示装置の製造方法について図 5を参照しながら 説明する。図 5は、本発明の実施の形態 1における表示装置の製造方法を示す断面 図であり、図 5 (a)〜（d)は一連の主な工程を示している。また、図 5 (a)〜（d)におい て、左半分はアクティブ素子 (TFT) 20の製造工程を示し、右半分はフォトダイオード laの製造工程を示している。なお、図 5においては、図示していないがフォトダイォ ード lb及び lcは、フォトダイオード laと同時に形成される。
[0053] 最初に、図 5 (a)に示すように、ガラス基板 11上にシリコン膜を成膜した後、フォトリ ソグラフィ法によるレジストパターンの形成、レジストパターンをマスクとしたエッチング を実施する。これにより、フォトダイオード laのシリコン膜 3と、アクティブ素子 20のシリ コン膜 21とが同時に形成される。
[0054] このとき成膜するシリコン膜は、アモルファスシリコン膜よりも電荷移動度が速いシリ コン膜、例えばポリシリコン膜、低温ポリシリコン膜、又は CG (連続粒界結晶）シリコン 膜等であるのが好ましい。これは、本実施の形態 1においては、図 1に示した、水平 駆動回路 104、垂直駆動回路 105及び検出装置 30をガラス基板 11上にモノリシック に形成するためである。
[0055] 次に、 n型の半導体領域 21a及び 21cの形成領域と、 n層 3cの形成領域とが開口し たレジストパターンを形成し、これをマスクとして、ヒ素等の n型不純物をイオン注入す る。その後、レジストパターンを除去する。これにより、フォトダイオード laの n層 3cと、 アクティブ素子 20の半導体領域 21a及び 21cとが同時に形成される。
[0056] 更に、フォトダイオード laの p層 3aの形成領域が開口したレジストパターンを形成し 、これをマスクとして、ボロン等の p型不純物をイオン注入する。その後、レジストパタ ーンを除去する。これにより、フォトダイオード laの p層 3aが形成される。この p型不純 物のイオン注入は、図 1に示した水平駆動回路 104及び垂直駆動回路 105を構成 する p型の TFTの p型の半導体領域の形成にも利用される。
[0057] なお、 i層 3bは、 n層 3c及び p層 3aよりも電気的に中性となるように、具体的には、 i 層 3bの不純物濃度が、 n層 3cの不純物濃度及び p層 3aの不純物濃度より薄くなるよ うに形成する。例えば、 i層 3bは、イオン注入時に i層 3bの形成領域にマスクを設ける こと〖こよって、成膜されたシリコン膜が電気的に中性でない場合は、 i層 3bの形成領 域にイオン注入を行うことによって形成できる。また、イオン注入を行う場合は、ァクテ イブ素子 20や、水平駆動回路 104、垂直駆動回路 105の形成時に行われるイオン 注入工程の中から、最適な条件のものを選択し、それを利用できる。
[0058] 次に、図 5 (b)に示すように、シリコン膜 3及び 21が被覆されるように、第 1の層間絶 縁膜 9を形成する。具体的には、 CVD法によってシリコン窒化膜やシリコン酸ィ匕膜を 成膜する。次いで、第 1の層間絶縁膜 9の上に CVD法等によってシリコン膜等の導 電膜を成膜し、更に、フォトリソグラフィ法によるレジストパターンの形成、及びこのレ ジストパターンをマスクとしたエッチングを実施して、ゲート電極 22を形成する。その 後、レジストパターンを除去する。
[0059] 次に、図 5 (c)に示すように、第 1の層間絶縁膜 9の上に、第 2の層間絶縁膜 10を形 成する。第 2の層間絶縁膜 10の形成も、第 1の層間絶縁膜 9と同様に、 CVD法によ つてシリコン窒化膜やシリコン酸ィ匕膜を成膜することによって行われる。次に、コンタク トプラグ 7、 8、 23、 24の形成領域に、第 1の層間絶縁膜 9及び第 2の層間絶縁膜 10 を貫通するコンタクトホールを形成する。次いで、コンタクトホール内にタングステン等 の導電材料を充填する。これにより、フォトダイオード laのコンタクトプラグ 7及び 8と、 アクティブ素子 20のコンタクトプラグ 23及び 24とが形成される。
[0060] 次に、第 2の層間絶縁膜 10の上に、アクティブ素子 20の電極パターン 25及び 26と 、フォトダイオード laの入力配線 4及び出力配線 6とを同時に形成する。具体的には 、第 2の層間絶縁膜 10の上に、導電膜を成膜し、これをフォトリソグラフィとエッチング によってパター-ングする。このとき、フォトダイオード laの入力配線 4に、切断部 5 ( 図 3 (a)参照）を形成するため、導電膜における切断部 5の形成領域においては、配 線幅が狭くなるようにパターユングが行われる。
[0061] 次に、形成されたフォトダイオード la〜： Lcそれぞれについて、予め定められた基準 が満たされているかどうかの判定を行う。具体的には、フォトダイオード la〜lcにリー ク電流が発生している等の異常が発生していないかどうかを判定する。なお、この基 準の判定方法としては、例えば、予め定められたパターン画像とフォトダイオード la 〜lcを撮影した画像とを比較する所謂パターンマッチング法や、フォトダイオード la 〜lcを顕微鏡にて観察して異物混入や断線が生じているカゝ否かを調べる目視法等 が挙げられる。
[0062] 判定の結果、予め定められた基準を満たさない（異常が発生している）フォトダイォ ードが存在している場合、例えば、フォトダイオード laが基準を満たさない場合は、 図 5 (d)に示すように、フォトダイオード laに対応する切断部 5を切断する。図 5 (d)の 例では、外部力 切断部 5にレーザ光を照射することによって、切断部 5を切断して いる。フォトダイオード laに対応する切断部 5が切断された場合、予め定められた基 準を満たすフォトダイオード lb及び lcのみが検出装置 30 (図 1参照）に接続された 状態となる。よって、表示装置は、フォトダイオード lb及び lcを用いて周囲の光の強 度を検出する。
[0063] なお、本実施の形態 1においては、切断部 5の切断はレーザ光によって行っている 力 この例に限定されるものではない。例えば、エッチングによって切断部 5を除去す る態様であっても良い。また、図 5 (c)に示したフォトダイオード la〜： Lcの異常判定や 、図 5 (d)に示した工程は、アクティブマトリクス基板のみの状態で行っても良いし、液 晶層ゃ対向基板を取り付けた後に行っても良い。
[0064] このように、本実施の形態 1によれば、フォトダイオード la〜： Lcのいずれかに異常が 発生しても、残りのフォトダイオードによって周囲の光の検出が行える。よって、従来 のように表示装置自体が不良品となるのを回避できる。また、異常が発生したフォトダ ィオードを配線 2 (図 2参照)から電気的に切り離することができるため、検出装置 30 ( 図 1参照）は正常な信号を出力できる。
[0065] 更に、フォトダイオード la〜： Lcのうちのいずれか一つにのみ異常が発生した場合 や、異常が発生しな力 た場合は、これらは並列接続された状態となる。よって、フォ トダイオード全体が出力する起電流 I の電流値を増加させることができるので、環境
PH
条件に対する感度の向上を図ることができる。
[0066] また、このように、フォトダイオード全体が出力する起電流 I の電流値は、異常が発
PH
生したフォトダイオードの数によって変動する。更に、各フォトダイオードが出力する 起電流の電流値は、周囲の温度や固体差によってばらつくことがある。このため、表 示装置の輝度調整を更に適切に行うためには、検出装置 30 (図 1参照）が、電流値 の変動に対応できるのが好ましい。
[0067] ここで、図 6〜図 10を用いて、本実施の形態 1において表示装置に搭載される検出 装置について説明する。先ず、図 6を用いて検出装置 30の全体構成について説明 する。図 6は、本発明の実施の形態 1において表示装置に搭載される検出装置の概 略構成を示す図である。本実施の形態 1における検出装置 30は、可変容量部 31、 制御回路 32、センシング用スィッチ 33、及びリフレッシュ用スィッチ 34を備えている。 可変容量部 31は、配線 2を介して、並列接続されたフォトダイオード la〜： Lcと直列に 接続されている。可変容量部 31は、フォトダイオード la〜lcが起電流 I を出力する
PH
と電荷を蓄積する。また、これにより、蓄積された電荷量に応じた電圧が発生し、フォ トダイオード la〜： Lcと可変容量部 31とを接続する配線カゝら分岐した配線 35を介して 、電圧信号が出力される（出力電圧 V ) 0
0
[0068] また、上述したように、フォトダイオード全体が出力する起電流 I の電流値は、異常 が発生したフォトダイオードの数、温度や固体差によって変動する。よって、可変容 量部 31は、容量値が起電流 I の電流値に応じた適切な値となるよう、容量を可変で
PH
きるように構成されている。制御回路 32は、出力電圧 Vに基づいて、可変容量部 31
0
の容量を調整する。
[0069] また、検出装置 30においては、リフレッシュ用スィッチ 34をオン、センシング用スィ ツチ 33をオフにして（図 1において破線で示した状態）、可変容量部 31のリセットが行 われる。リフレッシュ用スィッチ 34をオフ、センシング用スィッチ 33をオンにして、検出 が行われる。
[0070] 次に、図 7及び図 8を用いて可変容量部 31について説明する。図 7は、図 6に示す 検出装置に備えられた可変容量部の回路構成を示す図である。図 7に示すように、 可変容量部 31は、複数の容量素子 C〜Cと、複数のスイッチング素子 SW〜SWと
1 n 1 n を備えている。複数の容量素子 C〜Cは、互いに並列に接続されている。図 7中に
1 n
おいて、容量素子 C〜Cと共に示された「1、 2、 4、 8、 16、 · · ·、 L、 MJは、容量素
1 n
子 Cの容量を「 1」としたときの各容量素子の容量を示して 、る。
1
[0071] 複数のスイッチング素子 SW〜SWは、複数の容量素子 C〜Cそれぞれ毎に設
1 n 1 n
けられている。スイッチング素子 SW〜
1 swは、対応する容量素子
n c〜
1 cに直列に n 接続されている。よって、いずれかのスイッチング素子 SW〜swがオンにされると、
1 n
対応する容量素子 C〜Cは容量として機能する。
1 n
[0072] スイッチング素子 SW〜SWのオン ·オフは、制御回路 32からの容量調整用信号 S
1 n
〜Sによって行われる。本実施の形態 1では、後述するように、スイッチング素子 SW
1 n
〜SWとしてトランジスタ素子（図 5参照）が用いられるため、容量調整用信号 S〜S
1 n 1 n の論理レベルの切替えによって、スイッチング素子 SW〜swがオン ·オフされる。
1 n
[0073] 図 8は、容量素子の容量の総和と容量調整用信号との関係を示す図である。図 8に ぉ 、て、「〇」は容量調整用信号の論理レベルがハイであること示し、「 X」は容量調 整用信号の論理レベルがローであることを示している。「κ」は全ての容量素子がオン となったときの容量の総和を示している。図 8に示すように、例えば、容量調整用信号 Sの論理レベルのみがハイとなった場合は、容量素子 Cのみが容量として機能する
1 1
ため、容量素子の容量の総和（可変容量部 31の容量）は「1」となる。また、容量調整 用信号 sと Sの論理レベルがハイとなった場合は、容量素子 Cと容量素子 Cとが容
2 3 2 3 量として機能するため、容量素子の容量の総和は「6 ( = 2+4)」となる。このように、 可変容量部 31の容量は制御回路 32によって可変される。
[0074] 次に、容量素子及びスイッチング素子の構成について図 9を用いて説明する。図 9 は、図 7に示す可変容量部を拡大して示す図であり、図 9 (a)は平面図、図 9 (b)は図 9 (a)中の切断線 Β— ΒΊこ沿って切断した断面図である。なお、図 9においては、図 7 に示した容量素子 C〜Cうちの一つとスイッチング素子 SW〜SWのうちの一つとを
1 n 1 n
示している（容量素子 C及びスイッチング素子 SW : l≤x≤n)。また、図 9において
X X
も、ガラス基板にっ 、てはハッチングを省略して 、る。
[0075] 図 9 (a)及び (b)に示すように、容量素子 C及びスイッチング素子 SWは、図 3に示
X X
したフォトダイオードと同様に、アクティブマトリクス基板（図 1参照）のベースとなるガラ ス基板 11に形成されている。本実施の形態 1において、容量素子 C
Xは、第 1の金属 層 41と第 2の金属層 42とを備えている。第 1の金属層 41には、容量素子 Cを接地（
X
GND)へと導くための配線 43がー体的に形成されている。第 2の金属層 42には、ス イッチング素子 SWと接続するための配線 44がー体的に形成されて 、る。
X
[0076] また、図 9 (b)に示すように、第 1の金属層 41は第 1の層間絶縁膜 9の上に形成され ている。第 1の金属層 41と第 2の金属層 42との間には、第 2の層間絶縁膜 10が介在 しており、第 2の層間絶縁膜 10における第 1の金属層 41の直下の部分が誘電体とし て機能している。なお、図 9 (a)においては、第 1の層間絶縁膜 9及び第 2の層間絶縁 膜 10の図示を省略している。
[0077] 図 9の例にお!、て、スイッチング素子 SWは n型のトランジスタ素子（TFT)である。
X
スイッチング素子 SWは、シリコン膜 46と、ゲート電極 45とを備えている。シリコン膜 4
X
6には、 n型の不純物のイオン注入によって、ソース又はドレインとなる半導体領域 46 a及び半導体領域 46cが形成されている。 46bは、 TFTのチャネルとなるチャネル領 域を示している。また、ゲート電極 45とシリコン膜 46との間には第 1の層間絶縁膜 9が 介在しており、第 1の層間絶縁膜 9のゲート電極 45の直下にある部分がゲート絶縁膜 として機能している。ゲート電極 45は、第 2の層間絶縁膜 10によって被覆されている [0078] スイッチング素子 SWのシリコン膜 46の両端には、端子となる配線 47及び配線 48
X
がー体的に形成されている。配線 47は第 2の金属層 42の配線 44と接続されている。 よって、ゲート電極 45に印加される容量調整用信号 Sの論理レベルがハイとなり、ゲ
X
ート電極 45に高電圧が印加されると、チャネル 46bが開き、容量素子 Cは容量とし
X
て機能する。
[0079] また、本実施の形態 1にお!/、て、スイッチング素子 SW (配線 47及び配線 48を含
X
む）は、図 4に示したアクティブ素子 20の形成工程を用いて形成されている。第 2の 金属層 42及び配線 44は、図 4に示したアクティブ素子 20のゲート電極 22の形成ェ 程を用いて形成されている。第 1の金属層 41及び配線 43は、アクティブ素子 20の電 極パターン 25及び 26の形成工程を用いて形成されている。なお、本実施の形態 1に おいては、スイッチング素子 SWとして n型の TFTを用いている力 これに限定される
X
ものではな!/、。スイッチング素子として p型の TFTを用いることもできる。
[0080] 次に、図 10を用いて制御回路 32について説明する。図 10は、図 6に示す検出装 置に備えられた制御回路の回路構成を示す図である。図 10に示すように、制御回路 32は、比較回路 36と、論理回路 37と、ラッチ回路 38とを備えている。比較回路 36は 、複数の比較器 36bと、抵抗 36aとを備えている。抵抗 36aの一方の極には基準電圧 V が印加され、他方の極には基準電圧 V が印加されている。また、各比較器 36b refl ref2
の一方の入力端子には出力電圧 Vが入力されている。各比較器 36bそれぞれの他
0
方の入力端子は、抵抗 36aの異なる箇所に接続されており、各入力端子には異なる 電圧レベルの電圧が入力される。
[0081] また、各比較器 36bは、入力された電圧の電圧レベルと出力電圧 Vの電圧レベル
0
とを比較し、比較結果に応じて論理レベルノ、ィ又は論理レベルローの信号を出力す る。このため、比較回路 36においては、出力電圧 Vと基準電圧 V (=V -V )と
0 ref refl ref2 の差分値のレベルに応じて、論理レベルハイの信号の数と論理レベルローの信号の 数とが増減することになる。
[0082] 各比較器 36bが出力した論理信号は、論理回路 42に出力され、論理回路 42は、 n ビットのデジタル信号を出力する。この nビットのデジタル信号のデジタル値は、論理 レベルノヽィ又は論理レベルローの信号に数に対応している。言い換えると、論理回 路 42は、論理レベルノヽィ又は論理レベルローの信号の数に基づいて、出力電圧 V
0 と基準電圧 V (=V -V )との差分値を特定するデジタル信号を生成し、これを ref refl ref2
出力する。本実施の形態 1では、この nビットのデジタル信号が容量調整用信号 S1 〜Snとなる。また、ラッチ回路 43は、制御信号による指示があるまで、論理回路 42の 出力したデジタル信号を保持する。
[0083] また、上述したように、検出装置 30 (図 1及び図 6参照）は、表示装置に搭載されて いる。よって、図 10に示す制御信号として、表示装置のドライバの制御を行う制御回 路が出力する制御信号を利用することができる。また、基準電圧 V (又は、 V 及び ref refl
V )は、表示装置内部で使用される電源電圧や、表示装置の他の回路で使用され ref2
る基準電圧から、抵抗分圧によって生成することができる。更に、制御信号や基準電 圧 V (又は、 V 及び V )は表示装置の外部力 入力することもできる。また、基準 ref refl ref2
電圧 V (又は、 V 及び V )の大きさは、製品出荷段階で予め設定されていても良 ref refl ref2
いし、表示装置の利用者等が任意に設定する態様であっても良い。
[0084] このように、制御回路 32は、出力電圧 Vの電圧レベルに応じて、一又は二以上の
0
スイッチング素子 SW〜SWをオンにして、可変容量部 31 (図 7参照）の容量をフィ
1 n
ードバック制御している。つまり、制御回路 32は、利用されるフォトダイオードの数や 、利用されるフォトダイオードの起電流 I
PHのばらつきに応じて、可変容量部 31の容量 が適切となるよう、一又は二以上のスイッチング素子 SW〜swをオンにしている。
1 n
[0085] 以上のように、本実施の形態 1において、検出装置 30 (図 1参照）は、フォトダイォ ードからの電流値の変動に対応できる構成を備えている。よって、本実施の形態 1に おける表示装置は、輝度調整を適切に行うことができる。また、本実施の形態 1にお いて、検出装置 30は、容量が固定のものであっても良い。この場合は、二以上の環 境センサに異常が生じな力つたとしても、一つの環境センサのみを残し、残りの環境 センサを配線力 切り離す態様とするのが良い。
[0086] なお、図 6〜図 9においては図示していないが、検出装置 30が出力した電圧信号（ 出力電圧 V )は、例えば、デジタル信号生成回路に入力される。デジタル信号生成
0
回路は、出力電圧 Vが出力された時から、予め設定された値に達するまでの時間を
0
カウントし、カウント値をデジタル信号に変換する。このとき、光センサに入射した光の 強度が高い程、カウント値は低くなる。よって、例えば、液晶表示装置の場合は、この デジタル信号に基づいてバックライトの輝度調整が行われる。
[0087] (実施の形態 2)
次に、本発明の実施の形態 2における表示装置及びその製造方法について、図 1 1〜図 14を参照しながら説明する。最初に、本実施の形態 2における表示装置の構 成について説明する。本実施の形態 2における表示装置は、複数の環境センサを並 列接続するための配線の構成と、検出装置の構成とが異なる以外は、実施の形態 2 における表示装置と同様に構成されて 、る。
[0088] 図 11及び図 12を用いて複数の環境センサを並列接続するための配線にっ 、て説 明する。図 11は、本発明の実施の形態 2における表示装置が備える環境センサを示 す回路図である。図 11に示すように、本実施の形態 2においても、実施の形態 1と同 様に、環境センサ 51a〜51cは、フォトダイオードである。本実施の形態 2においても 、以降の説明において、環境センサ 5 laは「フォトダイオード 5 la」と、環境センサ 5 lb は「フォトダイオード 5 lb」と、環境センサ 5 lcは「フォトダイオード 5 lc」とする。
[0089] また、本実施の形態 2においても、配線 52は、検出装置（図 14参照）に接続される 。但し、本実施の形態 2においては、実施の形態 1と異なり、フォトダイオード 51a〜5 lcと配線 52との間には、断線した部分が存在している。図 11の例では、配線 52を構 成する出力配線 56はフォトダイオード 51a〜51cの陰極に接続されている力 入力 配線 54とフォトダイオード 51a〜51cの陽極との間は断線している。よって、フォトダイ オード 51a〜51cによって周囲の光の強度を検出するには、断線部分を結線する必 要がある。
[0090] 図 12は、本発明の実施の形態 2における表示装置が備える環境センサの具体的 構成を示す図であり、図 12 (a)は平面図、図 12 (b)は図 12 (a)中の切断線 C— に 沿って切断した断面図である。図 12 (b)において、ガラス基板についてはハッチング を省略している。
[0091] 図 12 (a)及び (b)に示すように、本実施の形態 2においても、実施の形態 1と同様 に、フォトダイオード 51a〜51cそれぞれは、ガラス基板 11上に形成されたシリコン膜 53を備えている。フォトダイオード 5 la〜51cもアクティブマトリクス基板の一部を構成 する。また、フォトダイオード 51a〜51cは、 PIN型のフォトダイオードであり、シリコン 膜 53に ίま、 ρ層 53a、 i層 53b及び n層 53c力 ^形成されて!ヽる。
[0092] 更に、図 12 (b)に示すように、フォトダイオード 51aの上面には、第 1の層間絶縁膜 9と第 2の層間絶縁膜 10とが順に積層されている。なお、図 12 (a)においては、第 1 の層間絶縁膜 9及び第 2の層間絶縁膜 10の図示は省略している。図 12 (b)におい て図示していないが、フォトダイオード 51b及び 51cの上面にも、第 1の層間絶縁膜 9 と第 2の層間絶縁膜 10とが順に積層されている。
[0093] また、図 12 (a)及び (b)に示すように、本実施の形態 2においても、実施の形態 1と 同様に、出力配線 56は、第 2の層間絶縁膜 10の上に形成されている。出力配線 56 は、フォトダイオード 51a〜51cそれぞれの p層 53aに、コンタクトプラグ 57を介して接 続されている。
[0094] 一方、入力配線 54は、フォトダイオード 51a〜51cそれぞれの n層 53cに接続され ていない状態で、第 1の層間絶縁膜 9の上に形成されている。入力配線 54は、第 1の 層間絶縁膜 9によって、フォトダイオード 5 la〜51cそれぞれの n層 53cから絶縁され ている。また、ガラス基板 11上には、フォトダイオード 5 la〜51cそれぞれの n層 53c と接続された複数の配線 55が設けられているが、複数の配線 55も第 1の層間絶縁膜 9によって入力配線 54から絶縁されている。なお、配線 55はシリコン膜 53と一体的に 形成されている。
[0095] 但し、入力配線 54は、複数の配線 55全てとガラス基板 11の厚み方向において重 なるように形成されている。このため、入力配線 54と配線 55とが重なる領域に、外部 力もエネルギーを付カ卩し、入力配線 54及び配線 55の少なくとも一方を溶融すれば、 溶融した部分によってこれらを結線することができる。つまり、本実施の形態 2におい ては、配線 52は、アクティブマトリクス基板 (ガラス基板） 10上に、複数のフォトダイォ ード 51a〜5 lcの並列接続を実現可能なように形成されて!、る。
[0096] 次に、本実施の形態 2における表示装置の製造方法について図 13を参照しながら 説明する。図 13は、本発明の実施の形態 2における表示装置の製造方法を示す断 面図であり、図 13 (a)〜（d)は一連の主な工程を示している。また、図 13 (a)〜（d)に おいて、左半分はアクティブ素子（図 4参照）の製造工程を示し、右半分はフォトダイ オード 5 laの製造工程を示している。
[0097] なお、図 13においては、図示していないがフォトダイオード 5 lb及び 51cは、フォト ダイオード 51aと同時に形成される。また、本実施の形態 2におけるアクティブ素子は 、実施の形態 1において図 4に示したアクティブ素子 20と同様のものである。
[0098] 最初に、図 13 (a)に示すように、ガラス基板 11上にシリコン膜を成膜した後、フォトリ ソグラフィ法によるレジストパターンの形成、レジストパターンをマスクとしたエッチング を実施する。これにより、フォトダイオード 51aのシリコン膜 53と、アクティブ素子 20の シリコン膜 21とが同時に形成される。また、このとき、フォトダイオード 51aのシリコン膜 53に接続された配線 55も形成されるようにするため、レジストパターンは、配線 55の 形成領域も開口するように形成する。
[0099] 本実施の形態 2においても、実施の形態 1と同様に、成膜するシリコン膜は、ァモル ファスシリコン膜よりも電荷移動度が速いシリコン膜、例えばポリシリコン膜、低温ポリ シリコン膜、又は CG (連続粒界結晶）シリコン膜等であるのが好ま 、。
[0100] 次に、 n型の半導体領域 21a及び 21cの形成領域と、 n層 53cの形成領域とが開口 したレジストパターンを形成し、これをマスクとして、ヒ素等の n型不純物をイオン注入 する。更に、フォトダイオード laの p層 53aの形成領域が開口したレジストパターンを 形成し、これをマスクとして、ボロン等の p型不純物をイオン注入する。なお、これらの イオン注入工程は、実施の形態 1と同様に行われる。
[0101] 次に、図 13 (b)に示すように、シリコン膜 53及び 21が被覆されるように、 CVD法等 によって、第 1の層間絶縁膜 9を形成する。次いで、第 1の層間絶縁膜 9の上に CVD 法等によってシリコン膜等の導電膜を成膜する。更に、フォトリソグラフィ法によって、 ゲート電極 22の形成領域と入力配線 54の形成領域とが開口したレジストパターンを 形成する。そして、このレジストパターンをマスクとしたエッチングを実施すると、ゲート 電極 22と入力配線 54とが同時に形成される。その後、レジストパターンを除去する。
[0102] 次に、図 13 (c)に示すように、第 1の層間絶縁膜 9の上に、第 2の層間絶縁膜 10を 形成する。次いで、コンタクトプラグ 57、 23、 24の形成領域に、第 1の層間絶縁膜 9 及び第 2の層間絶縁膜 10を貫通するコンタクトホールを形成し、これらに導電材料 を充填する。これにより、フォトダイオード 51aのコンタクトプラグ 57と、アクティブ素子 20のコンタクトプラグ 23及び 24とが形成される。更に、第 2の層間絶縁膜 10の上に、 アクティブ素子 20の電極パターン 25及び 26と、フォトダイオード 5 laの出力配線 56 とを同時に形成する。図 13 (c)に示す工程は、実施の形態 1において図 5 (c)に示し た工程に準じて行われる。
[0103] その後、フォトダイオード 51a〜51cそれぞれについて、予め定められた基準が満 たされているかどうかの判定を行う。判定は実施の形態 1と同様に行われる力 本実 施の形態 2においては、その後の処理が実施の形態 1と異なる。
[0104] 次に、例えば、フォトダイオード laが基準を満たす場合は、図 13 (d)に示すように、 フォトダイオード 51aの配線 55と入力配線 54とが重なる領域に、外部力もレーザ光を 照射する。これにより、フォトダイオード 51aの配線 55と入力配線 54とのうちどちらか 一方、又は両方が溶融する。溶融した配線 58は第 1の層間絶縁膜 9を突き破り、これ を貫通する。これにより、フォトダイオード 5 laの配線 55と入力配線 54とが接続される
[0105] この結果、フォトダイオード 51aは、配線 52 (図 11参照）に電気的に接続され、表示 装置はフォトダイオード 51aによって周囲の光の強度を検出できる。なお、図 13 (d) に示した例では、ガラス基板 11のアクティブ素子が形成されて ヽな 、面 (バックライト 側の面)からレーザ光を照射している。これは、第 2の層間絶縁膜 10の上には、更に 、他の部材が形成されるからである。
[0106] 但し、本実施の形態 2において、レーザ光の照射方向はこれに限定されない。例え ば、本実施の形態 2においては、ガラス基板 11のアクティブ素子が形成されている面 から（上方力も）、レーザ光を照射することもできる。この場合は、レーザ光の照射は、 アクティブマトリクス基板と対向基板との張り合わせ前であって、第 2の層間絶縁膜 10 の上に他の部材を形成する前に行うのが良い。
[0107] このように、本実施の形態 2によれば、フォトダイオード 51a〜51cのいずれかに異 常が発生した場合は、異常が発生していないフォトダイオードと配線 52との間の断線 部分のみが結線される。よって、本実施の形態 2においても、実施の形態 1と同様に 、従来のように表示装置自体が不良品となるのを回避できる。また、異常が発生した フォトダイオードは配線 52に電気的に接続されないため、検出装置 30 (図 1参照）は 正常な信号を出力できる。
[0108] 更に、実施の形態 1と同様に、フォトダイオード 51a〜51cのうちのいずれか一つに のみ異常が発生した場合や、異常が発生しな力つた場合は、複数のフォトダイオード が並列接続された状態となる。よって、本実施の形態 2においても、フォトダイオード 全体が出力する起電流 I の電流値を増加させることができるので、環境条件に対す
PH
る感度の向上を図ることができる。
[0109] なお、本実施の形態 2においては、配線 52は、入力配線 52をフォトダイオード 5 la 〜51cから断線させた状態で形成されている力 これに限定されるものではない。配 線 52は、出力配線 54、又は入力配線 52と出力配線 54との両方をフォトダイオード 5 la〜51cから断線させた状態で形成されていても良い。更に、図 13 (c)に示したフォ トダイオード la〜： Lcの異常判定や、図 13 (d)に示した工程は、アクティブマトリクス基 板のみの状態で行っても良いし、液晶層や対向基板を取り付けた後に行っても良い
[0110] また、本実施の形態 2においては、レーザ光によって結線を行っている力 この例 に限定されるものではない。結線は、外部力ものエネルギーの付カ卩によって行えば 良ぐその他、マイクロ波の照射によっても行うことができる。
[0111] また、このように、フォトダイオード全体が出力する起電流 I の電流値は、異常が発
PH
生したフォトダイオードの数によって変動する。更に、各フォトダイオードが出力する 起電流の電流値は、周囲の温度や固体差によってばらつくことがある。このため、本 実施の形態 2においても、実施の形態 1と同様に、検出装置は容量を可変できる構 成となっている。
[0112] ここで、図 14を用いて、本実施の形態 2において表示装置に搭載される検出装置 について説明する。図 14は、本発明の実施の形態 2において用いられる検出装置の 回路構成を示す図である。
[0113] 図 14に示すように、本実施の形態 2においては、可変容量部 31は、実施の形態 1 において示した複数の容量素子 C〜C (図 7参照）の代わりに、複数のトランジスタ
1 n
素子 TN〜TNを備えている。本実施の形態 2では、複数のトランジスタ素子 TN〜
1 n 1
TNのゲート容量を容量素子として機能させている。図 14の例では、トランジスタ素 子 TN〜TNは、 n型の TFT (n— TFT)であるが、本実施の形態 2においては、 p型
1 n
の TFT (p— TFT)であつても良い。
[0114] また、トランジスタ素子 TN〜TNのゲートに入力する電圧（ゲート電圧）のレベルの
1 n
調整によってゲート容量をオン'オフできる。このため、本実施の形態 2においては、 制御回路 32は、トランジスタ素子 TN〜TNの各ゲートに容量調整用信号 S〜Sを
1 n 1 n 入力し、論理レベルを切替えることによって、即ちゲート電圧のレベルを切替えること によって、ゲート容量をオン 'オフしている。
[0115] なお、本実施の形態 2における制御回路 32も、実施の形態 1において図 10に示し た回路構成を備えている。よって、本実施の形態 2においても、制御回路 32は、出力 電圧 Vと、基準電圧 V とを比較し、比較結果に応じて、各容量調整用信号の論理レ
0 ref
ベルを切替える。このため、起電流 I の大きさに応じて、一又は二以上のゲート容量
PH
がオンとなり（容量素子として機能し)、可変容量部 31の容量は適切な値となる。
[0116] 図 15は、図 14に示す可変容量部の具体的構成を拡大して示す平面図である。図 16は、図 15中の切断線 D—ϋΊこ沿って切断した断面図である。図 15及び図 16に おいては、図 14に示したトランジスタ素子 TN〜TNのうちの TN〜TNのみを図示
1 n 1 4 している。また、図 16においても、ガラス基板 10についてはハッチングを省略してい る。
[0117] 図 15及び図 16に示すように、トランジスタ素子 TN〜TNは、アクティブマトリクス
1 4
基板を構成するガラス基板 11の上に形成されている。本実施の形態 2において、トラ ンジスタ素子 TN〜TNそれぞれは、シリコン膜と、ゲート電極とを備えている。
1 4
[0118] また、図 14に示したように、トランジスタ素子 TN〜TNの容量は、それぞれ、「1」、
1 4
「2」、「4」、「8」に設定されている。このため、トランジスタ素子 TNのゲート電極 112
2
、トランジスタ素子 TNのゲート電極 113及びトランジスタ素子 TNのゲート電極 114
3 4
の面積は、それぞれ、トランジスタ素子 TNのゲート電極 111の面積の 2倍、 4倍、 8
1
倍に設定されている。同様に、トランジスタ素子 TNのシリコン膜 122、トランジスタ素
2
子 TNのシリコン膜 123及びトランジスタ素子 TNのシリコン膜 124の面積も、それぞ
3 4
れ、トランジスタ素子 TNのゲートシリコン膜 121の面積の 2倍、 4倍、 8倍に設定され
1
ている。 [0119] また、トランジスタ素子 TN〜TNのシリコン膜 121〜124は、配線 63を介して互い
1 4
に接続されている。トランジスタ素子 TNのシリコン膜 121には、光センサ（図示せず）
1
と接続するための配線 64が接続されている。本実施の形態 2において、シリコン膜 1 21〜124、各配線 63及び配線 64は、ガラス基板 11上に成膜された一つのシリコン 膜から一体的に形成されている。具体的には、これらは、図 13に示したアクティブ素 子 20のシリコン膜 21の形成工程を用いて一体的に形成されている。
[0120] また、トランジスタ素子 TN〜TNのシリコン膜 121〜124には、ソースとして機能す
1 4
る n型の半導体領域 62aと、ドレインとして機能する n型の半導体領域 62cとが形成さ れている。更に、半導体領域 62aと半導体領域 62cとの間のチャネル領域にも、 n型 の半導体領域 62bが形成されている。半導体領域 62bの不純物濃度は、半導体領 域 62a及び 62cに比べて低濃度に設定されている。
[0121] トランジスタ素子 TN〜TNは、チャネル領域にも半導体領域 62bを備えるため、ソ
1 4
ースとドレインとが完全に分離したトランジスタ (例えば、図 4に示したトランジスタ素子 )に比べてゲート容量の容量値を高めることができる。また、トランジスタ素子 TN〜T
1
Νにおいては、ソースとドレインと力 半導体領域 62bによって、分離されないで接続
4
されている。このため、全てのトランジスタ素子がゲート容量として機能していなくても 、電圧信号（出力電圧 V )は、シリコン膜 121〜124と各配線 63とを経由して伝送さ
0
れる。
[0122] また、トランジスタ素子 TN〜TNの容量の違いから、トランジスタ素子 TN〜TN
1 4 1 4 の半導体領域 62a〜62cの総面積は、それぞれ、トランジスタ素子 TNの半導体領
1
域 62a〜62cの面積の 2倍、 4倍、 8倍となっている。更に、トランジスタ素子 TN〜T
2
Νにおいては、半導体領域 62a〜62cは複数個所に分けて形成されている。半導体
4
領域 62a及び半導体領域 62cは、図 13に示したアクティブ素子 20の n型の半導体領 域 21 a及び 21 cの形成工程を用 、て形成されて!、る。
[0123] また、トランジスタ素子 TN〜TNにお ヽては、複数個所に形成された半導体領域
2 4
62a〜62cに対応するため、ゲート電極 112〜114は、配線 66によって接続された 複数個の電極片 61で形成されている。例えば、 TNのゲート電極 114は、 8個の電
4
極片 61を配線 66で接続することによって形成されている。更に、トランジスタ素子 TN 〜TNのゲート電極 111〜114には、容量調整用信号 S1〜S4を供給するための
1 4
配線 65が接続されている。本実施の形態 2において、各電極片 61、各配線 66、及 び各配線 65は一体的に形成されている。具体的には、これらは、図 13に示したァク ティブ素子 20のゲート電極 22の形成工程を用いて一体的に形成されている。
[0124] 各トランジスタ素子 TN〜TNにおいて、シリコン膜 121〜124とゲート電極 111〜
1 4
114との間には、第 1の層間絶縁膜 9が介在している。第 1の層間絶縁膜 9における ゲート電極 111〜114の直下の部分は、ゲート絶縁膜として機能している。第 1の層 間絶縁膜 9の上には第 2の層間絶縁膜 10が形成されている。なお、図 15においては 、第 1の層間絶縁膜 9及び第 2の層間絶縁膜 10の図示を省略している。第 1の層間 絶縁膜 9及び第 2の層間絶縁膜 10の形成も、それぞれ、図 13に示したアクティブ素 子 20の第 1の層間絶縁膜 9及び第 2の層間絶縁膜 10の形成工程を用いて行われて いる。
[0125] このように、本実施の形態 2によれば、実施の形態 1と異なり、容量素子とは別にス イッチング素子を設ける必要がない。よって、可変容量部 31の部品点数を削減でき、 検出装置及び表示装置のコストの低減を図ることができる。また、検出装置を搭載す るために必要な面積を実施の形態 1に比べて小さくできるため、表示装置の小型化 にも貢献できる。
[0126] なお、本実施の形態 2における表示装置において、実施の形態 1に示した検出装 置を用いることもできる。反対に、本実施の形態 2に示した検出装置を、実施の形態 1 における表示装置に用いることもできる。また、実施の形態 1及び 2においては、これ らと同等の検出装置であれば、他の構成の検出装置を用いることもできる。
[0127] (実施の形態 3)
次に、本発明の実施の形態 3における表示装置について、図 17及び図 18を参照 しながら説明する。本実施の形態 2における表示装置は、複数の環境センサを並列 接続するための配線の構成が、実施の形態 1と異なる以外は、実施の形態 1におけ る表示装置と同様に構成されている。
[0128] 図 17は、本発明の実施の形態 3における表示装置が備える環境センサを示す回路 図である。図 17に示すように、本実施の形態 3においても、実施の形態 1と同様に、 環境センサ 71a〜71cは、フォトダイオードである。本実施の形態 3においても、以降 の説明において、環境センサ 71aは「フォトダイオード 71a」と、環境センサ 71bは「フ オトダイオード 71b」と、環境センサ 71cは「フォトダイオード 71c」とする。
[0129] また、本実施の形態 3においても、実施の形態 1と同様に、フォトダイオード 71a〜7 lcは、配線 72によって並列接続されている。また、配線 72は検出装置に接続される 。但し、本実施の形態 3においては、実施の形態 1と異なり、フォトダイオード 71a〜7 lc毎に、スイッチング素子 73a〜73cが設けられている。スイッチング素子 73a〜73c それぞれは、対応するフォトダイオードを配線 72から電気的に切り離すことが可能と なるように、対応するフォトダイオードと配線 72との間に接続されている。
[0130] 具体的には、図 17の例では、スイッチング素子 73a〜73cはトランジスタ素子である 。フォトダイオード 71a〜71cの陽極は、対応するスイッチング素子 73a〜73cのソー スに接続されている。また、スイッチング素子 73a〜73cのドレインは入力配線 74に 接続されている。なお、フォトダイオード 71a〜71cの陰極は、実施の形態 1と同様に 出力配線 76に接続されて!、る。
[0131] このような回路構成により、本実施の形態 3においては、スイッチング素子 73a〜73 cのオン'オフにより、任意のトランジスタ素子を配線 72に接続させたり、配線 72から 電気的に切り離したりすることができる。フォトダイオード 71a〜71bのいずれかに異 常が発生しても、表示装置全体が不良品となるのを回避できる。
[0132] 図 18は、図 17に示す環境センサの具体的構成を示す図であり、図 18 (a)は平面 図、図 18 (b)は図 18 (a)中の切断線 Ε—ΕΊこ沿って切断した断面図である。図 18 ( b)においても、ガラス基板についてはハッチングを省略している。また、図 18は、フォ トダイオード 71a〜71c及びスイッチング素子 73a〜73cのうち、フォトダイオード 71b と、これに対応するスイッチング素子 73bとを図示して 、る。
[0133] 図 18 (a)及び (b)に示すように、フォトダイオード 71b及びスイッチング素子 73bは、 ガラス基板 11上に形成されており、アクティブマトリクス基板の一部を構成する。フォ トダイオード 71bは、 PIN型のフォトダイオードであり、ガラス基板 11上に形成された シリコン膜 75を備えている。シリコン膜 75には、 p層 75a、 i層 75b、及び n層 75cが形 成されている。 [0134] シリコン膜 75の上には、第 1の層間絶縁膜 9と、第 2の層間絶縁膜 10とが順に積層 されている。出力配線 76は、第 2の層間絶縁膜 10の上に形成されている。また、第 1 の層間絶縁膜 9と第 2の層間絶縁膜 10とを貫通し、 p層 75aに接続されるようにコンタ タトプラグ 77が形成されている。出力配線 76はコンタクトプラグ 77によって p層 75aに 電気的に接続されている。
[0135] スイッチング素子 73bは n型のトランジスタ素子（TFT)である。スイッチング素子 73 bは、シリコン膜 79と、ゲート電極 78とを備えている。シリコン膜 79には、 n型の不純 物のイオン注入によって、ソース又はドレインとなる半導体領域 79a及び半導体領域 79cが形成されている。 79bは、 TFTのチャネルとなるチャネル領域を示している。ま た、ゲート電極 78とシリコン膜 79との間には、第 1の層間絶縁膜 9が介在しており、第 1の層間絶縁膜 9のゲート電極 78の直下にある部分がゲート絶縁膜として機能して いる。ゲート電極 78は、第 2の層間絶縁膜 10によって被覆されている。
[0136] また、フォトダイオード 71bを構成するシリコン膜 75の n層 75cと、スイッチング素子 7 3bを構成するシリコン膜 79の半導体領域 79aとは、配線 80によって接続されている 。配線 81は、シリコン膜 79の半導体領域 79cと入力配線 74 (図 17参照）とを接続す るための配線である。シリコン膜 75、配線 80、シリコン膜 79、及び配線 81は、ァクテ イブ素子の形成工程を用いて（図 5 (a)参照）、一つのシリコン膜から、リソグラフィとェ ツチングとによって一体的に形成されている。
[0137] このような構成により、例えば、フォトダイオード 71bに異常が発生していない場合 は、スイッチング素子 73bのゲート電極 78に高電圧が印加される。これにより、チヤネ ル 79bが開き、フォトダイオード 71bから検出装置へと起電流が出力される。一方、フ オトダイオード 71bに異常が発生している場合は、チャネル 79bは開かれず、フォトダ ィオード 71bから検出装置への起電流の出力は阻止される。
[0138] 以上のように、本実施の形態 3においても、実施の形態 1と同様に、フォトダイオード 71a〜71cのいずれかで異常が発生した場合は、残りのフォトダイオードによって周 囲の光の検出を行うことができる。よって、従来のように表示装置自体が不良品となる のを回避できる。また、異常が発生したフォトダイオードを配線 72 (図 17参照）から電 気的に切り離することができるため、検出装置は正常な信号を出力できる。 [0139] 更に、フォトダイオード 71a〜71cのうちのいずれか一つにのみ異常が発生した場 合や、異常が発生しな力つた場合は、これらは並列接続された状態となる。よって、フ オトダイオード全体が出力する起電流 I の電流値を増カロさせることができるので、環
PH
境条件に対する感度の向上を図ることができる。
[0140] なお、本実施の形態 3において、検出装置としては、実施の形態 1及び 2に示した いずれの検出装置を用いても良い。また、これらと同等の検出装置であれば、他の構 成の検出装置を用いることもできる。
[0141] ところで、実施の形態 1〜実施の形態 3においては、表示装置が三つの環境センサ を備えた例について説明しているが、本発明において、環境センサの数は特に限定 されるものではない。環境センサの数は、製造時の不良率や、アクティブマトリクス基 板の周辺領域の空きスペース等に応じて適宜設定することができる。
[0142] また、実施の形態 1〜実施の形態 3においては、複数の環境センサが隣接して配置 されている例について説明している力 本発明はこれに限定されるものではない。本 発明において、複数の環境センサは、アクティブマトリクス基板の周辺領域において 、一又は二以上の環境センサ毎に分散した状態で配置されていても良い。図 19及 び図 20を用いて具体的に説明する。
[0143] 図 19は、本発明の表示装置における環境センサのレイアウトの一例を示す図であ る。図 19の例では、 12個の環境センサ la〜ll力 四つのグループに分かれて、ァク ティブマトリクス基板 101の周辺領域上の 4隅に分散して配置されている。また、ダル ープ毎に、検出装置 30a〜30dが配置されている。
[0144] 図 20は、本発明の表示装置における環境センサのレイアウトの他の例を示す図で ある。図 20の例では、 4個の環境センサ la〜： Ldが、 1個ずつ、アクティブマトリクス基 板 101の周辺領域上の 4隅に分散して配置されている。但し、図 19の例と異なり、 4 隅にある各環境センサは、 1個の検出装置 30に接続されて 、る。
[0145] また、実施の形態 1〜実施の形態 3においては、本発明の表示装置が液晶表示装 置である例にっ 、て説明して 、るが、本発明にお 、て表示装置は液晶表示装置に 限定されるものではない。本発明における表示装置は、 EL表示装置であっても良い 。また、実施の形態 1〜実施の形態 3においては、環境センサとしてフォトダイオード が使用される例について説明している力 本発明はこれに限定されるものではない。 本発明においては、環境センサは、フォトダイオード以外の光センサ、例えばフォトト ランジスタであっても良い。また、環境センサは、周囲の環境条件に応じて起電流を 出力するものであれば良ぐ光センサ以外のセンサ、例えば、温度センサ等であって も良い。
産業上の利用可能性
本発明の表示装置は、光センサや温度センサといった環境センサ（アンビエントセ ンサ)が搭載される表示装置、例えば、液晶表示装置や EL表示装置に適用でき、産 業上の利用可能性を有するものである。

Claims

請求の範囲
[1] 複数のアクティブ素子が形成された基板を備える表示装置であって、
当該表示装置の周囲の環境条件を特定する信号を出力する複数の環境センサと、 検出装置とを備え、
前記複数の環境センサは、前記基板上にモノリシックに形成され、
前記複数の環境センサのうち、少なくとも一以上の環境センサが前記検出装置に 接続されて!ゝることを特徴とする表示装置。
[2] 前記複数の環境センサのうち、二以上のものが互いに並列接続されている請求項
1に記載の表示装置。
[3] 前記複数の環境センサを並列接続する配線を更に備え、
前記配線は、前記複数の環境センサそれぞれ毎に、外部からのエネルギーの付カロ によって切断される複数の切断部を備える請求項 1に記載の表示装置。
[4] 前記切断部のうち、予め設定された基準を満たさない環境センサに対応する切断 部が、切断され、前記予め設定された基準を満たさない環境センサを前記配線から 電気的に切り離している請求項 3に記載の表示装置。
[5] 前記切断部が、前記配線の前記切断部となる部分の配線幅を他の部分の配線幅 よりも細くすることによって形成されている請求項 3に記載の表示装置。
[6] 前記複数の環境センサ毎に形成された複数の第 1の配線と、前記第 1の配線の上 層に絶縁膜を介して形成された第 2の配線とを更に備え、
前記複数の第 1の配線それぞれは、対応する環境センサに接続され、
前記第 2の配線は、前記複数の第 1の配線全てと前記基板の厚み方向において重 なるように形成される請求項 1に記載の表示装置。
[7] 予め設定された基準を満たす環境センサに対応する第 1の配線と前記第 2の配線 とが、これらのうち少なくとも一方を溶融して形成され、且つ、前記絶縁膜を貫通する 配線によって、接続されている請求項 6に記載の表示装置。
[8] 前記複数の環境センサを並列接続する配線と、前記複数の環境センサそれぞれ毎 に設けられた複数のスイッチング素子とを更に備え、
前記複数のスイッチング素子それぞれは、対応する環境センサを前記配線力 電 気的に切り離すことが可能となるように、対応する環境センサと前記配線との間に接 続されて!、る請求項 1に記載の表示装置。
[9] 前記複数の環境センサが、前記複数のアクティブ素子が形成された領域の周辺の 領域に配置されて 、る請求項 1に記載の表示装置。
[10] 前記複数の環境センサが、前記周辺の領域において、一又は二以上の環境セン サ毎に分散した状態で配置されている請求項 9に記載の表示装置。
[11] 前記複数の環境センサが、前記一又は二以上の環境センサ毎に、前記基板の四 隅に分散している請求項 10に記載の表示装置。
[12] 前記環境センサが、入射した光の強度に応じて起電流を出力する光センサである 請求項 1に記載の表示装置。
[13] 複数のアクティブ素子が形成された基板を備える表示装置の製造方法であって、
(a)前記基板上に、当該表示装置の周囲の環境条件を特定する信号を出力する複 数の環境センサをモノリシックに形成する工程と、
(b)前記複数の環境センサを並列接続し、且つ、これらを検出装置に接続する配線 を、前記基板上に形成する工程と、
(c)前記複数の環境センサそれぞれが予め定められた基準を満たす力どうか判定す る工程と、
(d)前記基準を満たさな ヽ環境センサが存在する場合に、前記配線の一部を断線さ せて、前記基準を満たさない環境センサを前記配線力 電気的に切り離す工程とを 備えることを特徴とする表示装置の製造方法。
[14] 前記 (b)の工程において、前記配線に、外的なエネルギーの付カ卩によって切断さ れ、切断されると、対応する環境センサを前記配線カゝら電気的に切り離す切断部を、 前記複数の環境センサそれぞれ毎に形成し、
前記 (d)の工程において、前記基準を満たさない環境センサに対応する切断部に 外的なエネルギーを付加して、前記配線の一部を断線させる請求項 13に記載の表 示装置の製造方法。
[15] 前記 (b)の工程において、前記切断部が、前記配線の前記切断部となる部分の配 線幅を他の部分の配線幅よりも細くすることによって形成されている請求項 14に記載 の表示装置の製造方法。
[16] 前記 (a)の工程において、前記複数の環境センサが、前記複数のアクティブ素子を 形成する材料を用いて、前記複数のアクティブ素子と同時に形成される請求項 13に 記載の表示装置の製造方法。
[17] 複数のアクティブ素子が形成された基板を備える表示装置の製造方法であって、
(a)前記基板上に、当該表示装置の周囲の環境条件を特定する信号を出力する複 数の環境センサをモノリシックに形成する工程と、
(b)前記複数の環境センサそれぞれとの間に断線部分を有し、且つ、検出装置に接 続される配線を、前記基板上に形成する工程と、
(c)前記複数の環境センサそれぞれが予め定められた基準を満たす力どうか判定す る工程と、
(d)前記基準を満たす環境センサと前記配線との間の断線部分を結線する工程とを 備えることを特徴とする表示装置の製造方法。
[18] 前記 (b)の工程が、前記複数の環境センサのいずれかと接続された複数の第 1の 配線を形成する工程と、前記第 1の配線の上に絶縁膜を形成する工程と、前記絶縁 層の上に、前記複数の第 1の配線全ての一部分と前記基板の厚み方向において重 なる第 2の配線を形成する工程とを更に備え、
前記 (d)の工程において、前記基準を満たす環境センサに接続された第 1の配線 と、前記第 2の配線とを接続する請求項 17に記載の表示装置の製造方法。
[19] 前記 (d)の工程において、前記基準を満たす環境センサに接続された第 1の配線 と前記第 2の配線とが重なる領域に、外部力もエネルギーを付加して、前記第 1の配 線及び前記第 2の配線の少なくとも一方を溶融し、溶融によって形成された配線によ つて、前記基準を満たす環境センサに接続された第 1の配線と前記第 2の配線とを接 続する請求項 18に記載の表示装置の製造方法。
[20] 前記 (a)の工程にぉ 、て、前記複数の環境センサが、前記複数のアクティブ素子を 形成する材料を用いて、前記複数のアクティブ素子と同時に形成される請求項 17に 記載の表示装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010046643A2 (en) * 2008-10-23 2010-04-29 Cambridge Display Technology Limited Optical sensor array
US7868882B2 (en) 2006-05-17 2011-01-11 Sony Corporation Electronic circuit, electro-optical device, and electronic apparatus including the same
WO2011067566A1 (en) * 2009-12-05 2011-06-09 The University Of Nottingham Improvements in and relating to optical sensors and optical sensing
US8004484B2 (en) 2006-10-10 2011-08-23 Sony Corporation Display device, light receiving method, and information processing device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03197925A (ja) * 1989-09-13 1991-08-29 Nec Corp 周辺駆動回路
JPH0667200A (ja) * 1992-08-17 1994-03-11 Toshiba Corp 液晶表示装置
JPH07104311A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 液晶表示装置
JP2002023658A (ja) * 2000-07-05 2002-01-23 Casio Comput Co Ltd 調光システム
JP2002062856A (ja) * 2000-06-06 2002-02-28 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03197925A (ja) * 1989-09-13 1991-08-29 Nec Corp 周辺駆動回路
JPH0667200A (ja) * 1992-08-17 1994-03-11 Toshiba Corp 液晶表示装置
JPH07104311A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 液晶表示装置
JP2002062856A (ja) * 2000-06-06 2002-02-28 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2002023658A (ja) * 2000-07-05 2002-01-23 Casio Comput Co Ltd 調光システム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868882B2 (en) 2006-05-17 2011-01-11 Sony Corporation Electronic circuit, electro-optical device, and electronic apparatus including the same
US8004484B2 (en) 2006-10-10 2011-08-23 Sony Corporation Display device, light receiving method, and information processing device
WO2010046643A2 (en) * 2008-10-23 2010-04-29 Cambridge Display Technology Limited Optical sensor array
WO2010046643A3 (en) * 2008-10-23 2011-06-30 Cambridge Display Technology Limited Display having optical sensor array
JP2012506567A (ja) * 2008-10-23 2012-03-15 ケンブリッジ ディスプレイ テクノロジー リミテッド 光センサアレイ
WO2011067566A1 (en) * 2009-12-05 2011-06-09 The University Of Nottingham Improvements in and relating to optical sensors and optical sensing
GB2488082A (en) * 2009-12-05 2012-08-15 Univ Nottingham Improvements in and relating to optical sensors and optical sensing

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