KR20050022358A - 표시 장치 및 광전 변환 소자 - Google Patents

표시 장치 및 광전 변환 소자 Download PDF

Info

Publication number
KR20050022358A
KR20050022358A KR1020040066678A KR20040066678A KR20050022358A KR 20050022358 A KR20050022358 A KR 20050022358A KR 1020040066678 A KR1020040066678 A KR 1020040066678A KR 20040066678 A KR20040066678 A KR 20040066678A KR 20050022358 A KR20050022358 A KR 20050022358A
Authority
KR
South Korea
Prior art keywords
electrode
light receiving
region
photoelectric conversion
light
Prior art date
Application number
KR1020040066678A
Other languages
English (en)
Other versions
KR100669270B1 (ko
Inventor
나까무라다까시
다다노리오
다다마사히로
Original Assignee
도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 filed Critical 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드
Publication of KR20050022358A publication Critical patent/KR20050022358A/ko
Application granted granted Critical
Publication of KR100669270B1 publication Critical patent/KR100669270B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G02F1/13312—Circuits comprising photodetectors for purposes other than feedback

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 양태에 따른 표시 장치는, 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 광전 변환 소자를 구비하고, 상기 광전 변환 소자는 기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과, 상기 제1 반도체 영역에 접속되는 제1 전극과, 상기 제3 반도체 영역에 접속되는 제2 전극을 갖고, 상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고, 상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고, 상기 제2 반도체 영역은 상기 제1 도전형 불순물을 상기 제1 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성된다.

Description

표시 장치 및 광전 변환 소자{DISPLAY DEVICE AND PHOTOELECTRIC CONVERSION DEVICE}
본 발명은 화상 취득 기능을 가진 표시 장치에 관한 것이다.
액정 표시 장치는 신호선, 주사선 및 화소 TFT가 배열된 어레이 기판과, 신호선 및 주사선을 구동하는 구동 회로를 구비하고 있다. 최근의 집적 회로 기술의 진보 발전에 의해, 구동 회로의 일부를 어레이 기판 위에 형성하는 프로세스 기술이 실용화되어 있다. 이에 의해, 액정 표시 장치 전체를 경박 단소화할 수 있어, 휴대 전화나 노트형 컴퓨터 등의 각종 휴대 기기의 표시 장치로서 폭넓게 이용되고 있다.
그런데, 어레이 기판 위에, 화상 취득을 행하는 밀착형 에리어 센서(광전 변환 소자)를 배치한 화상 취득 기능을 가진 표시 장치가 제안되어 있다(예를 들면, 일본 특개2001-292276호 공보, 일본 특개2001-339640호 공보 참조).
이러한 종류의 화상 취득 기능을 가진 종래의 표시 장치는, 광전 변환 소자에 접속된 캐패시터의 전하량을 광전 변환 소자에서의 수광량에 따라 변화시키도록 하고, 캐패시터의 양단 전압을 검출함으로써, 화상 취득을 행하고 있다.
최근에는 화소 TFT나 구동 회로를 동일한 유리 기판 위에 다결정 실리콘 프로세스로 형성하는 기술이 진행되고 있으며, 상술한 광전 변환 소자도 다결정 실리콘 프로세스로 형성함으로써, 각 화소 내에 용이하게 형성 가능하다.
그러나, 다결정 실리콘을 이용한 광전 변환 소자는 충분한 광전류를 얻는 것이 어렵다. 종래부터, 비정질 실리콘을 이용하여 광전 변환 소자를 형성하는 기술이 알려져 있지만, 폴리실리콘 프로세스로 형성되는 화소 TFT나 구동 회로와는 별개로, 비정질 실리콘 프로세스를 형성해야 하므로, 제조 비용이 든다고 하는 결점이 있다.
또한, 본 발명은 상기한 문제점을 감안하여 이루어진 것으로, 그 목적은 제조 비용을 들이지 않고 충분한 광전류를 얻을 수 있는 표시 장치를 제공하는 것에 있다.
본 발명의 일 양태에 따른 표시 장치는, 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 광전 변환 소자를 구비한 표시 장치로서, 상기 광전 변환 소자는 기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과, 상기 제1 반도체 영역에 접속되는 제1 전극과, 상기 제3 반도체 영역에 접속되는 제2 전극을 갖고, 상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고, 상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고, 상기 제2 반도체 영역은 상기 제1 도전형 불순물을 상기 제1 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성된다.
또한, 본 발명의 일 양태에 따른 표시 장치는, 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 광전 변환 소자를 구비하고, 상기 광전 변환 소자는 기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과, 상기 제1 반도체 영역에 접속되는 제1 전극과, 상기 제3 반도체 영역에 접속되는 제2 전극을 갖고, 상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고, 상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고, 상기 제2 반도체 영역은 상기 제2 도전형 불순물을 상기 제2 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성된다.
또한, 본 발명의 일 양태에 따른 광전 변환 소자는, 절연 기판 상에 형성되는 기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과, 상기 제1, 제2 및 제3 반도체 영역의 상면에 형성되는 제1 절연층과, 상기 제1 절연층의 상면의 일부에 형성되는 게이트 전극과, 상기 제1 절연층 및 상기 게이트 전극의 상면에 형성되는 제2 절연층과, 상기 제1 및 제2 절연층의 일부에 형성된 컨택트를 통하여, 상기 제1 및 제3 반도체 영역에 접속되는 전극층을 구비하고, 상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고, 상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고, 상기 제2 반도체 영역은 상기 제1 도전형 불순물을 상기 제1 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성된다.
또한, 본 발명의 일 양태에 따른 광전 변환 소자는, 절연 기판 상의 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과, 상기 제1, 제2 및 제3 반도체 영역의 상면에 형성되는 제1 절연층과, 상기 제1 절연층의 상면의 일부에 형성되는 게이트 전극과, 상기 제1 절연층 및 상기 게이트 전극의 상면에 형성되는 제2 절연층과, 상기 제1 및 제2 절연층의 일부에 형성된 컨택트를 통하여, 상기 제1 및 제3 반도체 영역에 접속되는 전극층을 구비하고, 상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고, 상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고, 상기 제2 반도체 영역은 상기 제2 도전형 불순물을 상기 제2 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성된다.
또한, 본 발명의 일 양태에 따른 표시 장치는, 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와, 광전 변환 소자와, 상기 표시 소자 및 상기 광전 변환 소자가 형성된 어레이 기판과, 액정층을 끼워 상기 어레이 기판에 대향 배치되는 대향 기판과, 상기 어레이 기판을 끼워 상기 액정층에 대향 배치되고, 상기 액정층에 광을 공급하는 백 라이트를 구비하고, 상기 어레이 기판은 상기 백 라이트로부터의 직접 광이 상기 광전 변환 소자에 입사되지 않도록 해당 광을 차단하는 차광층을 갖는다.
또한, 본 발명의 일 양태에 따른 광전 변환 소자는, 서로 전기적으로 접속되어 인접 배치되는 제1 및 제2 수광부와, 상기 제1 수광부와 전기적으로 접속되고, 상기 제1 수광부를 끼워 상기 제2 수광부와 반대측에 배치되는 제1 도전형의 제1 전극부와, 상기 제2 수광부와 전기적으로 접속되고, 상기 제2 수광부를 끼워 상기 제1 수광부와 반대측에 배치되는 제2 도전형의 제2 전극부와, 제1 절연층을 끼워, 상기 제2 수광부 중 적어도 일부에 대향 배치되는 게이트 전극과, 제2 절연층을 끼워, 상기 게이트 전극 중 적어도 일부에 대향 배치되어, 상기 제1 수광부 전체를 피복하는 차광부를 구비한다.
또한, 본 발명의 일 양태에 따른 표시 장치는, 투광성 기판과, 상기 투광성 기판 상에 형성되는 광전 변환 소자와, 상기 광전 변환 소자를 끼워 상기 투광성 기판과 반대측으로부터 입사되는 광을 차광하는 차광부를 구비하고, 상기 광전 변환 소자는 서로 전기적으로 접속되어 인접 배치되는 제1 및 제2 수광부와, 상기 제1 수광부와 전기적으로 접속되고, 상기 제1 수광부를 끼워 상기 제2 수광부와 반대측에 배치되는 제1 도전형의 제1 전극부와, 상기 제2 수광부와 전기적으로 접속되고, 상기 제2 수광부를 끼워 상기 제1 수광부와 반대측에 배치되는 제2 도전형의 제2 전극부와, 제1 절연층을 끼워, 상기 제2 수광부 중 적어도 일부에 대향 배치되는 게이트 전극을 갖는다.
〈제1 실시예〉
이하, 본 발명에 따른 표시 장치 및 광전 변환 소자에 대하여, 도면을 참조하여 구체적으로 설명한다.
도 1은 본 발명에 따른 표시 장치의 제1 실시예의 개략 구성도이다. 도 1의 표시 장치는 화상 취득 기능을 갖고 있으며, 유리 기판(31)과 반도체 기판(32)으로 구성되어 있다. 유리 기판(31) 상에는 신호선 및 주사선이 배열되는 화소 어레이부(1)와, 신호선을 구동하는 신호선 구동 회로(2)와, 주사선을 구동하는 주사선 구동 회로(3)와, 화상을 취득하여 출력하는 검출 출력 회로(4)가 설치되어 있다. 이들 회로는, 예를 들면 폴리실리콘 TFT에 의해 형성된다. 신호선 구동 회로(2)는 디지털 화소 데이터를 표시 소자의 구동에 적합한 아날로그 전압으로 변환하는 도시되지 않은 D/A 변환 회로를 갖는다. D/A 변환 회로는 공지의 구성으로 충분하다. 반도체 기판(32) 상에는 표시 제어 및 회상 취득 제어를 행하는 로직 IC(33)가 실장되어 있다. 유리 기판(31)과 반도체 기판(32)은, 예를 들면 FPC를 통하여 각종 신호의 송수신을 행한다.
도 2는 화소 어레이부(1)의 일부를 나타내는 블록도이다. 도 2의 화소 어레이부(1)는 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 TFT(11)와, 화소 TFT(11)의 일단과 Cs선과의 사이에 접속되는 액정 용량 C1 및 보조 용량 C2와, 각 화소 TFT(11)마다 2개씩 설치되는 화상 취득용 센서(12a, 12b)를 갖는다. 센서(12a, 12b)는 도시되지 않은 전원선 및 제어선에 접속되어 있다.
도 2에서는 화상 취득의 해상도를 높이기 위해서, 각 화소마다 2개의 센서(12a, 12b)를 설치하는 예를 나타내고 있지만, 센서의 수에 특별히 제한은 없다.
도 3은 도 2의 일부를 상세하게 나타낸 회로도이다. 도 3에 도시한 바와 같이, 센서(12a)는 포토다이오드 D1과 센서 전환용 트랜지스터 Q1을 갖는다. 센서(12b)는 포토다이오드 D2와 센서 전환용 트랜지스터 Q2를 갖는다. 포토다이오드 D1, D2는 수광한 광의 광량에 따른 전기 신호를 출력한다. 센서 전환용 트랜지스터 Q1, Q2는 1화소 내의 복수의 포토다이오드 D1, D2 중 어느 하나를 교대로 선택한다.
각 화소는 2개의 센서(12a, 12b)와, 동일 화소 내의 2개의 센서(12a, 12b)에서 공용되는 캐패시터 C3과, 캐패시터 C3의 축적 전하에 따른 2치 데이터를 검출선에 출력하는 버퍼(BUF)(13)와, 버퍼(13)에의 기입 제어를 행하는 트랜지스터 Q3과, 버퍼(13) 및 캐패시터 C3을 초기화하는 리세트용 트랜지스터 Q4를 갖는다.
버퍼(13)는 스태틱 RAM(SRAM)으로 구성되고, 예를 들면 도 4에 도시한 바와 같이 직렬 접속된 2개의 인버터 IV1, IV2와, 후단의 인버터 IV2의 출력 단자와 전단의 인버터 IV1의 입력 단자와의 사이에 배치되는 트랜지스터 Q5와, 후단의 인버터의 출력 단자에 접속되는 출력용 트랜지스터 Q6을 갖는다.
신호 SPOLB가 하이 레벨일 때에, 트랜지스터 Q5는 온 상태로 하고. 2개의 인인버터 IV1, IV2는 보유 동작을 행한다. 신호 OUTi가 하이 레벨일 때에, 보유하고 있는 데이터가 검출선에 출력된다.
본 실시예의 표시 장치는 통상의 표시 동작을 행할 수도 있고, 스캐너와 마찬가지의 화상 취득을 행할 수도 있다. 통상의 표시 동작을 행하는 경우에는 트랜지스터 Q3은 오프 상태로 설정되어, 버퍼(13)에는 유효 데이터는 저장되지 않는다. 이 경우, 신호선에는 신호선 구동 회로(2)로부터의 신호선 전압이 공급되고, 이 신호선 전압에 따른 표시가 행해진다.
한편, 화상 취득을 행하는 경우에는, 도 5에 도시한 바와 같이 어레이 기판(21)의 상면측에 화상 취득 대상물(예를 들면, 지면)(22)을 배치하고, 백 라이트(23)로부터의 광을 대향 기판(24)과 어레이 기판(21)을 통하여 지면(22)에 조사한다. 지면(22)에서 반사된 광은 어레이 기판(21) 상의 센서(12a, 12b)로 수광되어, 화상 취득이 행해진다. 이 때, 화상 취득을 위한 동작에 의해, 표시가 영향받지 않는다.
취득된 화상 데이터는, 도 3에 도시한 바와 같이 버퍼(13)에 저장된 후, 검출선을 통하여, 도 1에 도시한 로직 IC(33)에 보내진다. 이 로직 IC(33)는 본 실시예의 표시 장치로부터 출력되는 디지털 신호를 받아, 데이터의 재배열이나 데이터 중의 노이즈의 제거 등의 연산 처리를 행한다.
도 6은 도 3에 도시한 포토다이오드 D1, D2의 구조를 나타내는 단면도, 도 7은 포토다이오드 D1, D2의 상면도, 도 8은 포토다이오드 D1, D2의 사시도, 도 9는 포토다이오드 D1, D2 내에 형성되는 공핍층의 모습을 나타내는 도면이다. 도 6∼도 8에 도시한 바와 같이, 포토다이오드 D1, D2는 유리 기판(21) 상에 형성되는 약 150㎚ 두께의 실리콘막(41)과, 이 실리콘막(41) 상에 형성되는 약 50㎚ 두께의 반도체층(42)과, 이 반도체층(42)의 상면에 형성되는 약 50∼150㎚ 두께의 산화 실리콘막(제1 절연막)(43)과, 이 산화 실리콘막(43) 상에 형성되는 약 300㎚ 두께의 게이트 전극(44)과, 이 게이트 전극(44) 및 산화 실리콘막(43)의 상면에 형성되는 산화 실리콘막(45)을 갖는다.
실리콘막(43)은, 예를 들면 플라즈마 CVD법에 의해, 질화 실리콘, 산화 실리콘 또는 이들 적층막으로 형성된다. 반도체층(42)은 폴리실리콘(다결정 실리콘)을 재료로서 형성되고, 기판의 수평 방향으로 순서대로 인접 배치되는 p+ 영역(46), p- 영역(47) 및 n+ 영역(48)을 갖는다. p+ 영역(46)에는, 예를 들면 1×1019atm/㎤ 정도의 고농도로 붕소 이온이 주입된다. n+ 영역(48)에는, 예를 들면 1×1019atm/㎤ 정도의 고농도로 인 이온이 주입된다. p- 영역(47)에는, 예를 들면 1×1015atm/㎤ 정도의 저농도로 붕소 이온이 주입된다. n+ 영역(48)과 p- 영역(47)과의 농도비는 2자릿수 이상, 바람직하게는 4자릿수 정도 확보한다. 단, 너무 p- 영역(47)의 불순물 농도를 낮게 하면, 동시에 형성하는 TFT의 성능(예를 들면, 이동도)이 극단적으로 악화되는 등의 폐해가 발생하여 바람직하지 않다.
게이트 전극(44)은, 예를 들면 MoW(몰리브덴 텅스텐) 합금으로 형성된다. 산화 실리콘막(43)의 상면에는 컨택트(49)를 통하여 p+ 영역(46)에 접속되는 애노드 전극(50)과, 컨택트(51)를 통하여 n+ 영역(48)에 접속되는 캐소드 전극(52)이 형성된다. 애노드 전극(50)과 캐소드 전극(52)은 Mo(몰리브덴)과 Al(알루미늄)의 적층막으로 이루어지고, 그 선단부는 약 600㎚의 막 두께를 갖는다. 애노드 전극(50)의 배선은 백 라이트로부터의 직접 광을 차단하기 위해서, p- 영역(47)을 차단할 필요가 있다.
애노드 전극(50)에는 바이어스 전압 Vnp(=+5V:p에 대하여 n이 고전위)가 공급되고, 캐소드 전극(52)은 접지되고, 게이트 전극(44)에는 게이트 전압 Vgp(=-5V:p에 대하여 g가 저전위)가 공급된다.
본 실시예의 포토다이오드 D1, D2는 p+ 영역(46), p- 영역(47) 및 n+ 영역(48)으로 형성된다. 이하, PPN 구조라고 부르기로 한다. 도 6에서는 p- 영역(47)의 기판 수평 방향 길이를 p+ 영역(46)이나 n+ 영역(48)의 기판 수평 방향 길이보다 길게 하고 있다. 이에 의해, 도 9에 도시한 바와 같이 p+ 영역(46)과 n+ 영역(48) 사이에 형성되는 공핍층(53)이 p- 영역(47)측으로 넓게 신장하여, 광-전류의 변환 효율이 양호하게 된다.
p- 영역(47) 대신에, 도 10에 도시한 바와 같이 n- 영역(54)을 형성해도 된다. 이 경우도, n-층에 공핍층(53)이 신장하여, 마찬가지로 광-전류의 변환 효율이 양호하게 된다.
여기서, 광-전류의 변환 효율을 양호하게 하기 위해서는, p- 영역(47)과 n+ 영역(48) 사이에는 n- 영역을 형성하지 않는 편이 좋다. p- 영역(47)과 n+ 영역(48)의 불순물 농도비가 높을 수록, p- 영역(47)에의 공핍층(53)의 신장이 좋아진다. 반대로, 광-전류의 변환 효율을 그다지 필요로 하지 않는 경우에는 n- 영역을 형성해도 된다.
도 11 및 도 12는 포토 다이오드 D1, D2의 전기 특성을 나타내는 도면이다. 도 11은 애노드 전극(50)에 바이어스 전압 Vnp(=+5V:p에 대하여 n이 고전위)를 인가하고, Vgp=-5V로 한 경우의 p- 영역(47)의 기판 수평 방향 길이(㎛)(횡축)와 포토다이오드 D1, D2를 흐르는 전류(대수치)(종축)와의 관계를 나타내고 있다. 도 12는 애노드 전극(50)에 바이어스 전압 Vnp(-5V)를 인가한 경우의 게이트 전압 Vgp(횡축)과 포토다이오드 D1, D2를 흐르는 전류(대수치)(종축)와의 관계를 나타내고 있다.
도 11에는 광 조사 시의 곡선과 광 비조사 시의 곡선이 나타나 있으며, 광 비조사 시의 전류는 p- 영역(47)의 길이에 상관없이 거의 일정한 데 대하여, 광 조사 시의 전류는 p- 영역(47)의 기판 수평 방향 길이가 길수록 증가한다. 이것은 포토다이오드 D1, D2 내에 형성되는 공핍층(53)이 신장하기 때문이다. 이로 인해, 광-전류 변환의 효율에 관해서는, p- 영역(47)의 기판 수평 방향 길이가 길수록, 포토다이오드 D1, D2로서 우수하다는 것을 알 수 있다.
또한, 도 12에 도시한 바와 같이 게이트 전압이 0V 부근을 넘으면, 포토다이오드 D1, D2의 전류가 감소하므로, 개개의 포토다이오드 D1, D2마다 프로세스의 차이에 의한 전류 변동이 커진다. 광 조사 시의 전류를 많게, 또한 암전류를 적게 하고자 하는 경우에는 게이트 전압을 0V 이하로 하여 이용하면 된다.
한편, 게이트가 마이너스 전압이 되면, 포토다이오드 D1, D2의 전류 변동이 적어진다. 광이 조사되어 있을 때의 전류를 저감시키고자 한 경우에는, 게이트 전압은 마이너스 전압으로 하는 것이 바람직한 것을 알 수 있다. 특히, 주변 온도가 높은 경우에 정상적으로 동작시키는 데 유효하다. 온도가 높아지면 광이 조사되어 있지 않을 때의 전류가 상승되어 S/N비가 손상되기 때문이다. 구체적으로는, 실온 5℃에서 사용할 때에는 게이트 전압을 0V로 하고, 실온 40℃에서도 동작시켜야 할 때에는 게이트 전압을 -5V로 하면 된다. 이 조절은 수동이어도 자동이어도 된다.
도 13은 도 6에 도시한 p+ 영역(46), p- 영역(47) 및 n+ 영역(48)으로 이루어지는 포토다이오드 D1, D2의 전기적 특성을 나타내는 도면, 도 14는 비교를 위해서 나타내는 p+ 영역(46), p- 영역(47) 및 n+ 영역(48)으로 이루어지는 포토다이오드 D1, D2의 전기적 특성을 나타내는 도면이다. 도 13 및 도 14에는 p- 영역(47)의 길이를 바꾼 경우의 광전류의 변화를 나타내는 곡선과, 암전류의 변화를 나타내는 곡선과, 광전류/암 전류의 변화를 나타내는 곡선이 도시되어 있다.
일반적으로, 광전류가 많을 수록, 포토다이오드 D1, D2를 소형화할 수 있으므로, 각 화소의 개구율을 향상할 수 있다. 또한, 암전류는 작을 수록, S/N비에 우수하다.
이들 도면에 도시한 바와 같이, 도 6의 포토다이오드 D1, D2는 p+ 영역(46), p- 영역(47), n- 영역(54) 및 n+ 영역(48)의 포토다이오드 D1, D2에 비하여, 광전류와 광전류/암전류의 값이 모두 커져, 전기적 특성이 우수한 것을 알 수 있다.
다음으로, 표시 장치 상에 저온 폴리실리콘 프로세스로 형성되는 포토다이오드 D1, D2, n 채널 TFT 및 p 채널 TFT의 제조 공정을 순서대로 설명한다. 또, 이들 포토다이오드 D1, D2, n 채널 TFT 및 p 채널 TFT는 동시 병행적으로 형성된다.
도 15는 포토다이오드 D1, D2의 제조 공정을 나타내는 도면이다. 우선, 유리 기판(21) 상에, CVD법에 의해, SiNx나 SiOx 등으로 이루어지는 언더코트층(51)을 형성한다. 다음으로, PECVD법이나 스퍼터링법 등에 의해, 언더코트층(51) 상에 비정질 실리콘막을 형성한다. 다음으로, 비정질 실리콘막에 레이저를 조사하여 결정화하여, 폴리실리콘막(52)을 형성한다. 다음으로, 폴리실리콘막(52)을 패터닝하여, 그 상면에 PECVD법이나 ECR-CVD법 등에 의해, SiOx막으로 이루어지는 제1 절연층(43)을 형성한다. 그리고, 폴리실리콘막(52)의 포토다이오드 D1, D2 형성 영역 부근에, 저농도의 붕소 이온을 주입하여, p- 영역(52)을 형성한다(도 15의 (a)).
다음으로, 레지스트(53) 등을 마스크로서 이용하여, 폴리실리콘막의 일부에 인 이온을 주입하여, n+ 영역(48)을 형성한다(도 15의 (b)). 다음으로, 폴리실리콘막의 일부에 붕소 이온을 주입하여 p+ 영역(46)을 형성한다(도 15의 (c)).
다음으로, 제1 절연층(43)의 상면에 제1 금속층을 성막하여, 이를 패터닝하여 제1 게이트 전극(44)을 형성한다. 다음으로, 레지스트를 마스크로서 이용하여, 포토다이오드 D1, D2 형성 영역에 불순물로서 붕소 이온을 주입하여, 폴리실리콘막의 일부에 p+ 영역(46)을 형성한다(도 15의 (d)).
다음으로, 레지스트를 마스크로 하여 n 채널 TFT의 일부의 다결정 실리콘막내에 저농도의 인 이온을 주입한다. 이 때, PPN 소자는 레지스트로 마스크되어 있기 때문에, n- 영역이 형성되지 않는다.
이어서, p- 영역(47)의 수소화를 행한다. 여기서, 수소화는, 기판을 수소의 플라즈마 내에 노출시키는 공정이다. 이 공정은 CVD 장치를 이용하여 행해진다. 수소화에 의해, 폴리실리콘막으로 형성된 TFT의 채널 영역 중의 댕글링 본드를 종단시킬 수 있어, TFT의 누설 전류가 억제된다. 기판을 수소의 플라즈마에 노출시키면, 수소는 게이트 전극(44)에 차단되어, 게이트 전극(44)이 없는 부분부터 폴리실리콘막 내에 유입된다.
다음으로, 제1 절연층(43)의 상면에 제2 절연층(45)을 형성한다. 그 후, 포토다이오드 D1, D2의 전극 형성을 위해서 컨택트홀을 형성하여 p+ 영역(46) 및 n+ 영역(48)을 노출시키고, 이 노출시킨 영역에 제2 금속층을 성막하여, 이를 소정 형상으로 패터닝한다(도 15의 (e)).
한편, 도 16은 n 채널 TFT의 제조 공정을 나타내는 도면, 도 17은 p 채널 TFT의 제조 공정을 나타내는 도면이다. 이하, 도 16 및 도 17에 기초하여 n 채널 TFT와 p 채널 TFT의 제조 공정을 설명한다.
우선, 유리 기판(21) 상에, CVD법에 의해 SiNx나 SiOx 등으로 이루어지는 언더코트층(51)을 형성한다. 다음으로, PECVD법이나 스퍼터링법 등에 의해, 언더코트층(51) 상에 비정질 실리콘막을 형성하고, 그 비정질 실리콘막에 레이저를 조사하여 결정화하고, 폴리실리콘막(52)을 형성한다. 다음으로, 폴리실리콘막(52)을 패터닝한 후, 그 상면에 PECVD법이나 ECR-CVD법 등에 의해 형성한 SiOx막으로 이루어지는 제1 절연층(43)을 형성한다. 그리고, 폴리실리콘막(52)의 n 채널 TFT 형성 영역과 p 채널 TFT 형성 영역에, 불순물로서 저농도의 붕소 이온을 주입하여, p- 영역을 형성한다(도 16의 (a), 도 17의 (a)).
다음으로, 레지스트(53)를 마스크로서 이용하여, n 채널 TFT 형성 영역에 인 이온을 주입하여, 폴리실리콘막의 일부에 n+ 영역(54)을 형성한다(도 16의 (b)). 또한, p 채널 TFT 형성 영역에는 레지스트(53)에 의해 인 이온이 주입되지 않도록 한다(도 17의 (b)).
다음으로, Mo-Ta나 Mo-W 등을 이용하여, p 채널 TFT 형성 영역의 제1 절연층(43)의 상면에 제1 금속층을 성막하고, 이를 패터닝하여 게이트 전극(55)을 형성한다. 다음으로, 게이트 전극(55)을 마스크로서 이용하여, p 채널 TFT 형성 영역에 불순물로서 붕소 이온을 주입하여, p+ 영역(57)을 형성한다(도 17의 (c)). 이 때, n 채널 TFT 형성 영역을 제1 금속층(56)으로 피복하여, 붕소 이온이 주입되지 않도록 한다(도 16의 (c)).
다음으로, n 채널 TFT 형성 영역에 게이트 전극(55)을 형성한 후, 이 게이트 전극(55)을 마스크로서 이용하여, n 채널 TFT 형성 영역에 저농도의 인 이온을 주입하고, n- 영역(59)을 형성한다. 레지스트(58)로 마스크되어 있는 개소의 바로 아래에 위치하는 폴리실리콘막은 p- 영역(52) 상태이다(도 16의 (d)).
다음으로, CVD 장치 내에서 상술한 수소화를 행하여, 폴리실리콘막 내의 TFT의 채널 형성 영역의 댕글링 본드를 종단시켜, TFT의 누설 전류의 억제를 도모한다.
다음으로, 동일한 CVD 장치 내에서, SiOx로 이루어지는 제1 절연층(43)의 상면에 제2 절연층(60)을 형성한다. 다음으로, n 채널 TFT의 전극 형성 영역과 p 채널 TFT의 전극 형성 영역에 각각 컨택트홀을 형성하고, 이 컨택트홀 내에 제2 금속층을 성막한다. 다음으로, 제2 금속층을 패터닝하여, 소스 전극(61)과 드레인 전극(62)을 형성한다. 마지막으로, 패시베이션막으로서, SiN막을 성막하여, n 채널 TFT와 p 채널 TFT가 완성된다(도 16의 (e), 도 17의 (e)).
이와 같이 본 실시예에서는 포토다이오드 D1, D2를 구성하는 p+ 영역(46)과 n+ 영역(48) 사이에, p- 영역(47) 또는 n- 영역으로 이루어지는 저농도 영역을 형성하고, 이 저농도 영역의 기판 수평 방향 길이를 p+ 영역(46)이나 n+ 영역(48)보다 길게 하기 때문에, p+ 영역(46)과 n+ 영역(48) 사이에 형성되는 공핍층(53)이 저농도 영역으로 길게 신장하여, 그 결과 광전류가 증가하여 광전 변환 효율이 양호하게 됨과 함께, S/N비가 향상된다.
또, 상술한 실시예에서는 광전 변환 소자를 포토다이오드로 구성하는 예를 설명하였지만, TFT로 구성해도 된다. 이 경우, 광전 변환 소자가 되는 TFT의 게이트 길이를, 다른 TFT(화소 표시용이나 구동 회로용 TFT 등)보다 길게 함으로써, 상술한 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 포토다이오드의 바이어스 전압 Vnp와 게이트 전압 Vgp를 Vgp=Vnp로 되도록 하면, 전류 변동을 작게 할 수 있다. 구체적으로는, 게이트 전극을 n+측 전극에 접속한다. 도 18은 Vgp=Vnp로 한 경우의 포토다이오드의 I-V 특성을 나타내고 있다. 도 18의 굵은 선이 Vgp=Vnp의 특성 곡선을 나타내고 있다.
〈제2 실시예〉
제2 실시예는 화상 취득용의 포토다이오드에 광 누설 전류가 흐르지 않도록 차광층을 배치한 것을 특징으로 한다.
도 19는 본 발명의 제2 실시예에 따른 표시 장치의 단면 구조를 나타내는 단면도이다. 도시한 바와 같이 표시 장치는 어레이 기판(21)의 하방에 백 라이트(B/L)(22)가 배치되고, 어레이 기판(21)의 상방에 액정층(23)을 끼워 대향 기판(24)이 배치된다. 화상 취득 대상물(25)(예를 들면, 지면)은 대향 기판(24)의 상방에 배치된다.
백 라이트(22)로부터의 광은 어레이 기판(21)과 대향 기판(24)을 통과하여 화상 취득 대상물(25)에 조사된다. 화상 취득 대상물(25)로부터의 반사광은 어레이 기판(21) 상의 포토다이오드 D1, D2로 수광되어 화상 취득이 행해진다. 이 때, 화상 취득의 동작에 의해서 표시가 영향받을 우려는 없다.
취득한 화상 데이터는 도 3에 도시한 바와 같이 버퍼(13)에 저장된 후, 검출선을 통하여, 도 1에 도시한 로직 IC(33)에 보내진다. 이 로직 IC(33)는 본 실시예의 표시 장치로부터 출력되는 디지털 신호를 받아, 데이터의 재배열이나 데이터 중의 노이즈의 제거 등의 연산 처리를 행한다.
본 실시예에서는 어레이 기판(21) 내에 형성되는 포토다이오드 D1, D2가 백 라이트(22)로부터의 직접 광을 받아, 포토다이오드 D1, D2에 광 누설 전류가 흐르지 않도록, 포토다이오드 D1, D2의 하면측에 차광층(20)을 배치하고 있다.
그런데, 휴대 전화 등의 외광을 받기 쉬운 환경에서 이용되는 전자 기기용의 표시 장치는 외광이 강한 상태에서도, 표시 장치의 시인성을 양호하게 하기 위해서, 외광을 반사시키는 반사 전극을 형성하고 있다. 반사 전극을 갖는 경우의 본 실시예의 표시 장치의 단면 구조는 도 20에 도시되고, 이 경우의 평면도는 도 21에 도시되어 있다.
도 20 및 도 21에 도시한 바와 같이, 반사 전극(26)은 어레이 기판(21) 상의 투명 전극(27)에 일단이 접속되고, 투명 전극(27)보다 높은 위치에 배치된다. 도 21의 평면도에 도시한 바와 같이, 화소 내의 외주부를 따라 반사 전극(26)이 형성된다. 외광은 대향 기판(24)을 투과하여 반사 전극(26)에서 반사된다. 이 경우, 각 화소의 휘도는 「외광의 강도」와 「액정층의 투과율」의 곱에 비례한다. 액정층의 투과율은 해당 화소 전극에 인가되는 전압에 의해 변화한다. 화소마다 화소 전극에의 인가 전압을 바꿈으로써 임의의 패턴을 표시할 수 있다.
한편, 도 22는 어레이 기판(21)과 대향 기판(24)과의 위치 관계를 도 20과는 반대로 한 경우의 단면도, 도 23은 그 평면도이다. 이 경우, 반사 전극(26)은 대향 기판(24) 측에 배치된다. 보다 상세하게는, 도 23의 평면도에 도시한 바와 같이 화소의 중앙 부근에 반사 전극(26)이 설치되므로, 개구율이 나빠진다. 도 23보다 도 21이 개구율은 좋다.
본 실시예에서는 폴리실리콘 프로세스를 이용하여 TFT(화소 표시용과 구동 회로용)와 포토다이오드를 형성하지만, 포토다이오드를 형성할 때에는 통상의 TFT와 비교하여, 폴리실리콘으로 이루어지는 반도체층의 결정성을 의도적으로 나쁘게 하고 있다. 그 이유는 TFT는 폴리실리콘막 내의 결정화를 진행시켜 온 전류를 크게 하는 것이 바람직한 데 대하여, 포토다이오드는 폴리실리콘막 내의 결정화를 진행시키지 않는 쪽이 넓은 파장 스펙트럼을 흡수할 수 있어, 광전 변환 효율이 향상되기 때문이다. 즉, 광 누설 전류는 소정의 에너지 갭 Eg보다 큰 에너지의 광이 입사했을 때에, 전자와 정공이 발생함으로써 생기지만, 결정화가 진행하지 않는 상태에서 여러가지의 에너지 갭이 많이 존재하면, 여러가지의 파장의 광에 대해서도 광전 변환이 가능하게 하기 때문이다.
또한, 도 24에 확대하여 도시한 바와 같이, 본 실시예에서는 포토다이오드 D1, D2의 하방에 금속막으로 이루어지는 차광층(20)을 배치하고 있다. 따라서, 포토다이오드 D1, D2의 형성 영역 내의 비정질 실리콘에 레이저를 조사하여 폴리실리콘으로 할 때, 레이저의 에너지가 비정질 실리콘으로부터 차광층(20)을 통하여 도피하기 때문에, 차광층(20)이 없는 경우에 비하여, 비정질 실리콘의 결정화가 진행되기 어려워진다. 이 때문에, 특히 제조 상의 고안을 실시하지 않아도, 본 실시예에서는 포토다이오드의 반도체층의 결정성을 TFT보다 나쁘게 할 수 있다.
또, 결정성이 나쁘다는 것은, 결정 사이즈의 변동이 큰 것이나, 결함 밀도가 많은 것을 가리킨다.
다음으로, 표시 장치 상에 폴리실리콘 프로세스로 형성되는 포토다이오드 D1, D2, n 채널 TFT 및 p 채널 TFT의 제조 공정을 순서대로 설명한다. 또, 이들 포토다이오드 D1, D2, n 채널 TFT 및 p 채널 TFT는 동시 병행적으로 형성된다.
도 25는 포토다이오드 D1, D2의 제조 공정을 나타내는 도면이다. 우선, 유리 기판(21) 상에, 차광층(20)을 형성한 후, CVD법에 의해, SiNx나 SiOx 등으로 이루어지는 언더코트층(51)을 형성한다. 다음으로, PECVD법이나 스퍼터링법 등에 의해, 언더코트층(51) 상에 비정질 실리콘막을 형성한다. 다음으로, 비정질 실리콘막에 레이저를 조사하여 결정화하고, 폴리실리콘막(52)을 형성한다. 이 때, 상술한 바와 같이 차광층(20)이 있기 때문에, 일부러 TFT부와 포토다이오드부로 레이저의 조사 조건을 변경하지 않아도, 레이저의 에너지가 차광층(20)에 도피하여, 비정질 실리콘막의 결정화가 진행하기 어려워진다.
다음으로, 폴리실리콘막(52)을 패터닝하여, 그 상면에 PECVD법이나 ECR-CVD법 등에 의해, SiOx막으로 이루어지는 제1 절연층(43)을 형성한다. 그리고, 포토다이오드 D1, D2 형성 영역 부근에, 저농도의 붕소 이온을 주입하여, p- 영역(52)을 형성한다(도 25의 (a)).
다음으로, 레지스트(53) 등을 마스크로서 이용하여, 폴리실리콘막의 일부에 인 이온을 주입하여, n+ 영역(48)을 형성한다(도 25의 (b)). 다음으로, 폴리실리콘막의 일부에 붕소 이온을 주입하여 p+ 영역(46)을 형성한다(도 25의 (c)).
다음으로, 제1 절연층(43)의 상면에 제1 금속층을 성막하고, 이를 패터닝하여 제1 게이트 전극(44)을 형성한다. 다음으로, 레지스트를 마스크로 하여 n 채널 TFT의 일부의 다결정 실리콘막 내에 저농도의 인 이온을 주입하고, n- 영역(49)을 형성한다.
이어서, p- 영역(52)의 수소화를 행한다. 여기서, 수소화는, 기판을 수소의 플라즈마 내에 노출시키는 공정이다. 이 공정은 CVD 장치를 이용하여 행해진다. 수소화에 의해, 폴리실리콘막으로 형성된 TFT의 채널 영역 내의 댕글링 본드를 종단시킬 수 있어, TFT의 누설 전류가 억제된다. 기판을 수소의 플라즈마에 노출시키면, 수소는 게이트 전극(44)에 차단되어, 게이트 전극(44)이 없는 부분부터 폴리실리콘막 내에 유입된다.
다음으로, 제1 절연층(43)의 상면에 제2 절연층(45)을 형성한다. 그 후, 포토다이오드 D1, D2의 전극 형성을 위해서 컨택트홀을 형성하여 p+ 영역(46) 및 n+ 영역(48)을 노출시키고, 이 노출시킨 영역에 제2 금속층을 성막하고, 이를 소정 형상으로 패터닝하여 애노드 전극(50)과 캐소드 전극(52)을 형성한다(도 25의 (e)).
이와 같이 본 실시예에서는 백 라이트(22)를 어레이 기판(21)의 하방에 배치하고, 어레이 기판(21) 내의 포토다이오드 D1, D2의 하면측에 차광층(20)을 형성하므로, 백 라이트(22)로부터의 직접 광이 포토다이오드 D1, D2에 입사될 우려가 없어져, 광 누설 전류를 억제할 수 있다.
또한, 포토다이오드를 구성하는 폴리실리콘으로 이루어지는 반도체층의 결정성을 의도적으로 나쁘게 하기 때문에, 넓은 파장 스펙트럼의 광을 흡수할 수 있게 되어, 광전 변환 효율을 향상할 수 있다.
상술한 실시예에서는 p+ 영역(46), p- 영역(52), n- 영역(49) 및 n+ 영역(48)을 갖는 포토다이오드 D1, D2를 형성하는 예를 설명했지만, p- 영역(52)이나 n- 영역(49)이 없는 구조의 포토다이오드를 형성해도 된다. 예를 들면, p+ 영역(46), p- 영역(52) 및 n+ 영역(48)으로 이루어지는 포토다이오드인 경우, p- 영역(52)을 다른 영역(46, 45)보다 길게 함으로써, p- 영역(52) 내에 공핍층이 확대되어, 광전 변환 효율을 향상할 수 있음과 함께, S/N비도 개선한다.
또, 상술한 실시예에서는 광전 변환 소자를 포토다이오드로 구성하는 예를 설명했지만, TFT로 구성해도 된다. 이 경우, 광전 변환 소자가 되는 TFT의 게이트 길이를, 다른 TFT(화소 표시용이나 구동 회로용 TFT 등)보다 길게 함으로써, 상술한 실시예와 마찬가지의 효과를 얻을 수 있다.
〈제3 실시예〉
제3 실시예는 백 라이트로부터의 직접 광을 차광하는 차광층의 면적을 보다 작게 하는 것이다.
도 26은 본 발명의 제3 실시예에 따른 표시 장치의 단면도이다. 도 26은 표시 장치의 일례로서 액정 표시 장치(101)의 단면 구조를 나타내고 있다. 도 26의 액정 표시 장치(101)는 화상 취득 기능을 구비하고 있다. 이 액정 표시 장치(101)는 회로 기판으로서의 대략 구형 평판 형상의 액티브 매트릭스형의 어레이 기판(102)을 구비하고 있다. 이 어레이 기판(102)은 대략 투명한 구형 평판 형상의 절연 기판인 유리 기판(투명성 기판)(103)을 갖는다. 이 유리 기판(103)의 일 주면 상에는 실리콘 질화막(SiNx)이나 산화 실리콘막(SiOx) 등으로 이루어지는 언더코트층(104)이 형성되어 있다. 이 언더코트층(104)은 유리 기판(103) 상에 형성되는 각 소자에의 불순물의 확산을 방지한다.
언더코트층(104) 상에는 화소 표시용의 n 채널(n-ch)형의 박막 트랜지스터(TFT)(105)와, 화소 표시용의 p 채널(p-ch)형의 박막 트랜지스터(106)와, 화상 취득용의 광전 변환 소자(광 센서)(7)가 매트릭스 형상으로 형성되어 있다.
이들 박막 트랜지스터(105, 106)의 각각은, 언더코트층(104) 상에 형성되는 p- 영역의 활성층(반도체층)(111)을 갖는다. 이 활성층(111)은 다결정 반도체(폴리실리콘)로 형성되어 있다. 활성층(111)의 폴리실리콘은 비정질 실리콘을 레이저 어닐링함으로써 결정화되어 형성된다.
활성층(111)의 중앙부에는 채널 영역(112)이 형성된다. 이 채널 영역(112)의 양측에는 n+ 영역 또는 p+ 영역으로 이루어지는 소스 영역(113)과 드레인 영역(114)이 대향하여 배치되어 있다. n 채널형의 박막 트랜지스터(105)의 채널 영역(112)과 소스 영역(113) 및 드레인 영역(114)과의 사이에는 n- 영역인 LDD(Lightly Doped Drain) 영역(115, 116)이 형성된다.
이들 채널 영역(112), 소스 영역(113), 드레인 영역(114) 및 LDD 영역(115, 116)의 각각을 포함하는 언더코트층(104) 상에는, 절연성을 갖는 게이트 절연막(실리콘 산화막)(117)이 형성된다.
각 채널 영역(112)에 대향한 게이트 절연막(117) 상에는, 제1 메탈로 형성되는 게이트 전극(118)이 형성된다. 이들 게이트 전극(118)은 게이트 절연막(117)을 통하여 각 박막 트랜지스터(105, 106)의 채널 영역(112)에 대향하고 있으며, 이 채널 영역(112)의 폭 치수에 대략 동일한 폭 치수를 갖는다.
한편, 언더코트층(104) 상에는 박막 트랜지스터(106)에 인접하여, PIN형의 광 센서(107)가 형성된다. 이 광 센서(107)는 각 박막 트랜지스터(105, 106)와 동일한 제조 공정에서 형성되고, 유리 기판(103) 상의 박막 트랜지스터(105, 106)와 동일 평면 형상으로 배치되어 있다.
이 광 센서(107)는 비정질 실리콘으로 형성되어 광전 변환부의 I층인 수광부(121)를 구비하고 있다. 이 수광부(121)는 각 박막 트랜지스터(105, 106)의 활성층(111)과 동일한 공정에서 형성되어 있으며, 언더코트층(104) 상에 적층되어 있다. 이 수광부(121)는 p- 영역으로 이루어지는 제1 수광부(122)와 제2 수광부(123)와의 각각을 구비하고 있다.
도 27은 수광부(121)의 주변의 상면도이다. 제1 수광부(122) 및 제2 수광부(123)의 각각은, 도 27에 도시한 바와 같이 대략 동일한 크기의 가늘고 긴 구형 평판 형상으로 형성되어 있으며, 서로 마주 보는 폭 방향의 각 변끼리가 연결되어 전기적으로 접속되어 있다.
제1 수광부(122)를 끼워 제2 수광부(123)의 반대측에는 폴리실리콘으로 형성된 n형 전극 영역으로서 작용하는 n+ 영역(124)이 형성되어 있다. 이 n+ 영역(124)은 제1 수광부(122)의 길이 치수에 대략 동일한 길이 치수를 갖는 가늘고 긴 구형 평판 형상의 연결편부(124a)를 구비하고 있다. 이 연결편부(124a)의 길이 방향은 제1 수광부(122)의 길이 방향에 대략 평행하고, 연결편부(124a)의 폭 방향에서의 단부는 제1 수광부(122)의 폭 방향에서의 단부에 연결하여 전기적으로 접속되어 있다.
연결편부(124a)의 폭 방향에서의 타단부에는 연결편부(124a)의 폭 방향을 따라 신장하는 가늘고 긴 구형의 도통편부(124b)가 형성되어 있다. 이 도통편부(124b)는 연결편부(124a)의 폭 방향에서의 타단부로부터, 이 연결편부(124a)의 폭 방향을 따라서 돌출되어 있다. 이 도통편부(124b)는 연결편부(124a)의 길이 방향에 있어서의 일단 가까이에 형성되어 있다.
제2 수광부(123)를 끼워 제1 수광부(122)의 반대측에는 폴리실리콘으로 형성된 p형 전극 영역으로서 작용하는 p+ 영역(125)이 형성되어 있다. 이 p+ 영역(125)은 제2 수광부(123)의 길이 치수에 대략 동일한 길이 치수를 갖는 가늘고 긴 구형 평판 형상의 연결편부(125a)를 구비하고 있다. 이 연결편부(125a)의 길이 방향은 제2 수광부(123)의 길이 방향에 대략 평행하고, 연결편부(125a)의 폭 방향에서의 단부는 제2 수광부(123)의 폭 방향에서의 단부에 연결하여 전기적으로 접속되어 있다.
연결편부(125a)의 폭 방향에서의 타단부에는 연결편부(125a)의 폭 방향을 따라서 신장하는 가늘고 긴 구형의 도통편부(125b)가 형성되어 있다. 이 도통편부(125b)는 연결편부(125a)의 폭 방향에서의 타단부로부터, 이 연결편부(125a)의 폭 방향을 따라서 돌출되어 있다. 이 도통편부(125b)는 연결편부(125a)의 길이 방향에 있어서의 타단부에 형성되어 있다.
여기서, n+ 영역(124) 및 p+ 영역(125)의 각각은, 광 센서(107)의 한 쌍의 전극부로서 사용된다. 이들 n+ 영역(124) 및 p+ 영역(125)의 각각은 제1 수광부(122) 및 제2 수광부(123) 각각과 동일층인 언더코트층(104) 상에 형성된다.
도 26에 도시한 바와 같이 제1 수광부(122), 제2 수광부(123), n+ 영역(124) 및 p+ 영역(125)과, 언더코트층(104)과의 상면에는 게이트 절연막(117)이 형성되어 있다. 제2 수광부(123)에 대향한 게이트 절연막(117) 상에는 박막 트랜지스터(105, 106)의 게이트 전극(118)과 동일한 공정에서 동일층에 형성되는 게이트 전극(126)이 형성된다. 이 게이트 전극(126)은 제2 수광부(123)의 폭 치수에 대략 동일한 폭 치수를 갖고, 제1 메탈로 형성되어 있다. 즉, 이 게이트 전극(126)은 게이트 절연막(117)을 통하여 제2 수광부(123)의 상방에 형성되어 있으며, 이 제2 수광부(123)를 피복하고 있다.
게이트 전극(126) 및 각 박막 트랜지스터(105, 106)의 게이트 전극(118)의 각각을 포함하는 게이트 절연막(117) 상에는, 제2 절연층인 층간 절연막(실리콘 산화막)(131)이 형성되어 있다. 그리고, 이들 층간 절연막(131) 및 게이트 절연막(117)에는 이들 층간 절연막(131) 및 게이트 절연막(117)의 각각을 관통하는 복수의 컨택트홀(132, 133, 134, 135, 136, 137)이 형성되어 있다.
컨택트홀(132, 133)의 각각은 n 채널형의 박막 트랜지스터(105)의 게이트 전극(118)의 양측에 배치되는 소스 영역(113) 및 드레인 영역(114) 상에 형성되어 있다. 컨택트홀(132)은 n 채널형의 박막 트랜지스터(105)의 소스 영역(113)에 연통하여 개구하고 있다. 컨택트홀(133)은 n 채널형의 박막 트랜지스터(105)의 드레인 영역(114)에 연통하여 개구하고 있다.
컨택트홀(134, 135)의 각각은 p 채널형의 박막 트랜지스터(106)의 게이트 전극(118)의 양측에 배치되는 소스 영역(113) 및 드레인 영역(114) 상에 형성되어 있다. 그리고, 컨택트홀(134)은 p 채널형의 박막 트랜지스터(106)의 소스 영역(113)에 연통하여 개구하고 있다. 컨택트홀(135)은 p 채널형의 박막 트랜지스터(106)의 드레인 영역(114)에 연통하여 개구하고 있다.
컨택트홀(136, 137)은 광 센서(107)의 수광부(121)의 양측에 배치되는 n+ 영역(124) 및 p+ 영역(125) 상에 형성되어 있다. 컨택트홀(136)은 n+ 영역(124)의 도통편부(125b)의 길이 방향을 따른 선단부의 폭 방향에서의 중간부에 연통하여 개구하고 있다. 컨택트홀(137)은 p+ 영역(125)의 도통편부(125b)의 길이 방향을 따른 선단부의 폭 방향에서의 중간부에 연통하여 개구하고 있다.
각 박막 트랜지스터(105, 106)의 소스 영역(113)에 연통한 컨택트홀(132, 134)에는 신호선인 소스 전극(141)이 각각 형성되어 있다. 이들 소스 전극(141)은 제2 메탈로 형성되어 있으며, 컨택트홀(132, 134)을 통하여 박막 트랜지스터(105, 106)의 소스 영역(113)에 전기적으로 접속되어 도통되어 있다.
각 박막 트랜지스터(105, 106)의 드레인 영역(114)에 연통한 컨택트홀(133, 135)에는 신호선에 접속되는 드레인 전극(142)이 형성되어 있다. 이들 드레인 전극(142)은 제2 메탈로 형성되어 있으며, 컨택트홀(133, 135)을 통하여 박막 트랜지스터(105, 106)의 드레인 영역(114)에 전기적으로 접속되어 도통되어 있다.
광 센서(107)의 n+ 영역(124)에 연통한 컨택트홀(136)에는 제2 메탈로 형성된 n형 전극(143)이 적층되어 형성되어 있다. 이 n형 전극(143)은 컨택트홀(136)을 통하여 n+ 영역(124)의 도통편부(124b)에 전기적으로 접속되어 도통되어 있으며, 광 센서(107)의 캐소드로서 기능한다. 도 27에 도시한 바와 같이, 이 n형 전극(143)은 층간 절연막(131) 상에 있어서 n+ 영역(124)의 도통편부(124b)의 길이 방향을 따른 선단측을 향하여 돌출되어 있다.
광 센서(107)의 p+ 영역(125)에 연통한 컨택트홀(137)에는 제2 메탈로 형성된 p형 전극(144)이 형성되어 있다. 이 p형 전극(144)은 컨택트홀(137)을 통하여 p+ 영역(125)의 도통편부(124b)에 전기적으로 접속되어 도통되어 있으며, 광 센서(107)의 애노드로서 기능한다. 이 p형 전극(144)은 층간 절연막(131) 상에 있어서 p+ 영역(125)의 연결편부(125a)의 길이 방향에 있어서의 타단측을 향하여 돌출되어 있다.
광 센서(107)의 제1 수광부(122)에 대향한 층간 절연막(131) 상에는, 가늘고 긴 구형 평판 형상의 차광층(145)이 형성되어 있다. 이 차광층(145)은 대향 기판(151)의 이면측에 배치되는 도시되지 않은 백 라이트로부터의 직접 광을 차단하기 위해서 형성되어 있다.
차광층(145)은 제1 수광부(122)만을 차광할 수 있도록, 이 제1 수광부(122)에 대향 배치되어 있다. 차광층(145)은 제1 수광부(122)의 길이 방향을 따라서 신장하고 있으며, 제1 수광부(122)의 길이 치수보다 큰 길이 치수를 갖는다. 차광층(145)은 제1 수광부(122)의 폭 치수보다 큰 폭 치수를 갖는다. 즉, 이 차광층(145)은 제1 수광부(122)를 중심으로 하여, n+ 영역(124)의 제1 수광부(122)측으로부터 제2 수광부(123)의 제1 수광부(122)측까지를 폭 방향을 따라서 피복하고 있다.
다시 말해서, 이 차광층(145)은 n+ 영역(124)의 도통편부(124b)의 길이 방향에 있어서의 기단측의 약 3분의 1과, 이 n+ 영역(124)의 연결편부(124a)와, 제1 수광부(122)와, 제2 수광부(123)의 폭 방향에서의 일측의 대략 2분의 1의 각각을 피복하고 있다. 즉, 이 차광층(145)은 제2 수광부(123) 및 p+ 영역(125) 각각의 적어도 일부를 노출시키고 있다.
차광층(145)은 광 센서(107)의 게이트 전극(126)의 길이 치수보다 큰 길이 치수를 갖는다. 또한, 이 차광층(145)은 n+ 영역(124)의 연결편부(124a)와 제1 수광부(122)와 제2 수광부(123)와의 각각의 길이 방향에 있어서의 중심 상에, 차광층(145)의 길이 방향에 있어서의 중심을 위치시키고 있다. 따라서, 이 차광층(145)은 n+ 영역(124)의 연결편부(124a)와 제1 수광부(122)와 제2 수광부(123)와의 각각의 길이 방향에 있어서의 양단부보다, 이 제1 수광부(122)의 길이 방향을 향하여 돌출되어 있다.
즉, 이 차광층(145)은 대향 기판(151)을 관통하여 입사하는 도시되지 않은 백 라이트로부터의 직사광에 의한 제1 수광부(122)에의 입사를 확실하게 차단할 수 있도록, 제1 수광부(122)를 중심으로 하여 n+ 영역(124) 및 제2 수광부(123)의 각각의 일부까지를 피복하고 있다.
다시 말해서, 차광층(145)은 제2 수광부(123)의 p+ 영역(125)측과, 이 p+ 영역(125)과의 각각을 상방을 향하여 노출시키고 있다. 즉, 이 차광층(145)은 제2 수광부(123)의 폭 방향에서의 다른 측의 약 2분의 1과 p+ 영역(125)과의 각각을 피복하지 않고, 이들 제2 수광부(123)의 폭 방향에 있어서의 다른 측의 약 2분의 1과 p+ 영역(125)과의 각각의 상방을 노출시키고 있다.
또한, 이 차광층(145)은 n형 전극(143) 및 p형 전극(144)의 각각과 동일 재료인 제2 메탈로 형성된다. 즉, 이 차광층(145)은 n형 전극(143) 및 p형 전극(144)의 각각과 동일 공정에 의해 형성된다. 따라서, 이 차광층(145)은 n형 전극(143) 및 p형 전극(144)의 각각과 동일층인 층간 절연막(131) 상에 형성되어 있다.
한편, 각 박막 트랜지스터(105, 106)의 소스 전극(141) 및 드레인 전극(142)과 광 센서(107)의 n형 전극(143), p형 전극(144) 및 차광층(145)의 각각을 포함하는 층간 절연막(131) 상에는, 이들 박막 트랜지스터(105, 106) 및 광 센서(107)의 각각을 피복하도록 질화 실리콘막으로 이루어지는 패시베이션막(146)이 형성되어 있다.
이 패시베이션막(146)에는 이 패시베이션막(146)을 관통하는 컨택트홀(147)이 형성되어 있다. 이 컨택트홀(147)은 n 채널형의 박막 트랜지스터(105)의 소스 전극(141)에 연통하여 개구하고 있다.
이 컨택트홀(147)을 포함하는 패시베이션막(146) 상에는 화소 전극(148)이 형성되어 있다. 이 화소 전극(148)은 컨택트홀(147)을 통하여 n 채널형의 박막 트랜지스터(105)의 소스 전극(141)에 전기적으로 접속되어 있다.
또, 화소 전극(148)은 n 채널형의 박막 트랜지스터(105)로 제어된다. 이 화소 전극(148)을 포함한 패시베이션막(146) 상에는 배향막(149)이 형성되어 있다.
한편, 어레이 기판(102)에 대향하여 공통 기판으로서 작용하는 구형 평판 형상의 대향 기판(151)이 배치되어 있다. 이 대향 기판(151)은 대략 투명한 구형 평판 형상의 유리 기판(152)을 구비하고 있다. 이 유리 기판(152)의 어레이 기판(102)에 대향한 측의 일 주면에는 공통 전극으로서의 대향 전극(153)이 형성되어 있다. 이 대향 전극(153) 상에는 배향막(154)이 형성되어 있다. 이 대향 기판(151)의 배향막(154)과 어레이 기판(102)의 배향막(149)과의 사이에는 액정(155)이 개삽되어 밀봉되어 있다.
어레이 기판(102)에 있어서의 대향 기판(151)이 대향하여 배치된 측의 반대측에는 배면 광원으로서의 도시하지 않은 백라이트가 대향하여 배치되어 있다. 이 백 라이트는 면 형상의 광을 어레이 기판(102)에 입사시켜, 이 어레이 기판(102) 상의 박막 트랜지스터(105, 106)에 의한 화소 전극(148)의 제어로, 이 어레이 기판(102) 상에 표시되는 화상을 눈으로 확인 가능하게 한다.
도 29∼도 37은 제3 실시예에 따른 액정 표시 장치의 제조 공정을 나타내는 도면이다. 이하, 이들 도면을 참조하여, 본 실시예의 액정 표시 장치의 제조 방법을 설명한다. 우선, 도 28에 도시한 바와 같이 플라즈마 CVD 공정으로서, 유리 기판(103) 상에 실리콘 질화막(SiNx)이나 산화 실리콘막(SiOx) 등으로 이루어지는 언더코트층(104)을 플라즈마 CVD(Chemical Vapor Deposition)법으로 형성한다.
다음으로, PE(Phsma Enhanced)-CVD법에 의한 PE-CVD 공정 또는 스퍼터링법에 의한 스퍼터링 공정 등에 의해, 유리 기판(103) 상에 비정질 반도체층인 비정질 실리콘막(161)을 50Å 정도 퇴적한다.
이 후, 레이저 조사 공정으로서, 도 29에 도시한 바와 같이 비정질 실리콘막(161)에 엑시머 레이저 빔을 조사하여 레이저 어닐링하여, 이 비정질 실리콘막(161)을 결정화시켜 폴리실리콘막(62)으로 한다.
다음으로, 도 30에 도시한 바와 같이 드라이 에칭 공정으로서, 드라이 에칭으로 폴리실리콘막(162)을 섬 형상으로 패터닝한다.
이 후, 제1 이온 도핑 공정으로서, 이들 패터닝된 각 섬 형상의 폴리실리콘막(162)의 전면에 저농도의 붕소(B)를 이온 도핑하고, 이들 각 섬 형상의 폴리실리콘막(162)을 p- 영역으로 하여, 광 센서(107)의 수광부(121) 및 각 박막 트랜지스터(105, 106)의 채널 영역(112)을 형성한다.
계속해서, 게이트 절연막 형성 공정으로서, 도 31에 도시한 바와 같이 이들 섬 형상의 폴리실리콘막(162)을 포함하는 언더코트층(104) 상에, PE-CVD법이나 ECR(Electron-Cyclotron Resonance)-CVD법 등에 의해, 산화 실리콘막(SiOx)으로 이루어지는 게이트 절연막(117)을 형성한다.
이 후, 제1 레지스트 형성 공정으로서, 도 32에 도시한 바와 같이 광 센서(107)의 수광부(121) 및 p+ 영역(125)이 되는 폴리실리콘막(162) 상과, p 채널형의 박막 트랜지스터(106)의 활성층(111)이 되는 폴리실리콘막(162) 상과, n 채널형의 박막 트랜지스터(105)의 채널 영역(112) 및 LDD 영역(115, 116)이 되는 폴리실리콘막(162) 상의 각각에 레지스트(163)를 형성한다.
이 상태에서, 제2 이온 도핑 공정으로서, 이 레지스트(163)를 마스크로서 이용하여, 광 센서(107)의 n+ 영역(124)이 되는 폴리실리콘막(162)과, n 채널형의 박막 트랜지스터(105)의 소스 영역(113) 및 드레인 영역(114)이 되는 폴리실리콘막(162)의 각각에 고농도의 인(P)을 이온 도핑하여 n+층으로 하고, 이들 광 센서(107)의 n+ 영역(124)과 n 채널형의 박막 트랜지스터(105)의 소스 영역(113) 및 드레인 영역(114)의 각각을 형성한다.
다음으로, 도 33에 도시한 바와 같이 레지스트(163)를 제거한 후, 제1 메탈 형성 공정으로서, 게이트 절연막(117) 상에 몰리브덴-탄탈 합금(Mo-Ta)이나 몰리브덴-텅스텐 합금(Mo-W) 등을 성막하여 제1 메탈층(164)을 형성한다.
이 후, 도 34에 도시한 바와 같이 제1 패터닝 공정으로서, 이 제1 메탈층(164)을 패터닝하여, 광 센서(107)의 p+ 영역(125)이 되는 부분 및 p 채널형의 박막 트랜지스터(106)의 소스 영역(113) 및 드레인 영역(114)이 되는 부분의 각각을 개구시킨다.
이 상태에서, 제3 이온 도핑 공정으로서, 이 패터닝한 제1 메탈층(164)을 마스크로 하여, 광 센서(107)의 p+ 영역(125)이 되는 부분의 폴리실리콘막(16), 및 p 채널형의 박막 트랜지스터(106)의 소스 영역(113) 및 드레인 영역(114)이 되는 부분의 폴리실리콘막(162)의 각각에 고농도의 붕소(B)를 이온 도핑하여 p+층으로 하여, 광 센서(107)의 p+ 영역(125)을 형성한다.
이 때, 이 p 채널형의 박막 트랜지스터(106)는 패터닝된 제1 메탈층(164)이 게이트 전극(118)이 된다.
또한, 도 35에 도시한 바와 같이 제2 패터닝 공정으로서, 이 제1 메탈층(164)을 다시 패터닝하여, 광 센서(107)의 n+ 영역(124) 및 제1 수광부(122)가 되는 부분, 및 n 채널형의 박막 트랜지스터(105)의 소스 영역(113), 드레인 영역(114) 및 LDD 영역(115, 116)이 되는 부분을 다시 개구시킨다.
이 후, 제2 레지스트 형성 공정으로서, 광 센서(107)의 게이트 전극(126)이 되는 제1 메탈층(164)을 포함하는 게이트 절연막(117) 상에 레지스트 마스크(165)를 형성하고, 이 레지스트 마스크(165)로써 광 센서(107)의 n+ 영역(124), 수광부(121) 및 p+ 영역(125)이 되는 폴리실리콘막(162) 상을 피복한다.
이 상태에서, 제4 이온 도핑 공정으로서, 이 패터닝한 제1 메탈층(164) 및 레지스트 마스크(165)의 각각을 마스크로 하여, p 채널형의 박막 트랜지스터(106)의 소스 영역(113) 및 드레인 영역(114)이 되는 부분과, n 채널형의 박막 트랜지스터(105)의 소스 영역(113), 드레인 영역(114) 및 LDD 영역(115, 116)이 되는 부분의 각각에, 저농도의 인을 이온 도핑하여 n-층으로서, n 채널형의 박막 트랜지스터(105)의 소스 영역(113), 드레인 영역(114) 및 LDD 영역(115, 116)과, p 채널형의 박막 트랜지스터(106)의 소스 영역(113) 및 드레인 영역(114)의 각각을 형성한다.
이 때, n 채널형의 박막 트랜지스터(105) 및 광 센서(107)의 각각은 패터닝된 제1 메탈층(164)이 게이트 전극(118, 126)이 된다. 또한, 광 센서(107)의 수광부(121)는 p- 영역의 저농도 불순물 주입 영역으로 구성되어 PIN형이 된다.
계속해서, 열 활성화 공정으로서, 제1 내지 제4 이온 도핑 공정으로 도핑한 각 불순물을 활성화시키므로, 광 센서(107)의 수광부(121), n+ 영역(124) 및 p+ 영역(125)과, p 채널형의 박막 트랜지스터(106)의 소스 영역(113) 및 드레인 영역(114)과, n 채널형의 박막 트랜지스터(105)의 소스 영역(113), 드레인 영역(114) 및 LDD 영역(115, 116)의 각각을 500℃ 정도로 어닐링한다.
이 후, 수소화 공정으로서, 이들 광 센서(107)의 수광부(121), n+ 영역(124) 및 p+ 영역(125)과, 각 박막 트랜지스터(105, 106)의 활성층(111)의 각각이 형성된 유리 기판(103)을 도시하지 않은 플라즈마 CVD 장치에 삽입하고, 이 유리 기판(103)을 수소의 플라즈마 내에 노출시켜 수소화한다.
이 후, 도 36에 도시한 바와 같이 플라즈마 CVD 공정으로서, 이 수소화한 플라즈마 CVD 장치와 동일한 플라즈마 CVD 장치 내에서, 광 센서(107) 및 박막 트랜지스터(105, 106) 각각의 게이트 전극(118, 126)을 포함하는 게이트 절연막(117) 상에 산화 실리콘막 등을 성막하여 층간 절연막(131)을 형성한다.
계속해서, 도 37에 도시한 바와 같이 이 층간 절연막(131)에 컨택트홀(132, 133, 134, 135, 136, 137)을 형성하여, 광 센서(107)의 n+ 영역(124) 및 p+ 영역(125)과, p 채널형의 박막 트랜지스터(106) 및 n 채널형의 박막 트랜지스터(105) 각각의 소스 영역(113) 및 드레인 영역(114)의 각각을 노출시킨다.
이 후, 제2 메탈층 형성 공정으로서, 이들 컨택트홀(132, 133, 134, 135, 136, 137)을 포함하는 층간 절연막(131) 상의 전면에 제2 메탈층(166)을 성막한다.
계속해서, 이 제2 메탈층(166)을 패터닝하여, 광 센서(107)의 n형 전극(143), p형 전극(144) 및 차광층(145)과, p 채널형의 박막 트랜지스터(106)의 소스 전극(141) 및 드레인 전극(142)과, n 채널형의 박막 트랜지스터(105)의 소스 전극(141) 및 드레인 전극(142)의 각각을 형성한다.
계속해서, 패시베이션막 형성 공정으로서, 이들 광 센서(107)의 n형 전극(143), p형 전극(144) 및 차광층(145)과, p 채널형의 박막 트랜지스터(106)의 소스 전극(141) 및 드레인 전극(142)과, n 채널형의 박막 트랜지스터(105)의 소스 전극(141) 및 드레인 전극(142)의 각각을 포함하는 층간 절연막(131) 상에 질화 실리콘(SiN)막인 패시베이션막(146)을 형성하여, 각 박막 트랜지스터(105, 106) 및 광 센서(107)를 완성한다.
이 후, 도 26에 도시한 바와 같이 이 패시베이션막(146)에 컨택트홀(147)을 형성하여, n 채널형의 박막 트랜지스터(105)의 드레인 전극(142)을 노출시킨다.
이 상태에서, 이 컨택트홀(147)을 포함하는 패시베이션막(146) 상에 화소 전극(148)을 형성한 후, 이 화소 전극(148)을 포함하는 패시베이션막(146) 상에 배향막(149)을 형성하여 어레이 기판(102)을 완성한다.
계속해서, 이 어레이 기판(102)의 배향막(149)측에, 대향 기판(151)의 배향막(154)측을 대향시켜 부착한 후, 이들 어레이 기판(102)의 배향막(149)과 대향 기판(151)의 배향막(154)과의 사이에 액정(155)을 주입하여 개삽시켜 밀봉하여 액정 표시 장치(101)를 완성한다.
이 후, 이 액정 표시 장치(101)의 대향 기판(151)을 끼워 어레이 기판(102)의 반대측에 백 라이트를 부착한다.
상술한 바와 같이 광 센서(107)로 광전류를 발생시키는 공핍층(168)은 수광부(121)와 n+ 영역(124)의 계면으로부터, 이들 수광부(121) 및 n+ 영역(124)의 각각에 신장하고 있지만, 불순물 농도가 낮은 수광부(121)측으로는 길게 신장하고, 불순물 농도가 높은 n+ 영역(124)측으로는 그다지 신장하지 않는다.
또한, p+ 영역(125)과 게이트 전극(126)과의 사이에 인가되는 전압(Vgp)이 0V인 경우에는, 도 38에 도시한 바와 같이 수광부(121)측으로의 공핍층(168)의 신장이 제1 수광부(122)뿐만 아니라 제2 수광부(123)의 중간부까지 도달한다. 이 경우, 이 공핍층(168)의 수광부(121)측은 게이트 전극(126)으로 차광되고, 이 공핍층(168)의 n+ 영역(124)측은 차광층(145)으로 차광된다.
한편, p+ 영역(125)과 게이트 전극(126)과의 사이에 인가되는 전압(Vgp)이 -5V인 경우에는, 도 39에 도시한 바와 같이 제2 수광부(123)에서의 전압이 p형 전극(144)과 동등(p+ 라이크)하게 되어, 수광부(121)에서의 공핍층(168)은 제1 수광부(122)만이 되므로, 이 공핍층(168)의 수광부(121)측 및 n+ 영역(124)측의 각각이 차광층(145)으로 차광된다.
그 결과, 이 차광층(145)에 의해서 p+ 영역(125)을 피복할 필요가 없게 되고, 이 차광층(145)에 의해 p+ 영역(125)을 피복하지 않고, 이 p+ 영역(125)을 노출시킴으로써, 이 차광층(145)의 면적을 작게 할 수 있다. 따라서, 이 차광층(145)에 의한 각 화소의 개구율의 저하를 방지할 수 있으므로, 고품질의 표시 및 고성능의 판독 기능의 각각을 양립하여 내장된 액정 표시 장치(101)를 제조할 수 있다.
또한, 이 차광층(145)을 n형 전극(143) 및 p형 전극(144)과 동일한 재료로 동일 공정에서 형성함으로써, 제조 공정을 간략화할 수 있다.
도 40은 차광층(145)의 구체적인 형성 개소의 제1 예를 나타내는 레이아웃도이다. 도 40에서는 박막 트랜지스터(105, 106)에 전기적으로 접속되는 신호선(171)을 이용하여 차광층(145)을 형성하고 있다. 이 경우, 광 센서(107)는 각 신호선(171)의 하방에 대향하여 형성되어 있다.
도 40의 차광층(145)은 동층에 형성된 신호선(171)과 일체적으로 형성되고, 또한 n형 전극(143) 및 p형 전극(144)과 동일 재료 및 동일 공정에서 형성된다. 이 차광층(145)은 신호선(171)의 일부의 양측을 각각 폭 방향을 향하여 폭을 넓힌 가늘고 긴 구형 평판 형상으로 형성된다. 또한, 이 차광층(145)은 신호선(171)의 길이 방향을 따라서 신장하고 있으며, 신호선(171)의 중앙부에 형성되어 있다. 이들 신호선(171)에 직교하여 복수의 보조 용량선(172), 주사선(173) 및 센서 제어선(174)의 각각이 상호 평행하게 이격되어 배선되어 있다.
도 41는 차광층(145)의 구체적인 형성 개소의 제2 예를 나타내는 레이아웃 도면이다. 도 41에서는 광 센서(107)에 전압을 공급하는 센서 제어선(174)을 이용하여 차광층(145)을 형성하고 있다. 이 경우, 광 센서(107)는 각 센서 제어선(174)의 하방에 대향하여 설치되어 있다.
이들 각 광 센서(107)의 차광층(145)은 센서 제어선(174)과 일체적으로 형성되고, 또한 n형 전극(143) 및 p형 전극(144)과 동일 재료 및 동일 공정에서 형성된다.
도 41의 차광층(145)은 센서 제어선(174)의 일부의 양측을 각각 폭 방향을 향하여 폭을 넓힌 가늘고 긴 구형 평판 형상으로 형성된다. 또한, 이 차광층(145)은 센서 제어선(174)의 길이 방향을 따라서 신장하고 있으며, 이 센서 제어선(174)의 중앙부에 형성되어 있다.
도 41에서, 각 신호선(171)이 센서 제어선(174)과 교차하는 부분에는 신호선(171)을 폭 방향을 따라서 소정 간격으로 분단한 분단부(175)가 각각 형성되어 있다. 이 분단부(175)를 통한 각 신호선(171)의 길이 방향에 있어서의 각 단부에는 컨택트홀(176)이 형성된다. 이들 컨택트홀(176)은 각 신호선(171)의 단부에 도통하여 개구되어 있다. 이들 컨택트홀(176)에는 분단부(175)에서 분단된 각 신호선(171) 사이를 전기적으로 접속시켜 도통시키는 연결 배선부(177)가 형성된다. 이 연결 배선부(177)는 분단부(175)에서 분단된 각 신호선(171)을 길이 방향을 따라서 연결시키고 있다. 또한, 이 연결 배선부(177)는 신호선(171)이 형성되는 층과는 다른 층에 형성된다.
이와 같이 도 40 및 도 41에서는 광 센서(107)의 차광층(145)을 신호선(171) 또는 센서 제어선(174)을 이용하여, 이들 신호선(171) 또는 센서 제어선(174)과 일체적으로 형성함으로써, 이 차광층(145)에 의한 각 화소의 개구율의 저하를 억제할 수 있다. 이 때문에, 표시 품질과 판독 성능을 향상할 수 있다.
액정 표시 장치(101)의 각 광 센서(107)의 n+ 영역(124)에 5V의 전압을 인가한 경우(Vnp=5V)에는, 도 42에 도시한 바와 같이 이들 각 광 센서(107)의 차광층(145)의 전위가 약 2V 이상에서는, 이들 광 센서(107)의 수광부(121)에서의 광전류가 높다. 이에 대하여, 각 광 센서(107)의 차광층(145)의 전위가 약 2V보다 낮아지면, 이들 광 센서(107)의 수광부(121)에서의 광전류가 저하된다.
이 때, 이들 광 센서(107)가 실제 디바이스인 경우에는, 이들 각 광 센서(107)의 n+ 영역(124)의 전위가 2.5V 이상 5V 이하의 범위에서 변동한다. 그리고, 이들 각 광 센서(107)의 차광층(145)의 전위가 n+ 영역(124)의 전위의 변동 범위 내에 있으면, 이들 광 센서(107)의 광 감도의 저하를 방지할 수 있다.
또한, 동시에 이들 광 센서(107)의 차광층(145)의 전위를 이들 광 센서(107)의 n+ 영역(124)의 전위와 동일하게 함으로써, 이들 광 센서(107)의 차광층(145)에 공급하는 전하가 다른 전원과 상이한 경우에 필요한 새로운 전원 배선을 설치하는 필요를 없앨 수 있다. 이 때문에, 이들 새로운 전원 배선을 형성함으로써 개구율의 저하를 피할 수 있어, 어레이 기판(102)의 각 화소의 개구율의 저하를 억제할 수 있다. 이들 결과, 개구율을 저하시키지 않고 광 감도의 저하를 방지할 수 있기 때문에, 고성능의 판독 기능과 고품질의 표시를 구비한 액정 표시 장치(101)를 실현할 수 있다.
상기 각 실시예에서는, 액정 표시 장치(101)에 이용되는 어레이 기판(102)에 대하여 설명했지만, 유기 EL(Electro Luminescence) 소자에 이용되는 회로 기판이더라도, 대응시켜 이용할 수 있다.
상기 각 실시예에서는, 어레이 기판(102)에 형성되는 TFT는, 소위 톱 게이트형 TFT(어레이 기판 위에, 채널, 게이트 절연막, 게이트 전극이 이 순서대로 형성되는 TFT)인 것으로서 기재한 부분은, 보텀 게이트형 TFT(어레이 기판 위에, 게이트 전극, 게이트 절연막, 채널이 이 순서대로 형성되는 TFT)에 대해서도 적절하게 변형을 실시함으로써 적용 가능하다.
이상 설명한 바에 따르면, 본 발명은 제조 비용을 들이지 않고 충분한 광전류를 얻을 수 있다.
도 1은 본 발명에 따른 표시 장치의 제1 실시예의 개략 구성도.
도 2는 화소 어레이부(1)의 일부를 나타내는 블록도.
도 3은 도 2의 일부를 상세하게 나타내는 회로도.
도 4는 SRAM의 내부 구성을 나타내는 회로도.
도 5는 화상 취득의 모습을 나타내는 도면.
도 6은 도 3에 도시한 포토다이오드 D1, D2의 구조를 나타내는 단면도.
도 7은 포토다이오드 D1, D2의 상면도.
도 8은 포토다이오드 D1, D2의 사시도.
도 9는 포토다이오드 D1, D2 내에 형성되는 공핍층의 모습을 나타내는 도면.
도 10은 p- 영역 대신에 n- 영역을 형성한 포토다이오드의 단면도.
도 11은 포토다이오드 D1, D2의 전기 특성을 나타내는 도면.
도 12는 포토다이오드 D1, D2의 전기 특성을 나타내는 도면.
도 13은 도 6에 도시한 p+ 영역(46), p- 영역(47) 및 n+ 영역(48)으로 이루어지는 포토다이오드 D1, D2의 전기적 특성을 나타내는 도면.
도 14는 비교를 위해서 나타내는 p+ 영역(46), p- 영역(47) 및 n+ 영역(48)으로 이루어지는 포토다이오드 D1, D2의 전기적 특성을 나타내는 도면.
도 15는 포토다이오드 D1, D2의 제조 공정을 나타내는 도면.
도 16은 n 채널 TFT의 제조 공정을 나타내는 도면.
도 17은 p 채널 TFT의 제조 공정을 나타내는 도면.
도 18은 Vgp=Vnp로 한 경우의 포토다이오드의 I-V 특성을 나타내는 도면.
도 19는 표시 장치의 단면 구조를 나타내는 단면도.
도 20은 본 실시예의 표시 장치의 단면 구조를 나타내는 도면.
도 21은 본 실시예의 표시 장치의 평면도.
도 22는 어레이 기판(21)과 대향 기판(24)과의 위치 관계를 도 6과는 반대로 한 경우의 단면도.
도 23은 어레이 기판(21)과 대향 기판(24)과의 위치 관계를 도 6과는 반대로 한 경우의 평면도.
도 24는 포토다이오드 D1, D2의 하방에 금속막으로 이루어지는 차광층(20)을 배치한 도면.
도 25는 포토다이오드 D1, D2의 제조 공정을 나타내는 도면.
도 26은 본 발명의 액정 표시 장치의 제3 실시예를 나타내는 설명 단면도.
도 27은 도 26의 액정 표시 장치의 광 센서를 나타내는 설명 상면도.
도 28은 도 26의 액정 표시 장치의 투광성 기판 상에 비정질 반도체막을 형성한 상태를 나타내는 설명 단면도.
도 29는 도 27의 액정 표시 장치의 제조 공정을 나타내는 공정 단면도.
도 30은 도 29에 계속되는 공정 단면도.
도 31은 도 30에 계속되는 공정 단면도.
도 32는 도 31에 계속되는 공정 단면도.
도 33은 도 32에 계속되는 공정 단면도.
도 34는 도 33에 계속되는 공정 단면도.
도 35는 도 34에 계속되는 공정 단면도.
도 36은 도 35에 계속되는 공정 단면도.
도 37은 도 36에 계속되는 공정 단면도.
도 38은 광전 변환 소자의 p형 전극부와 게이트 전극과의 사이의 전압이 0V인 경우의 동작을 나타내는 설명 사시도.
도 39는 광전 변환 소자의 p형 전극부와 게이트 전극과의 사이의 전압이 -5V인 경우의 동작을 나타내는 설명 사시도.
도 40은 차광층(145)의 구체적인 형성 개소의 제1 예를 나타내는 레이아웃도.
도 41은 차광층(145)의 구체적인 형성 개소의 제2 예를 나타내는 레이아웃도.
도 42는 차광부의 전위와 광전류와의 관계를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 화소 어레이부
2 : 신호선 구동 회로
3 : 주사선 구동 회로
4 : 검출 회로, 출력 회로
31 : 유리 기판
32 : 반도체 기판
33 : 로직 IC

Claims (24)

  1. 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와,
    광전 변환 소자를 구비하고,
    상기 광전 변환 소자는,
    기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과,
    상기 제1 반도체 영역에 접속되는 제1 전극과,
    상기 제3 반도체 영역에 접속되는 제2 전극을 가지며,
    상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고,
    상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고,
    상기 제2 반도체 영역은 상기 제1 도전형 불순물을 상기 제1 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성되는 표시 장치.
  2. 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와,
    광전 변환 소자를 구비하고,
    상기 광전 변환 소자는,
    기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과,
    상기 제1 반도체 영역에 접속되는 제1 전극과,
    상기 제3 반도체 영역에 접속되는 제2 전극을 가지며,
    상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고,
    상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고,
    상기 제2 반도체 영역은 상기 제2 도전형 불순물을 상기 제2 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성되는 표시 장치.
  3. 제1항에 있어서,
    상기 제2 반도체 영역은 상기 제1 및 제3 반도체 영역보다 기판 수평 방향의 사이즈가 큰 표시 장치 ．
  4. 제2항에 있어서,
    상기 제2 반도체 영역은 상기 제1 및 제3 반도체 영역보다 기판 수평 방향의 사이즈가 큰 표시 장치．
  5. 제1항에 있어서,
    상기 제1, 제2 및 제3 반도체 영역은 다결정 실리콘으로 형성되는 표시 장치.
  6. 제2항에 있어서,
    상기 제1, 제2 및 제3 반도체 영역은 다결정 실리콘으로 형성되는 표시 장치.
  7. 절연 기판 상에 형성되는 기판 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과,
    상기 제1, 제2 및 제3 반도체 영역의 상면에 형성되는 제1 절연층과,
    상기 제1 절연층의 상면의 일부에 형성되는 게이트 전극과,
    상기 제1 절연층 및 상기 게이트 전극의 상면에 형성되는 제2 절연층과,
    상기 제1 및 제2 절연층의 일부에 형성된 컨택트를 통하여, 상기 제1 및 제3 반도체 영역에 접속되는 전극층을 구비하며,
    상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고,
    상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고,
    상기 제2 반도체 영역은 상기 제1 도전형 불순물을 상기 제1 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성되는 광전 변환 소자.
  8. 제7항에 있어서,
    상기 전극층에는 플러스의 바이어스 전압이 인가되고, 또한 상기 게이트 전극은 대략 0V로 설정되는 광전 변환 소자.
  9. 제7항에 있어서,
    상기 전극층에는 플러스의 바이어스 전압이 인가되고, 또한 상기 게이트 전극에는 마이너스의 게이트 전압이 인가되는 광전 변환 소자.
  10. 제7항에 있어서,
    상기 전극층에는 플러스의 바이어스 전압이 인가되고, 또한 상기 게이트 전극에는 온도가 높아짐에 따라 저하되는 게이트 전압이 인가되는 광전 변환 소자.
  11. 제7항에 있어서,
    상기 전극층에 인가되는 바이어스 전압과 상기 게이트 전극에 인가되는 게이트 전압은 동일한 광전 변환 소자.
  12. 절연 기판 상의 수평 방향으로 순서대로 인접 배치되는 제1, 제2 및 제3 반도체 영역과,
    상기 제1, 제2 및 제3 반도체 영역의 상면에 형성되는 제1 절연층과,
    상기 제1 절연층의 상면의 일부에 형성되는 게이트 전극과,
    상기 제1 절연층 및 상기 게이트 전극의 상면에 형성되는 제2 절연층과,
    상기 제1 및 제2 절연층의 일부에 형성된 컨택트를 통하여, 상기 제1 및 제3 반도체 영역에 접속되는 전극층을 구비하며,
    상기 제1 반도체 영역은 제1 도전형 불순물을 제1 도우즈량만큼 주입하여 형성되고,
    상기 제3 반도체 영역은 제2 도전형 불순물을 제2 도우즈량만큼 주입하여 형성되고,
    상기 제2 반도체 영역은 상기 제2 도전형 불순물을 상기 제2 도우즈량보다 소량의 제3 도우즈량만큼 주입하여 형성되는 광전 변환 소자.
  13. 종횡으로 배열되는 신호선 및 주사선의 각 교점 부근에 형성되는 화소 각각의 내부에 설치되는 표시 소자와,
    상기 표시 소자의 각각에 대응하여 적어도 한 개씩 설치되고, 각각이 피사체의 소정 범위의 촬상을 행하는 광전 변환 소자와,
    상기 표시 소자 및 상기 광전 변환 소자가 형성된 어레이 기판과,
    액정층을 끼워 상기 어레이 기판에 대향 배치되는 대향 기판과,
    상기 어레이 기판을 끼워 상기 액정층에 대향 배치되고, 상기 액정층에 광을 공급하는 백 라이트를 구비하고,
    상기 어레이 기판은 상기 백 라이트로부터의 직접 광이 상기 광전 변환 소자에 입사되지 않도록 해당 광을 차단하는 차광층을 갖는 표시 장치.
  14. 제13항에 있어서,
    상기 광전 변환 소자에 의해 화상 취득을 행하는 대상물은 상기 대향 기판에 대향하여 배치되는 표시 장치.
  15. 제13항에 있어서,
    상기 표시 소자 및 상기 광전 변환 소자는 폴리실리콘을 재료로서 형성되고,
    상기 광전 변환 소자의 폴리실리콘의 결정 사이즈는 상기 표시 소자의 폴리실리콘의 결정 사이즈보다 변동이 큰 표시 장치.
  16. 제13항에 있어서,
    상기 표시 소자 및 상기 광전 변환 소자는 폴리실리콘을 재료로서 형성되고,
    상기 광전 변환 소자의 폴리실리콘의 결함 밀도는 상기 표시 소자의 폴리실리콘의 결함 밀도보다 큰 표시 장치.
  17. 제13항에 있어서,
    상기 차광층은 상기 광전 변환 소자의 형성 영역에 조사된 레이저의 에너지를 흡수하는 표시 장치.
  18. 서로 전기적으로 접속되어 인접 배치되는 제1 및 제2 수광부와,
    상기 제1 수광부와 전기적으로 접속되고, 상기 제1 수광부를 끼워 상기 제2 수광부와 반대측에 배치되는 제1 도전형의 제1 전극부와,
    상기 제2 수광부와 전기적으로 접속되고, 상기 제2 수광부를 끼워 상기 제1 수광부와 반대측에 배치되는 제2 도전형의 제2 전극부와,
    제1 절연층을 끼워, 상기 제2 수광부의 적어도 일부에 대향 배치되는 게이트 전극과,
    제2 절연층을 끼워, 상기 게이트 전극의 적어도 일부에 대향 배치되어, 상기 제1 수광부 전체를 피복하는 차광부를 구비하는 광전 변환 소자.
  19. 제18항에 있어서,
    상기 제1 전극부, 상기 제1 수광부, 상기 제2 수광부 및 상기 제2 전극부는 동일한 높이의 층으로 순서대로 근접 배치되는 광전 변환 소자.
  20. 제18항에 있어서,
    상기 제1 및 제2 수광부의 길이 방향의 길이는 상기 제1 및 제2 전극부의 길이 방향의 길이와 대략 같고, 상기 차광부의 길이 방향의 길이는 상기 제1 및 제2 수광부의 길이 방향의 길이보다 긴 광전 변환 소자.
  21. 제18항에 있어서,
    상기 차광부는 상기 제2 수광부의 일부만을 피복하고,
    상기 게이트 전극은 상기 제2 수광부의 일부만을 피복하는 광전 변환 소자.
  22. 제18항에 있어서,
    상기 제1 및 제2 전극부의 한쪽은 n형 전극부이고,
    상기 차광부의 전위는 상기 n형 전극부의 전위와 대략 동일한 광전 변환 소자.
  23. 투광성 기판과,
    상기 투광성 기판 상에 형성되는 광전 변환 소자와,
    상기 광전 변환 소자를 끼워 상기 투광성 기판과 반대측으로부터 입사되는 광을 차광하는 차광부를 구비하며,
    상기 광전 변환 소자는,
    서로 전기적으로 접속되어 인접 배치되는 제1 및 제2 수광부와,
    상기 제1 수광부와 전기적으로 접속되고, 상기 제1 수광부를 끼워 상기 제2 수광부와 반대측에 배치되는 제1 도전형의 제1 전극부와,
    상기 제2 수광부와 전기적으로 접속되고, 상기 제2 수광부를 끼워 상기 제1 수광부와 반대측에 배치되는 제2 도전형의 제2 전극부와,
    제1 절연층을 끼워, 상기 제2 수광부의 적어도 일부에 대향 배치되는 게이트 전극을 갖는 표시 장치.
  24. 제23항에 있어서,
    상기 제1 및 제2 전극부 중 적어도 한쪽에 전기적으로 접속되는 배선부를 구비하고,
    상기 차광부는 상기 배선부와 동일 재료로 형성되는 표시 장치.
KR1020040066678A 2003-08-25 2004-08-24 표시 장치 및 광전 변환 소자 KR100669270B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00300476 2003-08-25
JP2003300467 2003-08-25
JPJP-P-2003-00300467 2003-08-25
JP2003300476 2003-08-25
JPJP-P-2003-00421026 2003-12-18
JP2003421026 2003-12-18
JP2004150826 2004-05-20
JPJP-P-2004-00150826 2004-05-20

Publications (2)

Publication Number Publication Date
KR20050022358A true KR20050022358A (ko) 2005-03-07
KR100669270B1 KR100669270B1 (ko) 2007-01-16

Family

ID=34109013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040066678A KR100669270B1 (ko) 2003-08-25 2004-08-24 표시 장치 및 광전 변환 소자

Country Status (6)

Country Link
US (1) US7164164B2 (ko)
EP (1) EP1511084A2 (ko)
KR (1) KR100669270B1 (ko)
CN (1) CN100340914C (ko)
SG (1) SG109571A1 (ko)
TW (1) TWI288266B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101309174B1 (ko) * 2006-11-15 2013-09-23 삼성디스플레이 주식회사 표시 장치와 그 제조 방법

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053967B2 (en) * 2002-05-23 2006-05-30 Planar Systems, Inc. Light sensitive display
US7408598B2 (en) * 2002-02-20 2008-08-05 Planar Systems, Inc. Light sensitive display with selected interval of light sensitive elements
US7009663B2 (en) * 2003-12-17 2006-03-07 Planar Systems, Inc. Integrated optical light sensitive active matrix liquid crystal display
US20080048995A1 (en) * 2003-02-20 2008-02-28 Planar Systems, Inc. Light sensitive display
US20080084374A1 (en) * 2003-02-20 2008-04-10 Planar Systems, Inc. Light sensitive display
CN1595477A (zh) * 2003-09-08 2005-03-16 三洋电机株式会社 显示装置
US7612818B2 (en) * 2004-03-29 2009-11-03 Toshiba Matsushita Display Technology Co., Ltd. Input sensor containing display device and method for driving the same
US7773139B2 (en) * 2004-04-16 2010-08-10 Apple Inc. Image sensor with photosensitive thin film transistors
US20070109239A1 (en) * 2005-11-14 2007-05-17 Den Boer Willem Integrated light sensitive liquid crystal display
JP4854745B2 (ja) * 2006-10-11 2012-01-18 シャープ株式会社 液晶表示装置
WO2008044371A1 (fr) * 2006-10-13 2008-04-17 Sharp Kabushiki Kaisha Affichage à cristaux liquides
JPWO2008047677A1 (ja) * 2006-10-19 2010-02-25 シャープ株式会社 表示装置
JP4497328B2 (ja) * 2006-10-25 2010-07-07 セイコーエプソン株式会社 電気光学装置及び電子機器
DE102007057089B4 (de) * 2006-12-22 2010-04-29 Lg Display Co., Ltd. Flüssigkristallanzeige mit Photosensor und Herstellungsverfahren derselben
US20110001728A1 (en) * 2007-03-26 2011-01-06 Sharp Kabushiki Kaisha Pointing device and display device using the same
WO2008126768A1 (ja) * 2007-04-09 2008-10-23 Sharp Kabushiki Kaisha 表示装置
CN101636644B (zh) * 2007-04-09 2011-08-31 夏普株式会社 显示装置
WO2008126871A1 (ja) * 2007-04-09 2008-10-23 Sharp Kabushiki Kaisha 液晶表示装置
CN101595514B (zh) 2007-04-25 2011-11-30 夏普株式会社 显示装置及其制造方法
US8575614B2 (en) * 2007-04-25 2013-11-05 Sharp Kabushiki Kaisha Display device
US20100045642A1 (en) * 2007-05-18 2010-02-25 Masakazu Satoh Display device
CN101611499B (zh) * 2007-05-18 2011-06-22 夏普株式会社 显示装置
US8309901B2 (en) 2007-05-18 2012-11-13 Sharp Kabushiki Kaisha Display device adjusting luminance of display based at least on detections by ambient light sensors
JP2008306080A (ja) * 2007-06-11 2008-12-18 Hitachi Ltd 光センサ素子、およびこれを用いた光センサ装置、画像表示装置
US8110887B2 (en) 2007-06-21 2012-02-07 Sharp Kabushiki Kaisha Photodetector and display device provided with the same
WO2008156023A1 (ja) * 2007-06-21 2008-12-24 Sharp Kabushiki Kaisha 光検出装置、及びそれを備えた表示装置
US8179483B2 (en) * 2007-07-13 2012-05-15 Sharp Kabushiki Kaisha Liquid crystal display device
US8059222B2 (en) * 2007-07-19 2011-11-15 Sharp Kabushiki Kaisha Display device and method for manufacturing the same
US8179386B2 (en) * 2007-08-10 2012-05-15 Sharp Kabushiki Kaisha Optical sensor and display device provided with the same
WO2009025223A1 (ja) * 2007-08-21 2009-02-26 Sharp Kabushiki Kaisha 表示装置
KR100884458B1 (ko) * 2007-09-14 2009-02-20 삼성모바일디스플레이주식회사 유기전계발광장치 및 그의 제조 방법
US7999259B2 (en) * 2007-12-19 2011-08-16 Sony Corporation Display device having a photodiode whose p region has an edge width different than that of the n region
JP5154365B2 (ja) * 2007-12-19 2013-02-27 株式会社ジャパンディスプレイウェスト 表示装置
US7915648B2 (en) * 2007-12-25 2011-03-29 Sony Corporation Light-receiving element and display device
JP5285365B2 (ja) * 2007-12-25 2013-09-11 株式会社ジャパンディスプレイウェスト 受光素子および表示装置
JP4530179B2 (ja) * 2008-01-22 2010-08-25 Ｏｋｉセミコンダクタ株式会社 フォトダイオードおよびそれを備えた紫外線センサ、並びにフォトダイオードの製造方法
US20100295756A1 (en) * 2008-01-31 2010-11-25 Keisuke Yoshida Display device and active matrix substrate
KR100958028B1 (ko) * 2008-02-13 2010-05-17 삼성모바일디스플레이주식회사 광센서 및 그를 이용한 평판표시장치
JP2009198703A (ja) * 2008-02-20 2009-09-03 Sony Corp 液晶表示装置およびその製造方法
JP2009238769A (ja) * 2008-03-25 2009-10-15 Toshiba Corp 薄膜フォトダイオード及び表示装置
GB2459647A (en) * 2008-04-28 2009-11-04 Sharp Kk Photosensitive structure with a light shading layer
JP5137680B2 (ja) * 2008-05-08 2013-02-06 株式会社ジャパンディスプレイウェスト 液晶表示装置
US20090293954A1 (en) * 2008-05-30 2009-12-03 Semiconductor Energy Laboratory Co., Ltd. Photoelectric Conversion Device And Method For Manufacturing The Same
JP4799696B2 (ja) * 2008-06-03 2011-10-26 シャープ株式会社 表示装置
US20110122111A1 (en) * 2008-06-03 2011-05-26 Christopher Brown Display device
US20110096049A1 (en) * 2008-07-02 2011-04-28 Sharp Kabushiki Kaisha Display device
US20110102393A1 (en) * 2008-07-02 2011-05-05 Sharp Kabushiki Kaisha Display device
WO2010007890A1 (ja) * 2008-07-16 2010-01-21 シャープ株式会社 表示装置
KR101020903B1 (ko) * 2008-08-06 2011-03-09 엘지이노텍 주식회사 송신장치, 표시장치 및 원격 신호 입력 시스템
JP5258891B2 (ja) * 2008-09-02 2013-08-07 シャープ株式会社 表示装置
JP5116851B2 (ja) * 2008-09-02 2013-01-09 シャープ株式会社 表示装置
JP2010073974A (ja) * 2008-09-19 2010-04-02 Toshiba Corp 光検出素子、光検出装置、及び、光検出機能付き表示装置
WO2010035544A1 (ja) * 2008-09-29 2010-04-01 シャープ株式会社 フォトダイオードおよびその製造方法ならびにフォトダイオードを備えた表示装置
US20110175535A1 (en) * 2008-09-30 2011-07-21 Sharp Kabushiki Kaisha Semiconductor device, method for manufacturing same and display device
JP5275739B2 (ja) * 2008-10-03 2013-08-28 株式会社ジャパンディスプレイウェスト センサ素子およびその駆動方法
US20110194036A1 (en) * 2008-10-09 2011-08-11 Sharp Kabushiki Kaisha Photodiode, photodiode-equipped display device, and fabrication method therefor
RU2471265C1 (ru) * 2008-10-23 2012-12-27 Шарп Кабусики Кайся Полупроводниковое устройство, способ его изготовления и дисплейное устройство
US8460954B2 (en) * 2008-10-27 2013-06-11 Sharp Kabushiki Kaisha Semiconductor device, method for manufacturing same, and display device
WO2010084725A1 (ja) 2009-01-23 2010-07-29 シャープ株式会社 半導体装置およびその製造方法ならびに表示装置
EP2392964A4 (en) 2009-03-02 2013-06-05 Sharp Kk DISPLAY DEVICE
JP4924634B2 (ja) * 2009-03-04 2012-04-25 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
WO2010103802A1 (ja) * 2009-03-13 2010-09-16 シャープ株式会社 半導体装置およびその製造方法
US8415678B2 (en) 2009-05-21 2013-04-09 Sharp Kabushiki Kaisha Semiconductor device and display device
JP2010277378A (ja) * 2009-05-29 2010-12-09 Hitachi Displays Ltd 液晶表示装置
JP2012164686A (ja) 2009-06-16 2012-08-30 Sharp Corp 光センサおよび表示装置
WO2011001874A1 (ja) 2009-06-30 2011-01-06 シャープ株式会社 センサ回路及び表示装置
WO2011040094A1 (ja) * 2009-09-30 2011-04-07 シャープ株式会社 表示装置
WO2011040273A1 (ja) * 2009-09-30 2011-04-07 シャープ株式会社 半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置
CN102511027B (zh) 2009-09-30 2014-07-30 夏普株式会社 显示装置
WO2011043183A1 (ja) 2009-10-07 2011-04-14 シャープ株式会社 半導体装置およびその製造方法、ならびに半導体装置を備えた表示装置
KR101113421B1 (ko) * 2009-11-23 2012-03-13 삼성모바일디스플레이주식회사 액정 표시 장치
CN102667905A (zh) 2009-11-30 2012-09-12 夏普株式会社 显示装置
KR101672344B1 (ko) * 2010-05-20 2016-11-04 삼성전자주식회사 광센싱 회로, 상기 광센싱 회로의 구동 방법, 및 상기 광센싱 회로를 채용한 광센싱 장치
JP2012019146A (ja) * 2010-07-09 2012-01-26 Sony Corp 撮像装置、表示撮像装置および電子機器
US9310923B2 (en) 2010-12-03 2016-04-12 Apple Inc. Input device for touch sensitive devices
US8638320B2 (en) 2011-06-22 2014-01-28 Apple Inc. Stylus orientation detection
US9329703B2 (en) 2011-06-22 2016-05-03 Apple Inc. Intelligent stylus
US8928635B2 (en) 2011-06-22 2015-01-06 Apple Inc. Active stylus
US9557845B2 (en) 2012-07-27 2017-01-31 Apple Inc. Input device for and method of communication with capacitive devices through frequency variation
US9652090B2 (en) 2012-07-27 2017-05-16 Apple Inc. Device for digital communication through capacitive coupling
US9176604B2 (en) 2012-07-27 2015-11-03 Apple Inc. Stylus device
US10048775B2 (en) 2013-03-14 2018-08-14 Apple Inc. Stylus detection and demodulation
CN103383946B (zh) 2013-07-12 2016-05-25 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法
US10845901B2 (en) 2013-07-31 2020-11-24 Apple Inc. Touch controller architecture
JP2015102642A (ja) 2013-11-22 2015-06-04 セイコーエプソン株式会社 回路基板、入力機能付電気光学装置、および電子機器
US10067618B2 (en) 2014-12-04 2018-09-04 Apple Inc. Coarse scan and targeted active mode scan for touch
KR102542844B1 (ko) * 2016-04-07 2023-06-12 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시 장치 및 이의 제조 방법
US10474277B2 (en) 2016-05-31 2019-11-12 Apple Inc. Position-based stylus communication
CN110391269A (zh) 2018-04-23 2019-10-29 京东方科技集团股份有限公司 显示装置、显示面板及其制备方法
JP7274284B2 (ja) 2018-12-21 2023-05-16 株式会社ジャパンディスプレイ 検出装置
CN113488507A (zh) * 2021-03-30 2021-10-08 华为技术有限公司 一种显示面板、显示模组及电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2959682B2 (ja) 1991-03-20 1999-10-06 日本電信電話株式会社 フォトダイオード
JP2878137B2 (ja) 1994-06-29 1999-04-05 シャープ株式会社 増幅型光電変換素子、それを用いた増幅型固体撮像装置、及び増幅型光電変換素子の製造方法
JPH09199752A (ja) * 1996-01-22 1997-07-31 Canon Inc 光電変換装置及び画像読取装置
JP4027465B2 (ja) * 1997-07-01 2007-12-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその製造方法
TW493098B (en) * 1997-09-19 2002-07-01 Alps Electric Co Ltd Liquid crystal display
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
US7030551B2 (en) 2000-08-10 2006-04-18 Semiconductor Energy Laboratory Co., Ltd. Area sensor and display apparatus provided with an area sensor
US6747290B2 (en) 2000-12-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Information device
US7265740B2 (en) 2002-08-30 2007-09-04 Toshiba Matsushita Display Technology Co., Ltd. Suppression of leakage current in image acquisition

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101309174B1 (ko) * 2006-11-15 2013-09-23 삼성디스플레이 주식회사 표시 장치와 그 제조 방법

Also Published As

Publication number Publication date
TW200521540A (en) 2005-07-01
SG109571A1 (en) 2005-03-30
CN100340914C (zh) 2007-10-03
CN1624556A (zh) 2005-06-08
KR100669270B1 (ko) 2007-01-16
US20050045881A1 (en) 2005-03-03
EP1511084A2 (en) 2005-03-02
US7164164B2 (en) 2007-01-16
TWI288266B (en) 2007-10-11

Similar Documents

Publication Publication Date Title
KR100669270B1 (ko) 표시 장치 및 광전 변환 소자
JP4737956B2 (ja) 表示装置および光電変換素子
US8803151B2 (en) Semiconductor device
US8619208B2 (en) Display and method for manufacturing display
KR100607619B1 (ko) 화상 취득시의 누설 전류의 억제
US7235814B2 (en) Active matrix display device and method of manufacturing the same
US20090278121A1 (en) System for displaying images and fabrication method thereof
US7462863B2 (en) Thin film phototransistor, active matrix substrate using the phototransistor, and image scanning device using the substrate
JP4255527B2 (ja) 半導体装置
KR20080056648A (ko) 고감도 광 센서 소자 및 그를 이용한 광 센서 장치
KR20090056826A (ko) 광센서 및 표시 장치
CN111244196B (zh) 光感薄膜晶体管、显示面板及显示装置
CN212461692U (zh) 半导体装置
TW200405102A (en) Opto-electronic apparatus and manufacturing method of semiconductor apparatus
CN114122017A (zh) 一种显示面板及其制作方法
US7915648B2 (en) Light-receiving element and display device
WO2010146737A1 (ja) 表示パネル用基板および表示装置
US7388625B2 (en) Thin-film transistor array substrate and liquid crystal display device
US20150187830A1 (en) Photosensitive unit, array substrate of display panel and manufacturing method thereof
JP4251622B2 (ja) 液晶表示装置
JP2005107383A (ja) 液晶表示装置
US20130207190A1 (en) Semiconductor device, and method for producing same
JP4675580B2 (ja) 表示装置
JP2004140338A (ja) 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法
JP2004119494A (ja) 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131230

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161230

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 13