JP2004119494A - 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法 - Google Patents
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Abstract
【課題】スイッチング素子の多結晶シリコン膜と同層の多結晶シリコン膜を光センサ素子の半導体層として用いた場合に、スイッチング素子の特性を劣化されることなく光センサ素子の感度を向上させる。
【解決手段】光センサ素子５０のＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の接合面を多結晶シリコン膜の表面に対して傾斜するように形成することにより、ＰＮ接合面の面積を拡大して光をより吸収しやすくする。
【選択図】 図４
【解決手段】光センサ素子５０のＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の接合面を多結晶シリコン膜の表面に対して傾斜するように形成することにより、ＰＮ接合面の面積を拡大して光をより吸収しやすくする。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、画面入力機能の実現に用いられる光センサ素子、これを用いた平面表示装置、光センサ素子を製造する方法、平面表示装置を製造する方法に関する。
【０００２】
【従来の技術】
近年、液晶などを用いた平面表示装置は、薄型軽量、低消費電力という大きな利点があることから、パーソナルコンピュータや携帯電話などの表示画面として広く用いられている。さらに、タッチパネルやペン入力といった画面入力機能を備えることで、その用途の拡大が進んでいる。しかしながら、画面入力機能を備えるためには、そのための部品を追加することとなり、コストが上がってしまうこととなる。
【０００３】
従来の平面表示装置では、画素毎に配置されたスイッチング素子を駆動するための駆動回路は、スイッチング素子が集積された透明基板に対して外付け部品として構成されていたが、この駆動回路を透明基板上に取り込み可能とする技術が開発された。これは、画素毎のスイッチング素子と駆動回路を構成するスイッチング素子を製造工程を増やさずに形成するものである。その概略は、透明基板上に非晶質シリコン膜を形成し、エキシマレーザアニール（ＥＬＡ）法により多結晶化して多結晶シリコン膜とし、各スイッチング素子の半導体層となる原型が形作られるようにエッチングし、不純物を注入することにより多結晶半導体層とするものである。
【０００４】
これと同様にして、画面入力機能に必要な部品を透明基板上に取り込むことにより、トータルコストを抑えることが考えられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、画面入力機能に必要な部品に光センサ素子を用いることとし、スイッチング素子と光センサ素子を透明基板上に同じ製造工程で形成しようとする場合には、次のような問題がある。
【０００６】
光センサ素子の感度は、多結晶半導体層の膜厚が厚いほど高くなる。これは、膜厚が厚いほど光の吸収量が多くなり、光量に応じた電流の出力が増加することによるものである。一方、電子や正孔の高移動度が得られる多結晶半導体層の膜厚は３０［ｎｍ］〜８０［ｎｍ］程度である。この範囲の厚さでは光センサ素子の電流出力はそれほど大きくならない。
【０００７】
このため、光センサ素子の感度を高めるために半導体層の膜厚を厚くすると、多結晶半導体層をエキシマレーザアニール法により形成することが難しくなり、スイッチング素子における電子や正孔の移動度の低下や閾値電圧の不均一化といった特性劣化を招く要因となる。
【０００８】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、スイッチング素子の多結晶シリコン膜と同層の多結晶シリコン膜を半導体層として用いた場合に、スイッチング素子の特性を劣化されることなく感度を向上させ得る光センサ素子、これを用いた平面表示装置を提供することにある。
【０００９】
本発明の別の目的は、この光センサ素子の製造方法、平面表示装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
第１の本発明に係る光センサ素子は、透明基板上に形成された多結晶シリコン膜にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域とを備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域との接合面が前記多結晶シリコン膜の表面に対して傾斜するように形成されたことを特徴とする。
【００１１】
本発明にあっては、光センサ素子のＰ型不純物領域とＮ型不純物領域の接合面を多結晶シリコン膜の表面に対して傾斜するように形成したことで、ＰＮ接合面の面積を拡大させ、光をより吸収しやすくしている。
【００１２】
前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする。
【００１３】
前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする。
【００１４】
第２の本発明に係る光センサ素子の製造方法は、透明基板上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、を有することを特徴とする。
【００１５】
本発明にあっては、光センサ素子については、ゲート電極をその側壁が多結晶シリコン膜の表面に対して傾斜するようにエッチングし、このゲート電極をマスクとして用いて多結晶シリコン膜に不純物を注入するようにしたことで、不純物の注入量が傾斜部分で連続的に変化するようにして、予め注入されていた不純物とここで注入する不純物との接合面が傾斜するようにしている。
【００１６】
なお、光センサ素子については、予め注入しておく不純物をＰ型不純物とした場合には、ここで注入する不純物はＮ型不純物とし、予め注入しておく不純物をＮ型不純物とした場合には、ここで注入する不純物はＰ型不純物とする。
【００１７】
前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする。
【００１８】
第３の本発明に係る平面表示装置は、画素がマトリクス状に形成された第１透明基板と、第１透明基板に対向して配置された第２透明基板と、第１透明基板と第２透明基板との間隙に配置された表示層と、第２透明基板の第１透明基板との反対側に配置されたバックライトと、前記画素毎に設けられ、半導体層が多結晶シリコン膜によって形成されたスイッチング素子と、半導体層が前記多結晶シリコン膜と同層の多結晶シリコン膜によって形成され、当該半導体層にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域を備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域の接合面が当該半導体層の表面に対して傾斜するように形成された光センサ素子と、を有することを特徴とする。
【００１９】
前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする。
【００２０】
前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする。
【００２１】
第４の本発明に係る平面表示装置の製造方法は、第１透明基板上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、第１透明基板と第２透明基板を対向して配置し、その間隙に表示層を形成する工程と、第２透明基板の第１透明基板との反対側にバックライトを配置する工程と、を有することを特徴とする。
【００２２】
前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本実施の形態について図面を用いて説明する。
【００２４】
［第１の実施の形態］
図１は、一実施の形態における平面表示装置の全体的な概略構成を示す平面図である。ここでは、一例として表示層を液晶で形成した平面表示装置について説明する。走査線駆動回路１１、信号線駆動回路１２、画素部１３が、第１透明基板（以下「アレイ基板」という）１上に同一の製造プロセスにより一体的に形成される。走査線駆動回路１１からの走査線Ｙ１〜Ｙｎ（以下、総称して「Ｙ」という）と信号線駆動回路１２からの信号線Ｓ１〜Ｓｍ（以下、総称して「Ｓ」という）は、画素部１３上で交差するように配線される。各交差部には画素１４が配置され、画素１４はアレイ基板１上にマトリクス状に形成される。本平面表示装置は、各画素１４毎にスイッチング素子を配置したアクティブマトリクス型である。ここでは、各画素毎のスイッチング素子の一例として薄膜トランジスタ（以下「画素トランジスタ」という）を用いる。
【００２５】
図２は、画素１４の構成を示す平面図である。同図では、信号線Ｓ１とＳ２、および走査線Ｙ１とＹ２により囲まれた領域に形成された画素を示している。同図に示すように、画素１４は、画素トランジスタ１０、補助容量２０、受光部２４、画素電極２５を備えた構成である。受光部２４は、受光量に応じて電流を発生する光センサ素子５０と、光センサ素子５０で発生した電流を所定の電気信号に変換する電気信号変換回路５１を備えた構成である。ここでは、光センサ素子５０にゲート制御型のダイオードを用いる。
【００２６】
画素トランジスタ１０のゲート電極は走査線Ｙ２に接続され、ドレイン電極は信号線Ｓ１に接続され、ソース電極は補助容量２０の一方の端子に接続される。補助容量２０の他方の端子には走査線Ｙに平行に配置された補助容量線２６が接続される。補助容量２０には補助容量線２６を通じて電力が供給される。受光部２４には、信号線Ｓ１，Ｓ２、電源線２２、制御線２３が接続される。
【００２７】
画素トランジスタ１０は、走査線駆動回路１１から走査線Ｙを通じて供給される走査信号によりオン／オフ制御され、信号線駆動回路１２から信号線Ｓを通じて映像信号が供給され、オン時に映像信号を画素電極２５に書き込む。
【００２８】
受光部２４では、制御線２３を通じて供給される制御信号によって光センサ素子５０が制御され、受光により発生した電流信号を信号線Ｓへ出力する。
【００２９】
図３は、本平面表示装置の概略的な構成を示す断面図である。アレイ基板１は、ガラス基板５上に画素毎に光センサ素子５０が配置され、その全面が透明有機膜６によって覆われる。アレイ基板１の透明有機膜６側にアレイ基板１と対向するように第２透明基板（以下「対向基板」という）２が配置され、アレイ基板１と対向基板２との間隙に表示層として液晶３が配置される。アレイ基板１の液晶３との反対側の面に偏光板７が貼り付けられ、対向基板２の液晶３との反対側の面に偏光板８が貼り付けられる。さらに、対向基板２のアレイ基板１との反対側にはバックライト４が対向して配置される。アレイ基板１の偏光板７は、平面表示装置の画面に相当する部分であり、画面入力に用いられる検出対象物９が偏光板７に対向して配置される。
【００３０】
図４は、アレイ基板１の断面を示す模式図である。アレイ基板１上には、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０等が形成される。画素トランジスタ１０、補助容量２０、光センサ素子５０は画素毎に形成される。Ｐ型トランジスタ３０、Ｎ型トランジスタ４０は、走査線駆動回路１１や信号線駆動回路１２を形成する薄膜トランジスタである。
【００３１】
ガラス基板５上に形成されたアンダーコート層７２の上に、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０のそれぞれの多結晶半導体層が形成される。画素トランジスタ１０の多結晶半導体層は、ドレイン領域７３、チャネル領域７４、ソース領域７５がこの順に隣接して形成される。補助容量２０には半導体層７６が形成される。Ｐ型トランジスタ３０の多結晶半導体層は、ドレイン領域７７、チャネル領域７８、ソース領域７９がこの順に隣接して形成される。Ｎ型トランジスタ４０の多結晶半導体層は、ドレイン領域７７、チャネル領域７８、ソース領域７９がこの順に隣接して形成される。光センサ素子５０の多結晶半導体層は、Ｐ型高濃度不純物領域８３、Ｐ型低濃度不純物領域８４、Ｎ型高濃度不純物領域８５がこの順に隣接して形成される。このＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の接合面は、その面積を拡大するために多結晶半導体層の表面に対して傾斜させた構成である。
【００３２】
このように、本実施の形態では、光センサ素子５０の感度を向上させるために、多結晶半導体層の厚さを厚くするのではなく、Ｐ型不純物領域とＮ型不純物領域の接合面を多結晶半導体層の表面に対して傾斜させることにより、接合面の面積を拡大するようにしている。
【００３３】
各半導体層が形成されたアンダーコート層７２の上全面にゲート絶縁膜８６が形成される。ゲート絶縁膜８６の上に画素トランジスタ１０のゲート電極８８、補助容量２０の補助容量線用電極２１、Ｐ型トランジスタ３０のゲート電極９１、Ｎ型トランジスタ４０のゲート電極９４、光センサ素子５０のゲート電極９７がそれぞれ形成される。光センサ素子５０のゲート電極９７は、多結晶半導体層の表面に対して側壁が傾斜した形状となっている。この形状は、Ｐ型不純物領域とＮ型不純物領域の接合面の傾斜角度を決定する上での重要な役割を果たす。この点については後述する。
【００３４】
各ゲート電極が形成されたゲート絶縁膜８６の上全面に層間絶縁膜８７が形成される。層間絶縁膜８７とゲート絶縁膜８６には各多結晶半導体層に至るコンタクトホールが形成され、このコンタクトホールの部分に電極が形成される。画素トランジスタ１０についていえば、ドレイン電極８９がドレイン領域７３に接続され、ソース電極９０がソース領域７５に接続される。Ｐ型トランジスタ３０では、ドレイン電極９２がドレイン領域７７に接続され、ソース電極９３がソース領域７９に接続される。Ｎ型トランジスタ４０では、ドレイン電極９５がドレイン領域８０に接続され、ソース電極９６がソース領域８２に接続される。光センサ素子５０では、Ｐ型電極９８がＰ型高濃度不純物領域８３に接続され、Ｎ型電極９９がＮ型高濃度不純物領域８５に接続される。
【００３５】
次に、本光センサ素子とこれを用いた平面表示装置の製造方法について説明する。アレイ基板１の製造は以下の工程による。まず、ガラス基板５上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法により、酸化シリコンからなるアンダーコート層７２を形成する。その上全面に非晶質シリコン膜を６０［ｎｍ］程度形成する。膜厚は、５０〜８０［ｎｍ］の範囲が望ましい。イオンドーピング法により、非晶質シリコン膜にシボラン（Ｂ２Ｈ５）を注入する。ボロンの濃度は、１×１０１６〜１×１０１７［／ｃｍ３］程度とする。
【００３６】
エキシマレーザアニール（ＥＬＡ）法により、非晶質シリコン膜を多結晶化して多結晶シリコン膜とする。フォトリソグラフィ工程により、多結晶シリコン膜をエッチング加工して、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０のそれぞれの多結晶半導体層の原型を形成する。その上全面に酸化シリコンからなるゲート絶縁膜８６を膜厚１４０［ｎｍ］程度に形成する。
【００３７】
ゲート絶縁膜８６上にゲート電極となる合金膜をスパッタ法により形成する。合金膜には、ＭｏＷ、ＭｏＴａなどを用いる。ここでは、ＭｏＷを用いて膜厚は５００［ｎｍ］程度とする。この合金膜のＰ型トランジスタ３０のゲート電極となる部分、光センサ素子５０のＰ型高濃度不純物領域８３とＰ型低濃度不純物領域８４の境界に位置するゲート電極９７の側壁部分についてドライエッチングによりパターニングする。このゲート電極９７の側壁部分は、多結晶シリコン膜の表面に対して垂直に形成する。ドライエッチングには、高密度プラズマの反応性イオンエッチング装置を用いる。パターニングした合金膜をマスクとして用いてＰ型トランジスタ３０と光センサ素子５０の多結晶シリコン膜にさらにシボラン（Ｂ２Ｈ５）を注入する。多結晶シリコン膜における抵抗値を下げ、ドレイン電極９２やソース電極９３等とのオーミックコンタクトを取るため、ボロンの濃度は前記の注入よりも高い１×１０１９〜１×１０２０［／ｃｍ３］程度とする。
【００３８】
ここまでの工程によって、Ｐ型トランジスタ３０のボロンが低濃度注入された領域はチャネル領域７８を形成し、ボロンが高濃度注入された領域はドレイン領域７７とソース領域７９をそれぞれ形成する。光センサ素子５０のボロンが低濃度注入された領域はＰ型低濃度不純物領域８４を形成し、ボロンが高濃度注入された領域はＰ型高濃度不純物領域８３を形成する。
【００３９】
合金膜の画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０のそれぞれのゲート電極となる部分、光センサ素子５０のＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の境界に位置するゲート電極９７の側壁部分について、ドライエッチングによりパターニングする。エッチングガスには、ＳＦ６ガスとＯ２ガスを用いる。このドライエッチングの条件を変えることにより、光センサ素子５０のゲート電極の側壁部分の多結晶シリコン膜の表面に対する傾斜角度を制御することができる。例えば、ＳＦ６ガスとＯ２ガスの比をＳＦ６／Ｏ２＝２５０［ｓｃｃｍ］／５５０［ｓｃｃｍ］、圧力＝７０［Ｔｏｒｒ］、ソース（Ｔｏｐ）パワ＝２５００Ｗ、バイアス（基板）パワ＝５００Ｗとした場合には、傾斜角度は３０°となった。傾斜角度は、Ｏ２ガスの比率を大きくすれば小さくなり、Ｏ２ガスの比率を小さくすれば大きくなる。傾斜角度の範囲は、１０〜４５°が望ましい。
【００４０】
合金膜のパターニングで形成されたゲート電極をマスクに使って画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０、光センサ素子５０の多結晶半導体層にホスフィン（ＰＨ３）を注入する。注入したリンの濃度は、最初に注入したボロンの濃度よりも高い１×１０２０〜１×１０２１［／ｃｍ３］程度とする。
【００４１】
ここまでの工程によって、画素トランジスタ１０のボロンが低濃度注入された領域はチャネル領域７４を形成し、リンが高濃度注入された領域はドレイン領域７３とソース領域７５をそれぞれ形成する。補助容量２０のリンが高濃度注入された多結晶シリコン膜は半導体層７６を形成する。Ｎ型トランジスタ４０のボロンが低濃度注入された領域はチャネル領域８１を形成し、リンが高濃度注入された領域はドレイン領域８０とソース領域８２をそれぞれ形成する。光センサ素子５０のリンが高濃度で注入された領域はＮ型高濃度不純物領域８５を形成する。
【００４２】
光センサ素子５０におけるホスフィンの注入では、ゲート電極９７の側壁が傾斜しているため、この傾斜部分で注入量が連続的に変化することとなる。すなわち、Ｎ型高濃度不純物領域８５は、傾斜部分の位置に応じて不純物の注入深度が徐々に変化する。これによって、Ｐ型不純物領域とＮ型不純物領域の接合面は、多結晶半導体層の表面に対して傾斜することとなり、傾斜していない場合と比較して面積が拡大する。
【００４３】
続いて、ゲート絶縁膜８６の上全面にプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜８７を膜厚６００［ｎｍ］程度で形成する。成膜ガスにはＳｉＨ４、Ｎ２Ｏを用いる。ゲート絶縁膜８６と層間絶縁膜８７に対し、フォトエッチング法により画素トランジスタ１０のドレイン領域７３とソース領域７５のそれぞれに至るコンタクトホール、補助容量２０の半導体層７６へ至るコンタクトホール、Ｐ型トランジスタ３０のドレイン領域７７とソース領域７９のそれぞれに至るコンタクトホール、Ｎ型トランジスタ４０のドレイン領域８０とソース領域８２のそれぞれに至るコンタクトホール、光センサ素子５０のＰ型高濃度不純物領域８３とＮ型高濃度不純物領域８５にそれぞれ至るコンタクトホールを形成する。
【００４４】
ゲート絶縁膜８６の上全面にスパッタ法により合金膜を形成する。合金膜にはＡｌ，Ｍｏ，Ｔｉなどの金属を用いる。合金膜をフォトエッチング法により所定の形状にパターニングすることによって、画素トランジスタ１０のドレイン電極８９およびソース電極９０、Ｐ型トランジスタ３０のドレイン電極９２およびソース電極９３、Ｎ型トランジスタ４０のドレイン電極９５およびソース電極９６、光センサ素子５０のＰ型電極９８およびＮ型電極９９を形成する。
【００４５】
ゲート電極、ドレイン電極、ソース電極を形成することによって、同時に各種配線が行われる。画素トランジスタ１０についていえば、ゲート電極８８は画素トランジスタ１０を走査線Ｙへ接続する配線を形成し、ドレイン電極８９はドレイン領域７３と信号線Ｓとを接続する配線を形成し、ソース電極９０はソース領域７５と補助容量２０の半導体層７６とを接続する配線を形成する。Ｐ型トランジスタ３０およびＮ型トランジスタ４０については、ドレイン電極９２および９５、ソース電極９３および９６は、走査線駆動回路１１では走査線Ｙへの配線を形成し、信号線駆動回路１２では信号線Ｓへの配線を形成する。光センサ素子５０については、ゲート電極９７は制御線２３への配線を形成し、Ｐ型電極９８はＰ型高濃度不純物領域８３と信号線Ｓを接続するための配線を形成し、Ｎ型電極９９はＮ型高濃度不純物領域８５と信号線Ｓを接続するための配線を形成する。
【００４６】
各種配線が形成された層間絶縁膜８７の上全面に透明有機膜６を形成し、その上に画素電極２５を形成する。その上全面に低温キュア型のポリイミドを塗布し、ラビング処理を行うことによって配向膜を形成する。以上の工程により、アレイ基板１が製造される。
【００４７】
アレイ基板１と対向電極が形成された対向基板２とを対向配置し、その間隙に液晶３を注入して封止する。アレイ基板１の液晶３との反対側の面に偏光板７を貼り付け、対向基板２の液晶３との反対側の面に偏光板８を貼り付ける。対向基板２のアレイ基板１との反対側にバックライト４を配置する。以上の工程により平面表示装置が製造される。
【００４８】
このような工程により製造されるスイッチング素子と光センサ素子について性能を調べた。ここでは、各多結晶半導体層の膜厚を０．０６［μｍ］とした。光センサ素子５０のセンサ部となるＰ型低濃度不純物領域８４の奥行きを３０［μｍ］、幅を２［μｍ］とし、ゲート電極９７の傾斜部分の傾斜角度を３０°とした。この条件で、光センサ素子５０のＰ型不純物領域とＮ型不純物領域のＰＮ接合面の傾斜部分の長さは０．９［μｍ］となった。このときのＰＮ接合面の面積は３０×０．９＝２７［μｍ２］である。これに対し、図５に示すように光センサ素子５０のＰＮ接合面が多結晶半導体層の表面に対して垂直な場合（傾斜角度９０°）の面積は３０×０．０６＝１．８［μｍ２］である。このように、傾斜角度を３０°とした場合にはＰＮ接合面の面積が１５倍程度になることが確認された。
【００４９】
また、このときのスイッチング素子については、Ｐ型トランジスタ３０では移動度１２０［ｃｍ２／Ｖｓ］、閾値電圧−１．４［Ｖ］であり、Ｎ型トランジスタ４０では移動度１６０［ｃｍ２／Ｖｓ］、閾値電圧１．３［Ｖ］となり、良好な特性が得られた。
【００５０】
図６は、光センサ素子５０に光が照射されたときに発生する電流の電圧依存特性を示すグラフである。ゲート電極９７の傾斜角度を３０°とした実施例と傾斜角度を９０°とした比較例について示す。ゲート電極９７には−５［Ｖ］の電圧を印加した。同図に示すように、実施例の電流は比較例の電流に比べて約１０倍となることが確認された。これは、ＰＮ接合面の面積が拡大することによって、空乏層となる領域が拡大したため、光がより有効に吸収されるようになったことによるものでる。
【００５１】
したがって、本実施の形態によれば、光センサ素子５０のＰ型不純物領域とＮ型不純物領域の接合面を多結晶シリコン膜の表面に対して傾斜するように形成したことで、ＰＮ接合面の面積が拡大して光をより吸収しやすくなるので、多結晶シリコン膜の膜厚を厚くすることなく光センサ素子５０の感度を向上させることができる。
【００５２】
本実施の形態によれば、光センサ素子５０の製造において、ゲート電極９７をその側壁が多結晶シリコン膜の表面に対して傾斜するようにエッチングし、このゲート電極９７をマスクとして用いて多結晶シリコン膜に不純物を注入するようにしたことで、不純物の注入量が傾斜部分で連続的に変化し、予め注入されていた不純物とここで注入した不純物との接合面が傾斜するようになるので、製造工程を増やすことなく感度を向上させた光センサ素子５０をスイッチング素子と同時に透明基板上に形成することができ、トータルコストを抑えることができる。
【００５３】
図７は、光センサ素子５０に光が照射される様子を示す断面図である。光センサ素子５０は、バックライト４から照射され検出対象物９で反射した光をＰ型低濃度不純物領域８４で受光する。検出対象物として印刷物を用いた場合には、白い部分と黒い部分とで光の反射率が異なるので、印刷物の読み取りが可能である。バックライト４からＰ型低濃度不純物領域８４へ直接光が入射すると、光センサ素子５０が余計な電流を流すこととなり、画像入力の精度が劣化する。直接光を遮光するために遮光膜を別途設けることも考えられるが、本実施の形態ではゲート電極９７によって直接光が遮光されるので、余計な電流が流れなくなるという利点がある。
【００５４】
［第２の実施の形態］
図８は、本実施の形態におけるアレイ基板の構成を示す断面図である。基本的には、図４と同様であるが、本実施の形態では、光センサ素子５０のＮ型不純物領域を濃度が異なるＮ型低濃度不純物領域１１３とＮ型高濃度不純物領域８５により形成し、ＰＮ接合面をＰ型低濃度不純物領域８４とＮ型低濃度不純物領域１１３が接合する面により形成したことに特徴がある。その他、図４と同一物には同一の符号を付す。
【００５５】
このように光センサ素子５０の多結晶半導体層を形成するためには、第１の実施の形態で説明したようにして、光センサ素子５０について側壁部分を傾斜させたゲート電極９７を形成した後、ゲート電極をマスクとして用いて画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０、光センサ素子５０の多結晶半導体層にホスフィン（ＰＨ３）を注入する際に、まず１×１０１８［／ｃｍ３］程度の低濃度でリンを注入する。次に、レジストを傾斜部分のマスクとして用いて１×１０２０［／ｃｍ３］程度の高濃度でリンを注入する。
【００５６】
この工程によって、光センサ素子５０については、Ｎ型低濃度不純物領域１１３とＮ型高濃度不純物領域８５が形成される。
【００５７】
この際、Ｎ型トランジスタ４０のゲート電極１１０の両方の側壁を多結晶半導体層の表面に対して傾斜させておいた場合には、Ｎ型トランジスタ４０の多結晶半導体層にも低濃度不純物領域１１１および１１２が形成される。
【００５８】
光センサ素子５０について、照射する光の強度を５０００ルクスに設定した場合、検出対象物として白い用紙を用いたときに発生する電流と黒い用紙を用いたときに発生する電流の比、電流（白用紙）／電流（黒用紙）の値は、第１の実施の形態の実施例では１００であるのに対し、本実施の形態の実施例では５００となることが確認された。
【００５９】
したがって、本実施の形態によれば、光センサ素子５０の多結晶半導体層をＰ型高濃度不純物領域８３、Ｐ型低濃度不純物領域８４、Ｎ型低濃度不純物領域１１３、Ｎ型高濃度不純物領域８５により形成し、ＰＮ接合面をＰ型低濃度不純物領域８４とＮ型低濃度不純物領域１１３が接合する面で形成することによって、光センサ素子の感度をより良好にすることができる。
【００６０】
【発明の効果】
以上、説明したように、本発明に係る光センサ素子および平面表示装置によれば、スイッチング素子の特性の劣化を招くことなく、光センサ素子の感度を向上させることができる。
【００６１】
本発明に係る光センサ素子の製造方法、平面表示装置の製造方法によれば、感度を向上させた光センサ素子をスイッチング素子と同一の製造工程で形成することができ、トータルコストを抑えることができる。
【図面の簡単な説明】
【図１】第１の実施の形態における平面表示装置の全体的な概略構成を示す平面図である。
【図２】上記平面表示装置における画素の構成を示す平面図である。
【図３】上記平面表示装置の概略的な構成を示す断面図である。
【図４】上記平面表示装置におけるアレイ基板の断面を示す模式図である。
【図５】光センサ素子の比較例を示す断面図である。
【図６】光センサ素子に光が照射されたときに発生する電流の電圧依存特性を示すグラフである。
【図７】上記アレイ基板の光センサ素子に光が照射される状態を示す断面図である。
【図８】第２の実施の形態におけるアレイ基板の構成を示す断面図である。
【符号の説明】
１…アレイ基板
２…対向基板
３…液晶
４…バックライト
５…ガラス基板
６…透明有機膜
７，８…偏光板
９…検出対象物
１０…画素トランジスタ
１１…走査線駆動回路
１２…信号線駆動回路
１３…画素部
１４…画素
２０…補助容量
２１…補助容量線用電極
２２…電源線
２３…制御線
２４…受光部
２５…画素電極
２６…補助容量線
３０…Ｐ型トランジスタ
４０…Ｎ型トランジスタ
５０…光センサ素子
７２…アンダーコート層
７３…画素トランジスタのドレイン領域
７４…画素トランジスタのチャネル領域
７５…画素トランジスタのソース領域
７６…補助容量の半導体層
７７…Ｐ型トランジスタのドレイン領域
７８…Ｐ型トランジスタのチャネル領域
７９…Ｐ型トランジスタのソース領域
８０…Ｎ型トランジスタのドレイン領域
８１…Ｎ型トランジスタのチャネル領域
８２…Ｎ型トランジスタのソース領域
８３…光センサ素子のＰ型高濃度不純物領域
８４，１０３…光センサ素子のＰ型低濃度不純物領域
８５，１０４…光センサ素子のＮ型高濃度不純物領域
８６…ゲート絶縁膜
８７…層間絶縁膜
８８…画素トランジスタのゲート電極
８９…画素トランジスタのドレイン電極
９０…画素トランジスタのソース電極
９１…Ｐ型トランジスタのゲート電極
９２…Ｐ型トランジスタのドレイン電極
９３…Ｐ型トランジスタのソース電極
９４…Ｎ型トランジスタのゲート電極
９５…Ｎ型トランジスタのドレイン電極
９６…Ｎ型トランジスタのソース電極
９７，１０２…光センサ素子のゲート電極
９８…光センサ素子のＰ型電極
９９…光センサ素子のＮ型電極
１１０…Ｎ型トランジスタのゲート電極
１１１，１１２…Ｎ型トランジスタの低濃度不純物領域
１１３…光センサ素子のＮ型低濃度不純物領域
【発明の属する技術分野】
本発明は、画面入力機能の実現に用いられる光センサ素子、これを用いた平面表示装置、光センサ素子を製造する方法、平面表示装置を製造する方法に関する。
【０００２】
【従来の技術】
近年、液晶などを用いた平面表示装置は、薄型軽量、低消費電力という大きな利点があることから、パーソナルコンピュータや携帯電話などの表示画面として広く用いられている。さらに、タッチパネルやペン入力といった画面入力機能を備えることで、その用途の拡大が進んでいる。しかしながら、画面入力機能を備えるためには、そのための部品を追加することとなり、コストが上がってしまうこととなる。
【０００３】
従来の平面表示装置では、画素毎に配置されたスイッチング素子を駆動するための駆動回路は、スイッチング素子が集積された透明基板に対して外付け部品として構成されていたが、この駆動回路を透明基板上に取り込み可能とする技術が開発された。これは、画素毎のスイッチング素子と駆動回路を構成するスイッチング素子を製造工程を増やさずに形成するものである。その概略は、透明基板上に非晶質シリコン膜を形成し、エキシマレーザアニール（ＥＬＡ）法により多結晶化して多結晶シリコン膜とし、各スイッチング素子の半導体層となる原型が形作られるようにエッチングし、不純物を注入することにより多結晶半導体層とするものである。
【０００４】
これと同様にして、画面入力機能に必要な部品を透明基板上に取り込むことにより、トータルコストを抑えることが考えられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、画面入力機能に必要な部品に光センサ素子を用いることとし、スイッチング素子と光センサ素子を透明基板上に同じ製造工程で形成しようとする場合には、次のような問題がある。
【０００６】
光センサ素子の感度は、多結晶半導体層の膜厚が厚いほど高くなる。これは、膜厚が厚いほど光の吸収量が多くなり、光量に応じた電流の出力が増加することによるものである。一方、電子や正孔の高移動度が得られる多結晶半導体層の膜厚は３０［ｎｍ］〜８０［ｎｍ］程度である。この範囲の厚さでは光センサ素子の電流出力はそれほど大きくならない。
【０００７】
このため、光センサ素子の感度を高めるために半導体層の膜厚を厚くすると、多結晶半導体層をエキシマレーザアニール法により形成することが難しくなり、スイッチング素子における電子や正孔の移動度の低下や閾値電圧の不均一化といった特性劣化を招く要因となる。
【０００８】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、スイッチング素子の多結晶シリコン膜と同層の多結晶シリコン膜を半導体層として用いた場合に、スイッチング素子の特性を劣化されることなく感度を向上させ得る光センサ素子、これを用いた平面表示装置を提供することにある。
【０００９】
本発明の別の目的は、この光センサ素子の製造方法、平面表示装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
第１の本発明に係る光センサ素子は、透明基板上に形成された多結晶シリコン膜にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域とを備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域との接合面が前記多結晶シリコン膜の表面に対して傾斜するように形成されたことを特徴とする。
【００１１】
本発明にあっては、光センサ素子のＰ型不純物領域とＮ型不純物領域の接合面を多結晶シリコン膜の表面に対して傾斜するように形成したことで、ＰＮ接合面の面積を拡大させ、光をより吸収しやすくしている。
【００１２】
前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする。
【００１３】
前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする。
【００１４】
第２の本発明に係る光センサ素子の製造方法は、透明基板上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、を有することを特徴とする。
【００１５】
本発明にあっては、光センサ素子については、ゲート電極をその側壁が多結晶シリコン膜の表面に対して傾斜するようにエッチングし、このゲート電極をマスクとして用いて多結晶シリコン膜に不純物を注入するようにしたことで、不純物の注入量が傾斜部分で連続的に変化するようにして、予め注入されていた不純物とここで注入する不純物との接合面が傾斜するようにしている。
【００１６】
なお、光センサ素子については、予め注入しておく不純物をＰ型不純物とした場合には、ここで注入する不純物はＮ型不純物とし、予め注入しておく不純物をＮ型不純物とした場合には、ここで注入する不純物はＰ型不純物とする。
【００１７】
前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする。
【００１８】
第３の本発明に係る平面表示装置は、画素がマトリクス状に形成された第１透明基板と、第１透明基板に対向して配置された第２透明基板と、第１透明基板と第２透明基板との間隙に配置された表示層と、第２透明基板の第１透明基板との反対側に配置されたバックライトと、前記画素毎に設けられ、半導体層が多結晶シリコン膜によって形成されたスイッチング素子と、半導体層が前記多結晶シリコン膜と同層の多結晶シリコン膜によって形成され、当該半導体層にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域を備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域の接合面が当該半導体層の表面に対して傾斜するように形成された光センサ素子と、を有することを特徴とする。
【００１９】
前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする。
【００２０】
前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする。
【００２１】
第４の本発明に係る平面表示装置の製造方法は、第１透明基板上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、第１透明基板と第２透明基板を対向して配置し、その間隙に表示層を形成する工程と、第２透明基板の第１透明基板との反対側にバックライトを配置する工程と、を有することを特徴とする。
【００２２】
前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本実施の形態について図面を用いて説明する。
【００２４】
［第１の実施の形態］
図１は、一実施の形態における平面表示装置の全体的な概略構成を示す平面図である。ここでは、一例として表示層を液晶で形成した平面表示装置について説明する。走査線駆動回路１１、信号線駆動回路１２、画素部１３が、第１透明基板（以下「アレイ基板」という）１上に同一の製造プロセスにより一体的に形成される。走査線駆動回路１１からの走査線Ｙ１〜Ｙｎ（以下、総称して「Ｙ」という）と信号線駆動回路１２からの信号線Ｓ１〜Ｓｍ（以下、総称して「Ｓ」という）は、画素部１３上で交差するように配線される。各交差部には画素１４が配置され、画素１４はアレイ基板１上にマトリクス状に形成される。本平面表示装置は、各画素１４毎にスイッチング素子を配置したアクティブマトリクス型である。ここでは、各画素毎のスイッチング素子の一例として薄膜トランジスタ（以下「画素トランジスタ」という）を用いる。
【００２５】
図２は、画素１４の構成を示す平面図である。同図では、信号線Ｓ１とＳ２、および走査線Ｙ１とＹ２により囲まれた領域に形成された画素を示している。同図に示すように、画素１４は、画素トランジスタ１０、補助容量２０、受光部２４、画素電極２５を備えた構成である。受光部２４は、受光量に応じて電流を発生する光センサ素子５０と、光センサ素子５０で発生した電流を所定の電気信号に変換する電気信号変換回路５１を備えた構成である。ここでは、光センサ素子５０にゲート制御型のダイオードを用いる。
【００２６】
画素トランジスタ１０のゲート電極は走査線Ｙ２に接続され、ドレイン電極は信号線Ｓ１に接続され、ソース電極は補助容量２０の一方の端子に接続される。補助容量２０の他方の端子には走査線Ｙに平行に配置された補助容量線２６が接続される。補助容量２０には補助容量線２６を通じて電力が供給される。受光部２４には、信号線Ｓ１，Ｓ２、電源線２２、制御線２３が接続される。
【００２７】
画素トランジスタ１０は、走査線駆動回路１１から走査線Ｙを通じて供給される走査信号によりオン／オフ制御され、信号線駆動回路１２から信号線Ｓを通じて映像信号が供給され、オン時に映像信号を画素電極２５に書き込む。
【００２８】
受光部２４では、制御線２３を通じて供給される制御信号によって光センサ素子５０が制御され、受光により発生した電流信号を信号線Ｓへ出力する。
【００２９】
図３は、本平面表示装置の概略的な構成を示す断面図である。アレイ基板１は、ガラス基板５上に画素毎に光センサ素子５０が配置され、その全面が透明有機膜６によって覆われる。アレイ基板１の透明有機膜６側にアレイ基板１と対向するように第２透明基板（以下「対向基板」という）２が配置され、アレイ基板１と対向基板２との間隙に表示層として液晶３が配置される。アレイ基板１の液晶３との反対側の面に偏光板７が貼り付けられ、対向基板２の液晶３との反対側の面に偏光板８が貼り付けられる。さらに、対向基板２のアレイ基板１との反対側にはバックライト４が対向して配置される。アレイ基板１の偏光板７は、平面表示装置の画面に相当する部分であり、画面入力に用いられる検出対象物９が偏光板７に対向して配置される。
【００３０】
図４は、アレイ基板１の断面を示す模式図である。アレイ基板１上には、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０等が形成される。画素トランジスタ１０、補助容量２０、光センサ素子５０は画素毎に形成される。Ｐ型トランジスタ３０、Ｎ型トランジスタ４０は、走査線駆動回路１１や信号線駆動回路１２を形成する薄膜トランジスタである。
【００３１】
ガラス基板５上に形成されたアンダーコート層７２の上に、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０のそれぞれの多結晶半導体層が形成される。画素トランジスタ１０の多結晶半導体層は、ドレイン領域７３、チャネル領域７４、ソース領域７５がこの順に隣接して形成される。補助容量２０には半導体層７６が形成される。Ｐ型トランジスタ３０の多結晶半導体層は、ドレイン領域７７、チャネル領域７８、ソース領域７９がこの順に隣接して形成される。Ｎ型トランジスタ４０の多結晶半導体層は、ドレイン領域７７、チャネル領域７８、ソース領域７９がこの順に隣接して形成される。光センサ素子５０の多結晶半導体層は、Ｐ型高濃度不純物領域８３、Ｐ型低濃度不純物領域８４、Ｎ型高濃度不純物領域８５がこの順に隣接して形成される。このＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の接合面は、その面積を拡大するために多結晶半導体層の表面に対して傾斜させた構成である。
【００３２】
このように、本実施の形態では、光センサ素子５０の感度を向上させるために、多結晶半導体層の厚さを厚くするのではなく、Ｐ型不純物領域とＮ型不純物領域の接合面を多結晶半導体層の表面に対して傾斜させることにより、接合面の面積を拡大するようにしている。
【００３３】
各半導体層が形成されたアンダーコート層７２の上全面にゲート絶縁膜８６が形成される。ゲート絶縁膜８６の上に画素トランジスタ１０のゲート電極８８、補助容量２０の補助容量線用電極２１、Ｐ型トランジスタ３０のゲート電極９１、Ｎ型トランジスタ４０のゲート電極９４、光センサ素子５０のゲート電極９７がそれぞれ形成される。光センサ素子５０のゲート電極９７は、多結晶半導体層の表面に対して側壁が傾斜した形状となっている。この形状は、Ｐ型不純物領域とＮ型不純物領域の接合面の傾斜角度を決定する上での重要な役割を果たす。この点については後述する。
【００３４】
各ゲート電極が形成されたゲート絶縁膜８６の上全面に層間絶縁膜８７が形成される。層間絶縁膜８７とゲート絶縁膜８６には各多結晶半導体層に至るコンタクトホールが形成され、このコンタクトホールの部分に電極が形成される。画素トランジスタ１０についていえば、ドレイン電極８９がドレイン領域７３に接続され、ソース電極９０がソース領域７５に接続される。Ｐ型トランジスタ３０では、ドレイン電極９２がドレイン領域７７に接続され、ソース電極９３がソース領域７９に接続される。Ｎ型トランジスタ４０では、ドレイン電極９５がドレイン領域８０に接続され、ソース電極９６がソース領域８２に接続される。光センサ素子５０では、Ｐ型電極９８がＰ型高濃度不純物領域８３に接続され、Ｎ型電極９９がＮ型高濃度不純物領域８５に接続される。
【００３５】
次に、本光センサ素子とこれを用いた平面表示装置の製造方法について説明する。アレイ基板１の製造は以下の工程による。まず、ガラス基板５上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法により、酸化シリコンからなるアンダーコート層７２を形成する。その上全面に非晶質シリコン膜を６０［ｎｍ］程度形成する。膜厚は、５０〜８０［ｎｍ］の範囲が望ましい。イオンドーピング法により、非晶質シリコン膜にシボラン（Ｂ２Ｈ５）を注入する。ボロンの濃度は、１×１０１６〜１×１０１７［／ｃｍ３］程度とする。
【００３６】
エキシマレーザアニール（ＥＬＡ）法により、非晶質シリコン膜を多結晶化して多結晶シリコン膜とする。フォトリソグラフィ工程により、多結晶シリコン膜をエッチング加工して、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０のそれぞれの多結晶半導体層の原型を形成する。その上全面に酸化シリコンからなるゲート絶縁膜８６を膜厚１４０［ｎｍ］程度に形成する。
【００３７】
ゲート絶縁膜８６上にゲート電極となる合金膜をスパッタ法により形成する。合金膜には、ＭｏＷ、ＭｏＴａなどを用いる。ここでは、ＭｏＷを用いて膜厚は５００［ｎｍ］程度とする。この合金膜のＰ型トランジスタ３０のゲート電極となる部分、光センサ素子５０のＰ型高濃度不純物領域８３とＰ型低濃度不純物領域８４の境界に位置するゲート電極９７の側壁部分についてドライエッチングによりパターニングする。このゲート電極９７の側壁部分は、多結晶シリコン膜の表面に対して垂直に形成する。ドライエッチングには、高密度プラズマの反応性イオンエッチング装置を用いる。パターニングした合金膜をマスクとして用いてＰ型トランジスタ３０と光センサ素子５０の多結晶シリコン膜にさらにシボラン（Ｂ２Ｈ５）を注入する。多結晶シリコン膜における抵抗値を下げ、ドレイン電極９２やソース電極９３等とのオーミックコンタクトを取るため、ボロンの濃度は前記の注入よりも高い１×１０１９〜１×１０２０［／ｃｍ３］程度とする。
【００３８】
ここまでの工程によって、Ｐ型トランジスタ３０のボロンが低濃度注入された領域はチャネル領域７８を形成し、ボロンが高濃度注入された領域はドレイン領域７７とソース領域７９をそれぞれ形成する。光センサ素子５０のボロンが低濃度注入された領域はＰ型低濃度不純物領域８４を形成し、ボロンが高濃度注入された領域はＰ型高濃度不純物領域８３を形成する。
【００３９】
合金膜の画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０のそれぞれのゲート電極となる部分、光センサ素子５０のＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の境界に位置するゲート電極９７の側壁部分について、ドライエッチングによりパターニングする。エッチングガスには、ＳＦ６ガスとＯ２ガスを用いる。このドライエッチングの条件を変えることにより、光センサ素子５０のゲート電極の側壁部分の多結晶シリコン膜の表面に対する傾斜角度を制御することができる。例えば、ＳＦ６ガスとＯ２ガスの比をＳＦ６／Ｏ２＝２５０［ｓｃｃｍ］／５５０［ｓｃｃｍ］、圧力＝７０［Ｔｏｒｒ］、ソース（Ｔｏｐ）パワ＝２５００Ｗ、バイアス（基板）パワ＝５００Ｗとした場合には、傾斜角度は３０°となった。傾斜角度は、Ｏ２ガスの比率を大きくすれば小さくなり、Ｏ２ガスの比率を小さくすれば大きくなる。傾斜角度の範囲は、１０〜４５°が望ましい。
【００４０】
合金膜のパターニングで形成されたゲート電極をマスクに使って画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０、光センサ素子５０の多結晶半導体層にホスフィン（ＰＨ３）を注入する。注入したリンの濃度は、最初に注入したボロンの濃度よりも高い１×１０２０〜１×１０２１［／ｃｍ３］程度とする。
【００４１】
ここまでの工程によって、画素トランジスタ１０のボロンが低濃度注入された領域はチャネル領域７４を形成し、リンが高濃度注入された領域はドレイン領域７３とソース領域７５をそれぞれ形成する。補助容量２０のリンが高濃度注入された多結晶シリコン膜は半導体層７６を形成する。Ｎ型トランジスタ４０のボロンが低濃度注入された領域はチャネル領域８１を形成し、リンが高濃度注入された領域はドレイン領域８０とソース領域８２をそれぞれ形成する。光センサ素子５０のリンが高濃度で注入された領域はＮ型高濃度不純物領域８５を形成する。
【００４２】
光センサ素子５０におけるホスフィンの注入では、ゲート電極９７の側壁が傾斜しているため、この傾斜部分で注入量が連続的に変化することとなる。すなわち、Ｎ型高濃度不純物領域８５は、傾斜部分の位置に応じて不純物の注入深度が徐々に変化する。これによって、Ｐ型不純物領域とＮ型不純物領域の接合面は、多結晶半導体層の表面に対して傾斜することとなり、傾斜していない場合と比較して面積が拡大する。
【００４３】
続いて、ゲート絶縁膜８６の上全面にプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜８７を膜厚６００［ｎｍ］程度で形成する。成膜ガスにはＳｉＨ４、Ｎ２Ｏを用いる。ゲート絶縁膜８６と層間絶縁膜８７に対し、フォトエッチング法により画素トランジスタ１０のドレイン領域７３とソース領域７５のそれぞれに至るコンタクトホール、補助容量２０の半導体層７６へ至るコンタクトホール、Ｐ型トランジスタ３０のドレイン領域７７とソース領域７９のそれぞれに至るコンタクトホール、Ｎ型トランジスタ４０のドレイン領域８０とソース領域８２のそれぞれに至るコンタクトホール、光センサ素子５０のＰ型高濃度不純物領域８３とＮ型高濃度不純物領域８５にそれぞれ至るコンタクトホールを形成する。
【００４４】
ゲート絶縁膜８６の上全面にスパッタ法により合金膜を形成する。合金膜にはＡｌ，Ｍｏ，Ｔｉなどの金属を用いる。合金膜をフォトエッチング法により所定の形状にパターニングすることによって、画素トランジスタ１０のドレイン電極８９およびソース電極９０、Ｐ型トランジスタ３０のドレイン電極９２およびソース電極９３、Ｎ型トランジスタ４０のドレイン電極９５およびソース電極９６、光センサ素子５０のＰ型電極９８およびＮ型電極９９を形成する。
【００４５】
ゲート電極、ドレイン電極、ソース電極を形成することによって、同時に各種配線が行われる。画素トランジスタ１０についていえば、ゲート電極８８は画素トランジスタ１０を走査線Ｙへ接続する配線を形成し、ドレイン電極８９はドレイン領域７３と信号線Ｓとを接続する配線を形成し、ソース電極９０はソース領域７５と補助容量２０の半導体層７６とを接続する配線を形成する。Ｐ型トランジスタ３０およびＮ型トランジスタ４０については、ドレイン電極９２および９５、ソース電極９３および９６は、走査線駆動回路１１では走査線Ｙへの配線を形成し、信号線駆動回路１２では信号線Ｓへの配線を形成する。光センサ素子５０については、ゲート電極９７は制御線２３への配線を形成し、Ｐ型電極９８はＰ型高濃度不純物領域８３と信号線Ｓを接続するための配線を形成し、Ｎ型電極９９はＮ型高濃度不純物領域８５と信号線Ｓを接続するための配線を形成する。
【００４６】
各種配線が形成された層間絶縁膜８７の上全面に透明有機膜６を形成し、その上に画素電極２５を形成する。その上全面に低温キュア型のポリイミドを塗布し、ラビング処理を行うことによって配向膜を形成する。以上の工程により、アレイ基板１が製造される。
【００４７】
アレイ基板１と対向電極が形成された対向基板２とを対向配置し、その間隙に液晶３を注入して封止する。アレイ基板１の液晶３との反対側の面に偏光板７を貼り付け、対向基板２の液晶３との反対側の面に偏光板８を貼り付ける。対向基板２のアレイ基板１との反対側にバックライト４を配置する。以上の工程により平面表示装置が製造される。
【００４８】
このような工程により製造されるスイッチング素子と光センサ素子について性能を調べた。ここでは、各多結晶半導体層の膜厚を０．０６［μｍ］とした。光センサ素子５０のセンサ部となるＰ型低濃度不純物領域８４の奥行きを３０［μｍ］、幅を２［μｍ］とし、ゲート電極９７の傾斜部分の傾斜角度を３０°とした。この条件で、光センサ素子５０のＰ型不純物領域とＮ型不純物領域のＰＮ接合面の傾斜部分の長さは０．９［μｍ］となった。このときのＰＮ接合面の面積は３０×０．９＝２７［μｍ２］である。これに対し、図５に示すように光センサ素子５０のＰＮ接合面が多結晶半導体層の表面に対して垂直な場合（傾斜角度９０°）の面積は３０×０．０６＝１．８［μｍ２］である。このように、傾斜角度を３０°とした場合にはＰＮ接合面の面積が１５倍程度になることが確認された。
【００４９】
また、このときのスイッチング素子については、Ｐ型トランジスタ３０では移動度１２０［ｃｍ２／Ｖｓ］、閾値電圧−１．４［Ｖ］であり、Ｎ型トランジスタ４０では移動度１６０［ｃｍ２／Ｖｓ］、閾値電圧１．３［Ｖ］となり、良好な特性が得られた。
【００５０】
図６は、光センサ素子５０に光が照射されたときに発生する電流の電圧依存特性を示すグラフである。ゲート電極９７の傾斜角度を３０°とした実施例と傾斜角度を９０°とした比較例について示す。ゲート電極９７には−５［Ｖ］の電圧を印加した。同図に示すように、実施例の電流は比較例の電流に比べて約１０倍となることが確認された。これは、ＰＮ接合面の面積が拡大することによって、空乏層となる領域が拡大したため、光がより有効に吸収されるようになったことによるものでる。
【００５１】
したがって、本実施の形態によれば、光センサ素子５０のＰ型不純物領域とＮ型不純物領域の接合面を多結晶シリコン膜の表面に対して傾斜するように形成したことで、ＰＮ接合面の面積が拡大して光をより吸収しやすくなるので、多結晶シリコン膜の膜厚を厚くすることなく光センサ素子５０の感度を向上させることができる。
【００５２】
本実施の形態によれば、光センサ素子５０の製造において、ゲート電極９７をその側壁が多結晶シリコン膜の表面に対して傾斜するようにエッチングし、このゲート電極９７をマスクとして用いて多結晶シリコン膜に不純物を注入するようにしたことで、不純物の注入量が傾斜部分で連続的に変化し、予め注入されていた不純物とここで注入した不純物との接合面が傾斜するようになるので、製造工程を増やすことなく感度を向上させた光センサ素子５０をスイッチング素子と同時に透明基板上に形成することができ、トータルコストを抑えることができる。
【００５３】
図７は、光センサ素子５０に光が照射される様子を示す断面図である。光センサ素子５０は、バックライト４から照射され検出対象物９で反射した光をＰ型低濃度不純物領域８４で受光する。検出対象物として印刷物を用いた場合には、白い部分と黒い部分とで光の反射率が異なるので、印刷物の読み取りが可能である。バックライト４からＰ型低濃度不純物領域８４へ直接光が入射すると、光センサ素子５０が余計な電流を流すこととなり、画像入力の精度が劣化する。直接光を遮光するために遮光膜を別途設けることも考えられるが、本実施の形態ではゲート電極９７によって直接光が遮光されるので、余計な電流が流れなくなるという利点がある。
【００５４】
［第２の実施の形態］
図８は、本実施の形態におけるアレイ基板の構成を示す断面図である。基本的には、図４と同様であるが、本実施の形態では、光センサ素子５０のＮ型不純物領域を濃度が異なるＮ型低濃度不純物領域１１３とＮ型高濃度不純物領域８５により形成し、ＰＮ接合面をＰ型低濃度不純物領域８４とＮ型低濃度不純物領域１１３が接合する面により形成したことに特徴がある。その他、図４と同一物には同一の符号を付す。
【００５５】
このように光センサ素子５０の多結晶半導体層を形成するためには、第１の実施の形態で説明したようにして、光センサ素子５０について側壁部分を傾斜させたゲート電極９７を形成した後、ゲート電極をマスクとして用いて画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０、光センサ素子５０の多結晶半導体層にホスフィン（ＰＨ３）を注入する際に、まず１×１０１８［／ｃｍ３］程度の低濃度でリンを注入する。次に、レジストを傾斜部分のマスクとして用いて１×１０２０［／ｃｍ３］程度の高濃度でリンを注入する。
【００５６】
この工程によって、光センサ素子５０については、Ｎ型低濃度不純物領域１１３とＮ型高濃度不純物領域８５が形成される。
【００５７】
この際、Ｎ型トランジスタ４０のゲート電極１１０の両方の側壁を多結晶半導体層の表面に対して傾斜させておいた場合には、Ｎ型トランジスタ４０の多結晶半導体層にも低濃度不純物領域１１１および１１２が形成される。
【００５８】
光センサ素子５０について、照射する光の強度を５０００ルクスに設定した場合、検出対象物として白い用紙を用いたときに発生する電流と黒い用紙を用いたときに発生する電流の比、電流（白用紙）／電流（黒用紙）の値は、第１の実施の形態の実施例では１００であるのに対し、本実施の形態の実施例では５００となることが確認された。
【００５９】
したがって、本実施の形態によれば、光センサ素子５０の多結晶半導体層をＰ型高濃度不純物領域８３、Ｐ型低濃度不純物領域８４、Ｎ型低濃度不純物領域１１３、Ｎ型高濃度不純物領域８５により形成し、ＰＮ接合面をＰ型低濃度不純物領域８４とＮ型低濃度不純物領域１１３が接合する面で形成することによって、光センサ素子の感度をより良好にすることができる。
【００６０】
【発明の効果】
以上、説明したように、本発明に係る光センサ素子および平面表示装置によれば、スイッチング素子の特性の劣化を招くことなく、光センサ素子の感度を向上させることができる。
【００６１】
本発明に係る光センサ素子の製造方法、平面表示装置の製造方法によれば、感度を向上させた光センサ素子をスイッチング素子と同一の製造工程で形成することができ、トータルコストを抑えることができる。
【図面の簡単な説明】
【図１】第１の実施の形態における平面表示装置の全体的な概略構成を示す平面図である。
【図２】上記平面表示装置における画素の構成を示す平面図である。
【図３】上記平面表示装置の概略的な構成を示す断面図である。
【図４】上記平面表示装置におけるアレイ基板の断面を示す模式図である。
【図５】光センサ素子の比較例を示す断面図である。
【図６】光センサ素子に光が照射されたときに発生する電流の電圧依存特性を示すグラフである。
【図７】上記アレイ基板の光センサ素子に光が照射される状態を示す断面図である。
【図８】第２の実施の形態におけるアレイ基板の構成を示す断面図である。
【符号の説明】
１…アレイ基板
２…対向基板
３…液晶
４…バックライト
５…ガラス基板
６…透明有機膜
７，８…偏光板
９…検出対象物
１０…画素トランジスタ
１１…走査線駆動回路
１２…信号線駆動回路
１３…画素部
１４…画素
２０…補助容量
２１…補助容量線用電極
２２…電源線
２３…制御線
２４…受光部
２５…画素電極
２６…補助容量線
３０…Ｐ型トランジスタ
４０…Ｎ型トランジスタ
５０…光センサ素子
７２…アンダーコート層
７３…画素トランジスタのドレイン領域
７４…画素トランジスタのチャネル領域
７５…画素トランジスタのソース領域
７６…補助容量の半導体層
７７…Ｐ型トランジスタのドレイン領域
７８…Ｐ型トランジスタのチャネル領域
７９…Ｐ型トランジスタのソース領域
８０…Ｎ型トランジスタのドレイン領域
８１…Ｎ型トランジスタのチャネル領域
８２…Ｎ型トランジスタのソース領域
８３…光センサ素子のＰ型高濃度不純物領域
８４，１０３…光センサ素子のＰ型低濃度不純物領域
８５，１０４…光センサ素子のＮ型高濃度不純物領域
８６…ゲート絶縁膜
８７…層間絶縁膜
８８…画素トランジスタのゲート電極
８９…画素トランジスタのドレイン電極
９０…画素トランジスタのソース電極
９１…Ｐ型トランジスタのゲート電極
９２…Ｐ型トランジスタのドレイン電極
９３…Ｐ型トランジスタのソース電極
９４…Ｎ型トランジスタのゲート電極
９５…Ｎ型トランジスタのドレイン電極
９６…Ｎ型トランジスタのソース電極
９７，１０２…光センサ素子のゲート電極
９８…光センサ素子のＰ型電極
９９…光センサ素子のＮ型電極
１１０…Ｎ型トランジスタのゲート電極
１１１，１１２…Ｎ型トランジスタの低濃度不純物領域
１１３…光センサ素子のＮ型低濃度不純物領域
Claims (10)
- 透明基板上に形成された多結晶シリコン膜にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域とを備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域との接合面が前記多結晶シリコン膜の表面に対して傾斜するように形成されたことを特徴とする光センサ素子。
- 前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、
前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする請求項１記載の光センサ素子。 - 前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、
前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする請求項１又は２記載の光センサ素子。 - 透明基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、
当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、
前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、
前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、
を有することを特徴とする光センサ素子の製造方法。 - 前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする請求項４記載の光センサ素子の製造方法。
- 画素がマトリクス状に形成された第１透明基板と、
第１透明基板に対向して配置された第２透明基板と、
第１透明基板と第２透明基板との間隙に配置された表示層と、
第２透明基板の第１透明基板との反対側に配置されたバックライトと、
前記画素毎に設けられ、半導体層が多結晶シリコン膜によって形成されたスイッチング素子と、
半導体層が前記多結晶シリコン膜と同層の多結晶シリコン膜によって形成され、当該半導体層にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域を備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域の接合面が当該半導体層の表面に対して傾斜するように形成された光センサ素子と、
を有することを特徴とする平面表示装置。 - 前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、
前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする請求項６記載の平面表示装置。 - 前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、
前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする請求項６又は７記載の平面表示装置。 - 第１透明基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、
当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、
前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、
前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、
第１透明基板と第２透明基板を対向して配置し、その間隙に表示層を形成する工程と、
第２透明基板の第１透明基板との反対側にバックライトを配置する工程と、
を有することを特徴とする平面表示装置の製造方法。 - 前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする請求項９記載の平面表示装置の製造方法。
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