JPH03155676A - 薄膜トランジスタ及びその製造方法並びにそれを有する装置 - Google Patents

薄膜トランジスタ及びその製造方法並びにそれを有する装置

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JPH03155676A JP2202761A JP20276190A JPH03155676A JP H03155676 A JPH03155676 A JP H03155676A JP 2202761 A JP2202761 A JP 2202761A JP 20276190 A JP20276190 A JP 20276190A JP H03155676 A JPH03155676 A JP H03155676A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各ｇｔｉｔ子回路装置に使用される半導体装
置に関し、特にＳｏｌ構造を有する薄膜トランジスタ及
びその製造方法に関するものである。
〔従来技術〕
薄膜トランジスタは、近年３次元集積回路や、密着型イ
メージセンサ及び平面デイスプレィ用装置を構成する半
導体装置として注目されている。
特にシリコン薄膜トランジスタにおいては、結晶性を単
結晶のそれに近づけて高性能化を図るとともに、最近で
は、膜厚をｔｉ薄膜（０，１μｍ以下）における固有の
メカニズムによって非常に高いキャリアのモビリティを
得ようとする研究が行なわれつつある。しかしそのよう
な研究においては特定の特性のみが注目されているだけ
で、それに付随して他のトランジスタ特性がどう変化す
るのかが解明どころか把握すらされていない。
本発明者らはＳＯＩ構造を有する薄膜トランジスタの全
般的な電気特性に関する研究を進めた結果、半導体層の
膜厚がある膜厚より薄くなると、ゲート電圧がＯＶのと
き（ＯＦＦ時）のドレイン耐圧が急激に劣化することが
判明した。そして本発明者らは数多（の実験をくり返し
行なった結果その原因として以下に述べる現象が起こっ
て・Ｌマることを見い出した。それは、ドレイン耐圧を
決めるドレイン端でのアバランシェブレイクダウンが、
一般に厚膜の場合はゲート界面近傍での発生であるのに
対し、ある膜厚以下では下地の絶縁基板との界面近傍で
の発生であるというものである。
更に詳しくいえば、例えば厚い絶縁基板上に薄膜半導体
層、ゲート絶縁膜、ゲート電極を形成して構成したＳＯ
Ｉ　（Ｓｅｍｉｃｏｎｄｕｃｔｏｒｏｎ　　Ｉｎ５ｕｌ
ａｔｏｒ）”構造を有するゲート絶縁型電界効果トラン
ジスタにおいて、従来最大電界はゲート界面近傍に集中
するのでアバランシェブレイクダウンは最初にゲート界
面近傍で生じ、その傾向は半導体層の膜厚に依存しない
といわれていた。これに対し本発明者等は、現実のＳＯ
Ｉ構造における下地絶縁基板と半導体層との間の界面固
定電荷（Ｑｓｓ）の存在を考慮するという新しい発想の
もとに、まずシミュレーションを行なってみた。すると
、予想通り所定の膜厚以下では電界はゲート界面側が下
地界面近傍に比較して強いにも関わらず、実際のアバラ
ンシニブ１ノイクダウンは下地界面近傍で生じているこ
とが判明した。より詳細な理論的なメカニズムは現在解
明中であるが、おそら（アバランシェブレイクダウンが
電界のみならず、キャリア数にも依存しており、同等の
Ｑｓｓをゲート及び下地界面近傍に仮定した場合、下地
界面の方がキャリア数に対する影響が大きいためと推察
される。
上述した技術の理解を容易にするために、まず、従来の
ＳＯＩ型電界効果トランジスタについて説明する。
従来のＳＯＩ型薄膜電界効果トランジスタの断面構造を
第１５図（Ａ）に示す（Ａタイプ）。また、第１５図（
Ｂ）はオフセット構造を適用したＳＯＩ薄膜電界効果ト
ランジスタを示す模式的断面図である（Ｂタイプ）。こ
のオフセットの距離は、後述する本発明の一実施例にお
けるオフセットの距離と等しくなる様作成した。ここで
１は絶縁性基板、２は半導体層、３はゲート絶縁層、４
はゲート電極である。
従来型のＡタイプにおいては耐圧が例えば６ｖｏｌｔと
低い。またこれを改良し他の構成は同じものであっても
Ｂタイプの様にオフセットにすると、ゲート界面付近の
電界が緩和される影響で、間接的に下地界面の電界も緩
和される。その結果、多少耐圧が向上する。しかし、そ
の値は例えば１０ｖｏｌｔと低く実用的な値を得ること
はできない。薄膜電界効果トランジスタにおいては、薄
膜であるため、最も電界の強い領域は、ゲート絶縁膜側
のドレインとチャネルの接合の位置で決まり、その領域
はその接合位１から下地絶縁基板への鉛直線上近傍であ
る。故に、従来のような不純物プロファイルでは電界の
最も強い領域と、アバランシェが発生しやすい接合面が
重なっている為、アバランシェが大変起きやすい。この
ことは仮台、オフセットにしたとしても、下地界面での
電界緩和はそれほど大きくないことを示している。
以上詳述した点を他の従来例と比較して更に詳しく述べ
る。
例えばドレイン端近傍の電界を緩和するために従来、ド
レイン近傍に濃度の薄い領域を形成するというＬｉｇｈ
ｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ（ＬＤＤ）という方法
が知られている。
第１６図は上述のＬＤＤ方法を用いた従来の薄膜のＭＯ
ＳＦＥＴの断面図である。第１６図において、３０１は
下地絶縁基板であり、３０２は半導体層、３０３はゲー
ト絶縁膜、３０４は多結晶シリコン膜、３０９はソース
、３１０はド１ツインであり、３０６は低不純物濃度領
域ソース、３０７を低不純物濃度領域ドレインであり、
この低不純物濃度領域ドレイン３０７をドレイン３１０
近傍に形成することによって、ドレイン３１０近傍の高
電界を緩和しようとするものである。尚、同図において
３０８はＮＳＧ、３１１はＰＳＧ、３１４．３１５は電
極である。
しかしながら、この超薄膜ＭＯ３ＦＥＴにおいても、上
記ドレイン近傍の高電界によるドレイン近傍の劣化とと
もに、半導体層３０２の膜厚が、ある所定の膜厚より薄
くなると、ゲート電圧が°Ｏ■のとき（ＯＦＦ時）のド
レイン耐圧が、厚膜の場合に比較して急激に劣化する。
また、第１６図に示す、従来用いられているドレイ〉 ±赤奪＃の低不純物濃度領域３０７とドレインの高不純
物濃度３１０の接合面がゲート絶縁膜３０３下にある構
造では、ドレイン耐圧を決めるドレイン端でのアバラン
シェブレイクダウンは、一般に、厚膜の場合はゲートの
多結晶シリコン膜３０４近傍で生じるのに対し、ある所
定の膜厚以下では下地の絶縁基板３０１どの界面近傍で
生じていることも前述したとおりである。
以上のように従来のＳｏｌ型トランジスタは、耐圧とい
う点に改善の余地を残していたのである。
〔発明の目的〕
本発明の目的は低価値で高性能な改良された薄膜トラン
ジスタを提供することにある。
本発明の別の目的は、上述したような新しい知見に基づ
きＳ　ＯＩ　ｌ１ＶＪ造のトランジスタにおいて薄膜化
による高モビリティ及び低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した改良
された薄膜トランジスタを提供することである。
上記目的達成のため、本発明による薄膜トランジスタは
、チャネルの低不純物濃度領域とドレインの高不純物濃
変領域の接合面が、ゲート絶縁膜から他の絶縁膜（下地
絶縁膜）に向かうに従って、ゲート端から遠ざかる断面
構造にすることで、下地絶縁膜近傍で電界の最も強い領
域とアバランシェが起きやすいドレイン接合をずらし、
同時にドレイン接合付近の電界をも緩和できる構造を有
する。
本発明の更に他の目的は半導体装置の一つとしてのＳｏ
ｌ構造のトランジスタにおいて、薄膜化と微細化による
高モビリティ及び低寄生容量といった良好な特性を維持
しつつ、前述したＯＦＦ時のドレイン耐圧の劣化、即ち
、半導体層と下地絶縁基板との界面で生じるアバランシ
ェブレイクダウンによるドレイン耐圧劣化を改善した、
改良された薄膜トランジスタを実現しようとするもので
ある。
本発明の更に別の目的はドレインの境界面を斜めに作成
することにより、例えば、下地絶縁層に向かうにつれて
、ゲートから遠ざかるようなドレイン領域を作成するこ
とができ、ドレイン層の界面で生じる電界集中を緩和し
、アバランシェによるブレークダウンの耐圧を向上でき
る薄膜トランジスタを提供することにある。
本発明の上述した目的は、第１の絶縁層領域と第２の絶
縁層領域とに挟持される半導体層領域と、該半導体層領
域に対して前記第２の絶縁層領域を介して設けられた制
御電極と、を有する薄膜トランジスタであって、前記半
導体層領域は、チャネル領域と前記チャネル領域より不
純物濃度の高い複数の主電極領域とを有しており、前記
複数の主電極領域の少なくとも一つと前記チャネル領域
とで形成される界面が前記第２の絶縁層領域側から前記
第１の絶縁層領域側に近づくにしたがって前記制御電極
側より遠ざかる断面構造を有していることを特徴とする
薄膜トランジスタにより達成される。
そして、上記薄膜トランジスタは、不純物を前記半導体
層領域と前記第２の絶縁層領域との界面に対して斜めか
ら不純物を打ち込んで前記界面を形成することを特徴と
する薄膜トランジスタの製造方法や異方性エツチングに
より前記界面に対応する斜面を形成した後、主電極領域
を形成することを特徴とする薄膜トランジスタの製造方
法によって得ることができる。
更に、上記トランジスタは次のような各種装置に搭載さ
れて優れた性能が発揮される。それは上記薄膜トランジ
スタと、光電変換素子とが同一基体上に一体的に形成さ
れている電子回路装置や、上記薄膜トランジスタと、前
記薄膜トランジスタにより駆動される液晶セルとを有す
る電子回路装置や上記薄膜トランジスタと光電変換素子
とが同一基体上に一体的に形成されている電子回路装置
と、原稿を読取位置に保持するための手段と、該原稿を
照明するための光源と、を有する情報処理装置や、上記
薄膜トランジスタと前記薄膜ｌ・ランリスタにより駆動
される液晶セルとを有する電子回路装置と、前記電子回
路装置に入力する信号を出力する手段と、を有する情報
処理装置である。
〔実施例〕
以下図面を参照しながら本発明による実施例について述
べるが、本発明は以下の実施例に限定されることはな（
本発明の目的が達成される構成であれば良い。
支持体としてその表面が絶縁性の基板の即ち第１の絶縁
層領域の上に半導体層領域を備えたＳｏｌ構造を有し、
かつドレインとして用いられる主電極領域である高不純
物濃度領域が、下地の絶縁膜にまで達している薄膜電界
効果トランジスタでは、薄膜ＳＯＩ固有の問題として半
導体層の膜厚が最大空乏層幅の２倍程度以下になると、
膜全体に電流が流れるようになる。これと共に、ドレイ
ン端の至るところで起こるアバランシェ・ブレイクダウ
ンが問題となってくる。特に、下地絶縁膜との界面近傍
でのアバランシェはゲート電圧ＯＦＦ時にも発生し、ド
レイン耐圧の低下を招く。
上述した技術的課題を解決し得る本発明の好適な実施態
様は、第２の絶縁層領域としてのゲート絶縁膜側から支
持体側の下地絶縁膜に近づ（に従い、主電極領域として
のドレイン領域とチャネルを形成する領域との接合面（
チャネル・ドレイン接合面）が制御電極としてのゲート
から遠ざかるような構造にしたものである。後述する第
１図に示すようにこのときゲート絶縁膜直下のチャネル
・ドレイン接合面の位置を原点（０）とし、半導体層の
層厚をＴ、。７、半導体層の層厚方向と垂直に交わる方
向へのチャネル・ドレイン接合面の位置の最大変位置を
Ｌ　ｕｐとしたときに、Ｌ　ｕ、／Ｔ３゜１が０．３５
以上となるようチャネル・ドレイン接合構造 圧が顕著に向上するので最も好ましい結果が得られる。
接合面の形状はゲートから徐々に遠ざかる構成であれば
良く特に限定されるものではないが、不必要な電界集中
を避けるためには、第１図に示すような単一平面など、
滑らかな形状が望ましい。このような構造は、従来より
知られたＭＯＳプロセスを単に用いるだけでは達成でき
るものではなく、後述する様に、例えば、士数度の角度
からイオンの斜め打ち込みを行なうなど、積極的に行な
わなければならないものである。何故・ならば、高不純
物濃度領域である半導体層の膜圧が数千λ以下と極めて
薄いからである。
本発明者らの知見によれば、半導体領域が、薄膜ＳＯ工
構造の薄膜であるためデバイス内で最も電界の強い部域
は、ドレインとチャネルの接合面に添うのではなく、ゲ
ート絶縁膜側のドレインとチャネルの接合の位置で決ま
る位置、つまりその接合の位置から下地絶縁基板の第３
図のＳＥＰで示す位置への鉛直線（ＶＬ）上近傍にある
。故に、本発明の好適な実施態様例の構造にすれば、■
最大電界強度領域とアバランシェの起きやすいドレイン
接合面がずれており、■そのずれ分電界勾配が緩やかに
なり、最大電界強度を下げることができる。その結果、
従来６〜８ｖｏｌｔ程度であつたＭＯ８型電界効果トラ
ンジスタのＯＦＦ時のドレイン耐圧が他の構成を同じく
し上述したチャネル・ドレイン接合構造とすると、今ま
で考えられなかったような、２０ｖｏｌｔ程度にまで向
上するのである。
本発明における第１の絶縁層領域としては、サファイヤ
、アルミナ、ガラス、樹脂等の絶縁性基板そのもの、或
いは半導体基板中に形成された絶縁領域又は、半導体基
板や導電性基板上に設けられた酸化シリコン、窒化シリ
コン等の絶縁層が用いられ、更には各機能をもつ素子が
形成された基体上に設けられた保護層としての酸化シリ
コン、窒化シリコン等の絶縁層等も適用可能である。第
２の絶縁層としては、酸化シリコン、窒化シリコン、酸
化窒化シリコン等が挙げられる。
ゲート電極とソース・ドレイン電極との構造は上ゲート
スタガー型、下ゲートスタガー型、上ゲートコブラナー
型、下ゲートコプラナー型等が用いられる。
半導体層としてはシリコンを母体とする単結晶層や非単
結晶層としての多結晶層や微結晶層が用いられるがなか
でも高キヤリア移動度をもつ単結晶シリコン層や多結晶
シリコン層が好ましい。
〔第１実施例〕 第１図は、本発明の一実施例によるＳｏｌ構造のＦＥＴ
を示す模式的断面図である。１０は絶縁性の表面をもつ
基板としてのサファイヤ基板、２０はサファイヤ基板工
０上に形成された層厚２０００人の単結晶シリコンから
なる半導体層、３０は半導体層２０上に設けられた絶縁
層としての層厚５００人の酸化シリコン膜、４０は酸化
シリコン膜上に配設された多結晶シリコンからなるゲー
ト電極である。
第３図に、本実施例によるトランジスタを作製し従来技
術により作製したトランジスタとを比較した結果を示す
グラフである。図中の曲線（ａ）は従来型の特性、曲線
（ｂ）はオフセット構造を有したＭＯ８型電界効果トラ
ンジスタ、曲線（Ｃ）は本発明の構造を有したＭＯ３型
電界効果トランジスタのＯＦＦ特性である。本発明が、
従来型を単にオフセット構造にしただけではなく、それ
とは異なる作用で大きな効果をあげたことを示している
。
第３図において、（ａ）は第１５図（Ａ）に示した例に
よる耐圧を示し、（ｂ）は第１５図（Ｂ）に示した例に
よる耐圧を示す。（Ｃ）が本実施例による耐圧を示しく
ａ）が約６Ｖｏ　１　ｔ。
（ｂ）が約１０Ｖｏｌｔであるのに対し本例では約２１
Ｖｏｌｔの耐圧が得られた。
〔第２の実施例〕 以下、第２図及び第３図を用いて本発明の第２の実施例
を説明する。第２図（ｄ）にその構造を示す。
本実施例ではドレイン界面Ｓがオフセット構造を有し、
ソース界面はドレイン界面と平行に下地界面に近づ（に
従いゲート電極側に近づく構成になっている。
次に製造方法の説明をしながら本実施例について詳細に
述べる。絶縁性表面を有する基板及び該基板上の半導体
層を形成する為に、不純物、濃度ｌＸｌ０”／ｃｒｒｒ
の面方位（１００）Ｐ型巣結晶シリコン基板１００に対
し、加速電圧１５０ｋｅｖ１総ドーズｆｉ２．１４ｘ１
０”／ｃｒｄ、基板温度６００℃の条件で酸素を矢印Ａ
Ａで示すように注入する。（第２図（ａ）参照）。その
後、Ｎ２ガス中で１３００℃３時間のアニールを施し、
膜厚が１０００人の半導体層１２０を有する面方位（１
００）（７）Ｐ型ＳＩＭＯＸ基板を作成する。
１０１は下部の半導体層、１１０は第１の絶縁層である
（第２図（ｂ）参照）°。このＳｏｌ基板に対し、熱酸
化法を用いて厚さ５００人のゲート酸化ＰＩＡ１３０を
形成し、その上にＬＰ−ＣＶＤにより多結晶シリコン膜
を形成し多結晶シリコンにｐｌ＋をイオン注入し、厚さ
４０００人のＮ型ゲートポリシリコン電極１４０をバタ
ーニングにより形成する。ここでゲート長を２μｍ１ゲ
一ト幅を１０μｍとする。次に、ソース・ドレイン領域
として高不純物濃度領域を形成するため、第３図に示す
ようソース・ドレイン方向（１［！流の流れる方向）に
平行で、かつ打ち込み角度角が４３°　（第１Ｘ図（Ｃ
）中θ、）であるような方向（矢印ＢＢ）からＰ３１（
燐）を加速電圧６０　ｋ　ｅ　ｖ　ティオン注入し、次
いで層間絶縁膜としてＰＳＧ膜１５０を６０００人堆積
シタ後ニ、Ｐ”　（燐）　を活性化させるために９００
６Ｃ１５分の熱処理を施す。本実施例におし、１て打ち
込み角度θ１とは、第２図（Ｃ）に示すようにゲート絶
縁膜１４０の法線方向となす角変である。その結果、チ
ャネル領域としての低不純物濃度領域１２２とドレイン
領域として高不純物濃度領域１２１の接合面Ｓが下地絶
縁膜１１０に対して４３°傾いた断面構造を得ることが
できる。この後、配線であるアルミニウムを蒸着、バタ
ーニングしドレイン電極配線１６２、ソース電極配線１
６２．ゲート電極配線１゛６３を形成する。保護膜とし
てＰＳＧ膜１７０を堆積すれば、第２図（ｄ）に示すＳ
Ｏｆ構造を有する薄膜電界効果トランジスタを作成する
ことができる。ここでは１１０の一部以下の構成は省略
している。（ｅｘａｍｐ　１　ｅ）上述した製造方法に
よって第２図（ｄ）に示すトランジスタ・を複数作成し
、その評価を行なった。そのオフセットしている方（１
２１）をドレインとして、ＯＦＦ時の耐圧を評価したと
ころ第３図に示した結果と間様な結果即ち耐圧が２１ｖ
ｏｌｔと実用に値する結果が得られた。
上述したイオンの斜め打ち込みによるソース・ドレイン
領域の形成は、バルクシリコンプロセスにおいて行なわ
れている。その目的はイオン注入のチャネリング防止や
、オフセット構造の形成である。しかし、従来のイオン
め斜め打ち込みは、下地に絶縁膜は存在せず、半導体層
が広がっているデバイスに対して施されたものである。
本発明は、高不純物濃度領域が下地絶縁膜にまで到達し
ている薄膜ＳＯＩ型電界効果トランジスタ固有の問題点
を、薄膜ＳＯＩ構造の電界分布を利用し、従来技術とは
異なる作用でＯＦＦ時のドレイン耐圧を向上させた。以
下、従来技術との比較により説明する。
本実施例では、不純物のプロファイルをイオンの斜め打
ち込みにより、第２図（ｄ）に示すような構造にし、■
電界の最も強い領域とアバランシェの起きやすいドレイ
ンとチャネルの接合面をずらしたこと、■またずらした
分電位勾配が緩やかになり、最大電界強度が下がちたこ
とで、ＯＦＦ時のドレイン耐圧が、従来のＡタイプから
約１５ｖｏ　ｌ　ｔ、Ｂタイプから約１１ｖｏｌｔと飛
躍的に向上した。またＯＮ特性についても、上記の■、
■の作用により、ドレイン端の全領域で電界が緩和され
、キンク現象の改善がなされているのである。
〔第３実施例〕 以下、第４図〜第７図を用いて本発明の第３実施例を説
明する。第５図は本実施例によるトランジスタの断面構
造を示しており、ソース界面もドレイン界面と同じよう
にオフセット構造を有し、且つ下地界面に向かってゲー
トより遠ざかるようになりでいる。
（ｅｘａｍｐｌｅ）次に製造方法の説明をしながら本実
施例について詳述する。
サファイア基板３２１０上のシリコン単結晶２２０　Ｃ
３Ｏ８）が２、膜厚２０００人であり、不純物濃度が２
Ｘ１０”／ｃｒｄであるＳｏｌ基板を用意し、熱酸化法
を用いて厚さ８００人のゲート酸化膜２３０を形成する
。酸化膜の上にＬＰ−ＣＶＤによる多結晶シリコンを堆
積した後に、Ｐ″′をイオン注入し、バターニングによ
り厚さ４０００人のＮ型ゲートポリシリコン電極２４０
を形成する。ここではゲート長を２μｍ１ゲ一ト幅を１
０μｍとする。
次に、第４図に示すように・、ソース・ドレインの領域
を形成する為の不純物拡散用のマスク膜として、膜厚（
図中Ｒｘ）が２．３μｍのレジスト膜２８０を形成した
後、打ち込み角度θりが３２″であるような方向からｐ
８１を加速電圧６０ｋｅｖで、基板を回転させながら、
イオン注入する。ただし、このとき、レジストの厚さＲ
ｘと、ゲート電極とマスクとの間であるソース・ドレイ
ン領域の長さＸと、イオン注入角度θ２の関係は、 Ｘ≦Ｒｘ　　・　ｔ　　ｔａｎ＆　２　≦Ｘ＋Ｌ（Ｌは
ゲート長） をみたすように作成する。こうして形成すると、ＲＸ＝
２．３μｍ、Ｘ＝３ａｍ、Ｌ＝２ａｍとなるのである。
その後、眉間絶縁膜としてＰＳＧ膜２５０を６０００人
堆積した後、燐を活性化させるために９００℃１５分の
熱処理を施す。その結果チャネルの低不純物濃度領域２
２２とドレインの高不純物濃度領域２２１の接合面Ｓが
下地絶縁膜に対して約３０°傾いた断面構造を得ること
ができる。
この後、配線であるアルミニウムを蒸着し、保護膜とし
てＰＳＧを堆積してドレイン電極配線２６２、ソース電
極配線２６２、ゲート電極配線２６３、保護層２７０を
形成した。こうして、第５図に示すＳＯＩ構造を有する
薄膜電界効果トランジスタを作成することができる。
第４図中のマスク膜としてのレジストＷｔ、Ｗ２の働き
を明確にするため、第６図（Ａ）に、本実施例の断面方
向の不純物プロファイルの模式図を示す。第６図（Ｂ）
には、参考までに、Ｗｌ。
Ｗ２が通常のソース・ドレインマスクの様に低い場合（
すなわちＲｘ−ｔａｎθ＜Ｘ）で、同様なイオン注入を
行なう場合の断面方向の不純物プロファイル断面図を示
す。Ｗｌ、Ｗ２が低い場合、接合面は傾斜を持たず、ド
レイン領域がゲート下にまで広がってしまう。本実施例
ではソース・ドレインマスクＷｌ、Ｗ２が、Ｘ≦ＲＸｔ
ａｎθ≦Ｘ＋Ｌをみたしているため、第４図中のＡ方向
からの打ち込みイオンＡ！、Ａ２はＷ２がドレイン領域
に影を作るので、打ち込みイオンＡ２は第４図中領域２
２１（例えばドレイン）には到達しない（注入されない
）。そして打ち込みイオンＡ１のみが、第４図中領域２
２３（例えばソース）に到達し、注入される。その結果
、対称性があるオフセット構造を有するＳＯＩ型薄膜電
界効果トランジスタを作成することができる。
（ｅｘａｍｐｌｅ） 上述した製造方法により作成されたドレインとチャネル
の接合面が約３０″であるトランジスタを作成し、ＯＦ
Ｆ時の耐圧特性を測定した。第７図にその結果を示す。
耐圧は約２０ｖｏｌｔと実用的な値となつた。また、Ｏ
Ｎ特性においても接合面全領域でＯＦＦＦＦリドレイン
耐圧向上カニズムと同様な減少が生じた従来例と比較し
て、キンク現象の改善がなされた。さらには構造に対称
性があるため回路設計の際、レイアウトに何ら規制をう
けないのでそのはん用柱が拡大した。
（ｅｘａｍｐ　１　ｅ） 上記第２の実施例と同様にして、イオンインプラにおけ
る打ち込み角度を１１°　１８゜２２″にしてＬＬｌｐ
がそれぞれ２００人、３３０人、４１０人であるＭＯ３
型電界効果トランジスタを作成した。その結果、各々の
ＯＦＦ時のドレイン耐圧Ｖｄ−１ｔＴＶ、８Ｖ、１５Ｖ
であった。第１０図のＸＡにその様子を示す。Ｌ　ＬＩ
Ｆが３５０Å以上となるとドレイン耐圧が顕著に向上し
た。
また半導体層が１５００Å以上とした場合に於いても同
様にドレイン耐圧を測定した結果、ＬＵＰが５３０Å以
上になると急激に耐圧が向上した。
この結果をＸＢに示す。以上の様にＬ　ＬＩＰ／　Ｔ　
＊。１を０．３５以上となるようにすることで特性はさ
らに向上する。
前記各実施例において、下地界面近傍でのドレイン領域
とチャネル領域との接合面がゲート絶縁近傍でのドレイ
ン接合面よりゲート端より離れた構造にすることで、特
に下地界面において電界の最も強い領域とアバランシェ
の起きやすいドレイン接合面をずらし、また接合面での
電界を緩和することで、アバランシェを起こりに＜（シ
てＯＦＦ時の耐圧を上げる効果がある。
またイオンの斜め打ち込みで本発明の構造を実施すると
、容易にオフセットの構造を作成することができ、ＯＮ
時においては、ホットキャリアの低減、キンク現象を改
善する効果がある。
〔第４実施例〕 第９図は本発明の４実施例にによる半導体装置の製造方
法を示す模式的断面図である。なお第１６図の従来例に
示した構造部材と同一構成については同一符合を付しで
ある。
本実施例はチャネル領域と低不純物濃度ドレイン領域と
の界面及び低不純物濃度ドレイン領域と高不純物濃度ド
レイン領域との界面の両方が傾斜しているところが最大
の特徴点である。
まず第９図（ａ）に示す様に、厚い絶縁基板３０１上に
７００人の半導体層３０２を形成した後、３００人のゲ
ート絶縁膜３０３を形成する。
次に第９図（ｂ）に示す様に多結晶シリコン膜を４００
０人堆積した後、燐を拡散し、ホトリソ技術を用いて該
多結晶シリコン膜３０４をエツチングしてゲート電極３
０４を形成する。
さらにイオン・インプランテーションを用いて第２図の
ように不純物として燐を５×１０（個／ｃｒｔｆ）、半
導体層３０２に斜めから打込み、アニールすると低濃度
ソース３０６と低濃度ドレイン３０７が形成される。
次に第９図（ｃ）に示す様に、ＮＳＧ膜３０８を３００
０人堆積し、ＲＩＥにて異方性エツチングを行ない、多
結晶シリコン膜ゲート電極３０４の側壁にのみＮＳＧ膜
３０８を残した後、半導体ｍ３０２に斜めからイオン・
インプラチージョンを用いてｌＸｌ０”（個／ｃｒｒｆ
）の燐を打込み、ＰＳＧ膜３１１を堆積し、アニールす
るとソース３０９とドレイン３１０が形成できる。
次に第９図（ｄ）に示す様に、ＰＧＧ膜１工と酸化膜（
絶縁膜）３０３に開口部３１２と３１３を設け、電極３
１４と３１５を形成することにより平行四辺形状の断面
をもつチャネル領域を有する本実施例のＳｏｌ型トラン
ジスタとすることができる。
〔第５実施例〕 第１０図は、本発明のＳＯＩトランジスタの製造方法の
第５実施例である。
本実施例では、第９図（ａ）と（ｂ）に示した方法と同
様の方法で、ゲート絶縁膜３０３と燐がドープされた多
結晶シリコン膜３０４と、低濃度のソース３０６と、ド
レイン３０７を形成後、酸化を行ない、酸化膜３０５を
形成する。その後ゲート上部の酸化膜を残したまま第９
図（Ｃ）と同様の方法で、ソース３０９とドレイン３１
０に不純物として燐を注入し、ＰＳＧ膜３１１を堆積後
アニールする。そして第９図（ｄ）と同様の方法で電極
形成を行なうことにより本実施例のＳＯＩ型トランジス
タとする。
〔第６実施例〕 第１１図（ａ）〜（ｆ）は、本発明の半導体装置の製造
工程の更に別の実施例を示す断面図である。
まず第１１図（ａ）に示す様に、厚い下地絶縁基板４０
１上に７００人の（１００）の面方位を持つ半導体層４
０２を形成した後、３００人のゲート絶縁膜４０３を形
成する。
次に第１１図（ｂ）に示す様に、多結晶シリコン膜を４
０００人程堆積した後、燐を拡散し、ホトリソ技術を用
いて多結晶シリコン膜をエツチングした後、酸化を行な
うと多結晶シリコンゲート電極４０４上にはゲート絶縁
膜４０３より厚い酸化膜４０５が形成される。
次に第１１図（Ｃ）に示す様に多結晶シリコンゲート電
極４０４に接する領域以外の絶縁膜・４°０３を除去す
る。
次に第１１図（ｄ）に示す様に、酸化膜４０５をエツチ
ングマスクにして、半導体層４０２をＫ　ＯＨとＩＰＡ
（イソプロピルアルコール）と水ノｆｉ合液（例工ばＫ
ＯＨ：　Ｉ　ＰＡ　：　Ｈ，０＝＝２　ニア；１のもの
）を用いて異方性エツチングして半導体層４０２の斜め
の面を形成する。即ち（１１１）面が表われるのである
。
次に第１１図（ｅ）゛に示す様に、多結晶シリコン膜を
５０００人程堆積し、ホトリソ技術を用いて多結晶シリ
コンゲート電極４０４上の多結晶シリコン膜をエツチン
グ除去した後、イオン・インプランテーションを用いて
、不純物として燐を５ｘｉｏ”ｃ個／ｃｒｎ’）注入し
て多結晶シリコン膜４１３を形成し、その上にさらにＰ
ＳＧ膜４０６を堆積する。
次に第１１図（ｆ）に示す様に熱処理を加えると、多結
晶シリコン膜４１３から燐が半導体層４０２に拡散し、
ソース４０７とドレイン４０８が形成される。次にＰＳ
Ｇ膜４０６にコンタクトホール４０９と４１０を開口し
、電極４１１と４１２を形成して等脚台形状の断面を持
つチャネル領域を有する本実施例の半導体装置とするこ
とができる。
〔第７実施例〕 第１２図（ａ）〜（ｄ）は本発明の半導体装置の製造方
法による製造工程を示す更に別の実施例である。
第１２図（ａ）に示す様に、第１１図（ａ）に示したも
のと同一の方法で絶縁基板４０１上に半導体層４０２と
ゲート絶縁膜４０３を形成した後、多結晶シリコン膜４
０４の堆積と燐拡散、及びＰＳＧ膜４０６の堆積を行な
い、ホトリソ技術を用いてＰＳＧ膜４０６と多結晶シリ
コン膜４０４のエツチングを行なう。
次に第１２図（ｂ）に示す様に、酸化を行なうと、多結
晶シリコン膜４０４の横に酸化膜４０５が成長する。
次に第１２図（Ｃ）に示す様に、多結晶シリコン膜４０
４で覆われた領域以外のゲート絶縁膜４０３を除去した
後、半導体層４０２を異方性エツチングし、イオン・イ
ンプランテーションを用いて、不純物として、燐を１ｘ
１０”（個／　ｃ　ｒｄ　）注入し、さらに熱処理をす
条と、ソース４０７とドレイン４０８が形成され斜めの
ソース・チャネル接合面及び斜めのドレイン・チャネル
接合面が形成される。
次に第１２図（ｄ）に示す様に、電極４１１と４１２を
形成して、本実施例の半導体装置を得ることができる。
〔第８実施例〕 第１３図（ａ）〜（ｆ）は本発明の半導体装置の製造方
法の更に別の実施例を示す工程図である。
まず、第１３図の実施例の第１１図（ａ）〜（Ｃ）と同
一の方法で半導体層４１５の表面にゲート絶縁膜４０３
と多結晶シリコン４０４と酸化膜４０５を形成した後、
第１３図（ｄ）に示す様に、ＣＣｚｓ　ＦｘとＮ、と０
２とを用いたりアクティブ・イオン・エッチ（Ｒ，１，
Ｅ）にて半数に、第１３図（ｅ）に示す様に、燐を２×
１０１（個／　ｃ　％　）含んだ多結晶シリコン膜４１
４を５０００人堆積した後、ホトリソ技術を用いて酸化
膜４０５上の燐を含んだ多結晶シリコン膜４１４を除去
し、次にＰＳＧ膜４０６を堆積する。
次に第１３図（ｆ）に示す様に、熱処理を加えると燐を
含んだ多結晶シリコン膜４１４から半導体層４１５に燐
が拡散し、ソース７とドレイン４０８が形成される。
次にＰＳＧ膜４０６にコンタクトホール４０９と４１０
を開口した後、電極４１１と４１２を形成することによ
り、本実施例の半導体装置を得ることができる。
本実施例の半導体装置の製造方法によれば、ドレイン形
成領域の半導体層４０２又は４１５を、ゲートより遠ざ
かるにつれ、薄（なる様にエツチングし、下地絶縁基板
４０１に対して、斜めの面を成す半導体層を形成し、該
面に沿ってドレイン層４０８を形成することによって、
下地絶縁基板１とドレイン層４０８のなす角度を斜めに
することができる。
本実施例では、これによって、下地絶縁基板４０１とド
レイン層４０８の界面で生じる電界集中が緩和されると
いう効果が得られ、そのため、界面で生じるアバランシ
ェによるドレインのブレークダウン耐圧が向上するとい
う効果が得られる。
以上説明したトランジスタは、３次元集積回路や密着型
イメージセンサ及び液晶表示装置といった電子回路装置
に採用されて、その装置特性を大巾に改善し得る。更に
このような電子回路装置は複写機、ファクシミリ、イメ
ージリーダー、ワードプロセッサー、液晶テレビ等の情
報処理装置に搭載される。
第１４図（Ａ）は密着型イメージセンサの回路図であり
、本発明によるトランジスタは信号読出し用のスイッチ
手段として光電変換用受光素子と共に同−基体上に一体
的に形成されている。
第１４図（Ａ）には、説明を簡単にする為に４セグメン
ト×２ブロツクを例にとり説明する。各受光素子８１〜
Ｓ、はブロック毎に共通にブロック選択用のＴＰＴスイ
ッチｓｗ、　　ｓｗ２を介して基準電圧源Ｖｃに接続さ
れている。各受光素子Ｓ、−Ｓ、の他方の電極は各々セ
グメント選択用のＴＰＴスイッチＴＳＷ、〜ＴＳＷ、に
接続されＴＰＴスイッチＴＳＷ、〜ＴＳＷ、の各ゲート
は各ブロック内の対応するセグメント同士が共通に接続
されてゲート共通線を構成しており、シフトレジスタＳ
Ｒにて走査される各ソースは共通に接続されて共通出力
線Ｖ。ｕ７より出力される。このような、イメージセン
サＩｓは、原稿照明用の光源ＬＳ及び原稿Ｐを読取り位
置に保持する保持手段でもある搬送ローラＴＲ，及び光
源ＬＳとローラＴＲとイメージセンサＩｓとを制御する
制御手段Ｃ０ＮＴと共に情報処理装置を構成している。
（第１４図（Ｃ）） 第１４図（Ｂ）は液晶表示装置を示す回路図であり、本
発明のトランジスタは各画素を構成する液晶セルＬＣ，
〜ＬＣ，を駆動するスイッチＤＳＷ１〜ＤＳＷ４に用い
られゲートとソースがマトリクス結線され垂直線選択用
のシフトレジスタＶＳＲと水平線選択用のシフトレジス
タＨ８Ｒとで駆動される。
このような液晶表示装置は第１６図（Ｃ）で示した情報
処理装置に搭載されて制御手段によって前記センサにて
読取った出力信号が液晶表示装置に入力されて画像を表
示する゛。こうして、原稿読取りのモニターが可能とな
っている。
【図面の簡単な説明】
第１図は本発明の好適な第１実施例による、ＳＯＩ型薄
膜電界効果トランジスタの模式的断面図、 第２図は第２実施例によるＳｏｌ型薄膜電界効果トラン
ジスタの模式的断面図、 第３図は従来例と第２実施例とによるＳｏｌ型薄膜電界
効果トランジスタのＯＦＦ時のドレイン耐圧特性を示す
グラフ、 第４図は第３実施例によるＳＯＩ型薄膜電界効果トラン
ジスタの製造方法を示す模式的断面図、第５図は第３実
施例によるＳｏｌ型薄膜電界効果トランジスタの模式的
断面図、 第６図は従来例と第３実施例とによるＳｏｌ型薄膜電界
効果トランジスタの不純物プロファイルを示す模式図、 第７図は第３実施例におけるＳｏｌ型薄膜電界効果トラ
ンジスタのＯＦＦ時のドレイン耐圧特性を示すグラフ、 第８図はドレイン耐圧とチャネル・ド１メイン接合面の
位置の変位置との関係を示すグラフ、第９図は本発明の
ＳＯＩ型トランジスタの製造方法の一実施例を示す概略
工程図、 第１０図は本発明のＳＯＩ型トランジスタの製造方法の
他の実施例を示す概略工程図、第１１図は本発明の半導
体装置の製造方法の更に別の実施例を示す概略工程図、 第１２図は本発明の半導体装置の製造方法の更に別の実
施例を示す概略工程図、 第１３図は本発明の半導体装置の製造方法の更に別の実
施例を示す概略工程図、 第１４図は本発明による薄膜トランジスタを有する電子
回路装置の回路図及びそれを搭載した情報処理装置の模
式図、 第１５図は従来の電界効果トランジスタを示す模式的断
面図、 第１６図は従来の製造方法によるＳｏｌ型トランジスタ
の製造方法の実施例を示す概略工程図である。 １０．１１０．２１０・・・第１の絶縁層領域２０．１
２０．２２０・・・半導体層領域３０．１３０．２３０
・・・第２の絶縁層領域４０．１４０．２４０・・・制
御電極 ＤＳＳ、１２１．１２３．２２１．２２３・・・主電極
領域 Ｃ，１２２，２２２・・・チャネル領域（ａ） （わ ０ ０ Ｖｄ　（ｖＱｔご） ０ ２０ ＶｄＣＶＯＬｔ） （Ａ） （８） ００ ０００ Ｌ（ＪＰ ０２ ５０１ 竿 ／４ 凹 （Ａ） （８） （Ｃ） ＜Ａ＞ （８）

Claims (19)

    【特許請求の範囲】
  1. （１）第１の絶縁層領域と第２の絶縁層領域とに挟持さ
    れる半導体層領域と、該半導体層領域に対して前記第２
    の絶縁層領域を介して設けられた制御電極と、を有する
    薄膜トランジスタであって、前記半導体層領域は、チャ
    ネル領域と前記チャネル領域より不純物濃度の高い主電
    極領域とを有しており、前記複数の主電極領域の少なく
    とも一つと前記チャネル領域とで形成される界面が前記
    第２の絶縁層領域側から前記第１の絶縁層領域側に近づ
    くにしたがって前記制御電極側より遠ざかる断面構造を
    有していることを特徴とする薄膜トランジスタ。
  2. （２）前記複数の主電極領域は、各々第１の半導体領域
    と該第１の半導体領域より不純物濃度の高い第２の半導
    体領域とを含んでおり、前記第１の半導体領域と前記第
    ２の半導体領域との界面が前記第２の絶縁層領域側から
    前記第１の絶縁層領域側に近づくにしたがって前記制御
    電極側より遠ざかる断面構造を有していることを特徴と
    する請求項（１）に記載の薄膜トランジスタ。
  3. （３）前記半導体層領域は、更に前記複数の主電極領域
    の他方と前記チャネル領域とで形成される界面が前記第
    ２の絶縁層領域側から前記第１の絶縁層領域側に近づく
    にしたがって前記制御電極側に近づく断面構造を有して
    いることを特徴とする請求項（１）に記載の薄膜トラン
    ジスタ。
  4. （４）前記半導体層領域は、更に前記複数の主電極領域
    の他方と前記チャネル領域とで形成される界面も前記第
    ２の絶縁層領域側から前記第１の絶縁層領域側に近づく
    にしたがって前記制御電極側より遠ざかる断面構造を有
    していることを特徴とする請求項（１）に記載の薄膜ト
    ランジスタ。
  5. （５）前記チャネル領域の断面が平行四辺形状であるこ
    とを特徴とする請求項（１）に記載の薄膜トランジスタ
    。
  6. （６）前記チャネル領域の断面が台形状であることを特
    徴とする請求項（１）に記載の薄膜トランジスタ。
  7. （７）前記チャネル領域の断面が等脚台形状であること
    を特徴とする請求項（１）に記載の薄膜トランジスタ。
  8. （８）前記半導体層領域は単結晶シリコンで形成されて
    いることを特徴とする請求項（１）に記載の薄膜トラン
    ジスタ。
  9. （９）前記半導体層領域は非単結晶シリコンで形成され
    ていることを特徴とする請求項（１）に記載の薄膜トラ
    ンジスタ。
  10. （１０）前記第２の絶縁層領域直下の前記界面の位置を
    原点とし、前記半導体層領域の層厚をＴ＿Ｓ＿Ｏ＿Ｉと
    し、前記半導体層領域の層厚方向と垂直に交わる方向へ
    の最大変位置をＬ＿Ｕ＿Ｐとしたとき、Ｌ＿Ｕ＿Ｐ／Ｔ
    ＿Ｓ＿Ｏ＿Ｉが０．３５以上であることを特徴とする請
    求項（１）に記載の薄膜トランジスタ。
  11. （１１）請求項（１）に記載の薄膜トランジスタの製造
    方法であって、不純物を前記半導体層領域と前記第２の
    絶縁層領域との界面に対して斜めから不純物を打ち込ん
    で前記界面を形成することを特徴とする薄膜トランジス
    タの製造方法。
  12. （１２）不純物の打ち込みをイオンインプランテーシヨ
    ンにて行なうことを特徴とする請求項（１１）に記載の
    薄膜トランジスタの製造方法。
  13. （１３）前記イオンインプランテーシヨンの際のイオン
    注入角度をθ＿２、用いるマスクの厚みをＲ＿ｘ、制御
    電極の長さをＬ、前記制御電極と前記マスクとで画成さ
    れる開口部の長さをＸとしたとき、 Ｘ≦Ｒ＿ｘ・ｔａｎθ＿２≦Ｘ＋Ｌ の関係を満たす条件でイオンを注入することを特徴とす
    る請求項（１２）に記載の薄膜トランジスタの製造方法
    。
  14. （１４）請求項（１）に記載の薄膜トランジスタの製造
    方法であって、異方性エッチングにより前記界面に対応
    する斜面を形成した後、主電極領域を形成することを特
    徴とする薄膜トランジスタの製造方法。
  15. （１５）前記異方性エッチングは反応性イオンエッチン
    グであることを特徴とする請求項（１４）に記載の薄膜
    トランジスタの製造方法。
  16. （１６）請求項（１）に記載の薄膜トランジスタと、光
    電変換素子とが同一基体上に一体的に形成されている電
    子回路装置。
  17. （１７）請求項（１）に記載の薄膜トランジスタと、前
    記薄膜トランジスタにより駆動される液晶セルとを有す
    る電子回路装置。
  18. （１８）請求項（１）に記載の薄膜トランジスタと光電
    変換素子とが同一基体上に一体的に形成されている電子
    回路装置と、原稿を読取位置に保持するための手段と、
    該原稿を照明するための光源と、を有する情報処理装置
    。
  19. （１９）請求項（１）に記載の薄膜トランジスタと前記
    薄膜トランジスタにより駆動される液晶セルとを有する
    電子回路装置と、前記電子回路装置に入力する信号を出
    力する手段と、を有する情報処理装置。
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