JPS61290772A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPS61290772A JPS61290772A JP13185485A JP13185485A JPS61290772A JP S61290772 A JPS61290772 A JP S61290772A JP 13185485 A JP13185485 A JP 13185485A JP 13185485 A JP13185485 A JP 13185485A JP S61290772 A JPS61290772 A JP S61290772A
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- Japan
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- layer
- type
- junction
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は保獲ダイオード内蔵のＧａＡｓ（ガリウム・砒
素）ＦＥＴ（電界効果トランジスタ）を有する半導体装
置の製造技術に関する。
素）ＦＥＴ（電界効果トランジスタ）を有する半導体装
置の製造技術に関する。
ＧａＡｓＩＣを構成する基本素子であるＦＥＴにおいて
は、ＭＥＳＦＥＴ（ショットキ障壁形ＦＥＴ）が主流と
なって開発が進められている。
は、ＭＥＳＦＥＴ（ショットキ障壁形ＦＥＴ）が主流と
なって開発が進められている。
このＭＥＳＦＥＴの基本構造は、第７図に断面図で示す
ように、半絶縁性ＧａＡｓ基板１の一主表面の一部にｎ
型活性層２がエピタキシャル成長又は８ｉ、Ｓｅなどの
ドナ形不純物のイオン注入によ多形成され、このｎ型活
性層２の両端にソース・ドレイン・コンタクトのための
ｎ 型層３が形成され、とのｎ＋型層３に対してオーミ
ック接続するＡｕ Ｇｅ系金属よシなるソース・ドレ
イン電極４が設けられ、ソース・ドレインにはさまれた
ｎ型活性層２にショットキ障壁をつくるＡＩ等のゲート
電極５が形成される。仁のようにＭＥＳＦＥＴは３端子
素子であシ、ソース・ドレイン間に電圧Ｖｄｓを印加し
た状態でゲート電圧Ｖｇを変化させるととでゲート電極
下の空乏層を制御し、ソース・ドレイン電流のオン・オ
フ動作の切換えを可能とする。（工業調査会電子材料１
９８４年８月号Ｐ３４−Ｐ２Ｏ） このＭＥＳＦＥＴは保護ダイオードを同じＧ ａ Ａ
ｓ化合物半導体基板上に内蔵させる場合、第８図に示す
ように、ＧａＡｓ ＦＥＴ（双ゲート）の形成されたＧ
ａ Ａ ｓ基板の他部表面に形成したｎ＋型層を形成
し、とのｎ＋型層表面にｐ型層拡散してｐｎ接合をつ＜
シ、ソースのＡｕＧｅ−Ｎｉ系電極４で結線して使用す
る。この耐型拡散によるダイオードのｒ型層７はアクセ
プタとしてＺｎ（亜鉛）。
ように、半絶縁性ＧａＡｓ基板１の一主表面の一部にｎ
型活性層２がエピタキシャル成長又は８ｉ、Ｓｅなどの
ドナ形不純物のイオン注入によ多形成され、このｎ型活
性層２の両端にソース・ドレイン・コンタクトのための
ｎ 型層３が形成され、とのｎ＋型層３に対してオーミ
ック接続するＡｕ Ｇｅ系金属よシなるソース・ドレ
イン電極４が設けられ、ソース・ドレインにはさまれた
ｎ型活性層２にショットキ障壁をつくるＡＩ等のゲート
電極５が形成される。仁のようにＭＥＳＦＥＴは３端子
素子であシ、ソース・ドレイン間に電圧Ｖｄｓを印加し
た状態でゲート電圧Ｖｇを変化させるととでゲート電極
下の空乏層を制御し、ソース・ドレイン電流のオン・オ
フ動作の切換えを可能とする。（工業調査会電子材料１
９８４年８月号Ｐ３４−Ｐ２Ｏ） このＭＥＳＦＥＴは保護ダイオードを同じＧ ａ Ａ
ｓ化合物半導体基板上に内蔵させる場合、第８図に示す
ように、ＧａＡｓ ＦＥＴ（双ゲート）の形成されたＧ
ａ Ａ ｓ基板の他部表面に形成したｎ＋型層を形成
し、とのｎ＋型層表面にｐ型層拡散してｐｎ接合をつ＜
シ、ソースのＡｕＧｅ−Ｎｉ系電極４で結線して使用す
る。この耐型拡散によるダイオードのｒ型層７はアクセ
プタとしてＺｎ（亜鉛）。
Ｍｇ（マグネシュウム）、Ｍｎ（マンガン）ヲ用いて拡
散するが、同図に示すようにＺｎはＧａＡｓ基板１の主
面にそって横方向に拡がるラテラル拡散によシ斜め方向
の接合をつくる。このラテラル拡散は深さ方向の約７倍
以上に横方向に拡が夛、゛そのため下記問題が生じるこ
とがわかった。
散するが、同図に示すようにＺｎはＧａＡｓ基板１の主
面にそって横方向に拡がるラテラル拡散によシ斜め方向
の接合をつくる。このラテラル拡散は深さ方向の約７倍
以上に横方向に拡が夛、゛そのため下記問題が生じるこ
とがわかった。
第１にｐ＋型拡散接合面積が異常に大きくなシ、したが
って接合容量が大きくなシ高周波特性が悪く、又静電破
壊強度も悪くなる。
って接合容量が大きくなシ高周波特性が悪く、又静電破
壊強度も悪くなる。
第２に拡散接合が異常であるため入力インピーダンスが
高く、静電破壊強度が弱い。
高く、静電破壊強度が弱い。
本発明は上記した問題を克服するためになされたもので
あシ、その目的は、ＧａＡｓ ＦＥＴの保護ダイオー
ドにおいて、接合面積が小さくなる構造とし、もって高
周波特性を改善するとともに静電破壊強度を向上するこ
とにある。
あシ、その目的は、ＧａＡｓ ＦＥＴの保護ダイオー
ドにおいて、接合面積が小さくなる構造とし、もって高
周波特性を改善するとともに静電破壊強度を向上するこ
とにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおシである。
を簡単に説明すれば下記のとおシである。
すなわち、ＧａＡｓ半導体基板表面にＭＥＳＦＥＴとそ
の保護用接合ダイオードを形成するにあたって、上記接
合ダイオード形成のためのｐ＋拡散による接合部を形成
した後、上記拡散によシ生じたラテラル拡散層の表面部
分を浅く削って取シ除くことによシ、接合面積及び接合
形状を小さくして高周波特性及び信頼度を向上させるも
のである。
の保護用接合ダイオードを形成するにあたって、上記接
合ダイオード形成のためのｐ＋拡散による接合部を形成
した後、上記拡散によシ生じたラテラル拡散層の表面部
分を浅く削って取シ除くことによシ、接合面積及び接合
形状を小さくして高周波特性及び信頼度を向上させるも
のである。
第１図乃至第６図は本発明の一実施例を示すも ・の
であって、ＧａＡｓ基板ＫＦＥＴと保護用接合ダイオー
ドを形成するプロセスの工程断面図である。
であって、ＧａＡｓ基板ＫＦＥＴと保護用接合ダイオー
ドを形成するプロセスの工程断面図である。
以下、各工程にそって詳述する。
（１）半絶縁性Ｇ ａ Ａ ｓ基板１を用意し、表面に
ＣＶＤ（気相化学堆積）法等によシ生成した８ ｉｏ、
膜８をマスクにドナ不純物として高濃度８ｉを基板表面
にイオン打込みしてソース・ドレインコンタクトのため
Ｑｎ＋ｎ型イオン打込層２れよシ離れた部分に保護ダイ
オードのためのｎ”Ｗイオン打込層６を形成する。一方
、上記８ ｉｏ、膜８の一部を取シ除いた状態で低濃度
の８ｉイオン打込みを行い、ｎ型活性層のためのｎ型イ
オン打込層２を形成する。（第１図） （２）前記８ ｉｏ、膜８を取シ除いて新たに８ｉ０゜
膜９を全面に厚さ１２００Ｘ程度に堆積し、アニール処
理する。このアニール処理によ勺、前記イオン打込層か
らｎ＋型層３，６（深さ５０００Ｘ）とｎ型活性層２の
各拡散層が形成される。このあと、ホトレジストを使用
してダイオード側の８ｉ０゜膜の一部１０を窓開する。
ＣＶＤ（気相化学堆積）法等によシ生成した８ ｉｏ、
膜８をマスクにドナ不純物として高濃度８ｉを基板表面
にイオン打込みしてソース・ドレインコンタクトのため
Ｑｎ＋ｎ型イオン打込層２れよシ離れた部分に保護ダイ
オードのためのｎ”Ｗイオン打込層６を形成する。一方
、上記８ ｉｏ、膜８の一部を取シ除いた状態で低濃度
の８ｉイオン打込みを行い、ｎ型活性層のためのｎ型イ
オン打込層２を形成する。（第１図） （２）前記８ ｉｏ、膜８を取シ除いて新たに８ｉ０゜
膜９を全面に厚さ１２００Ｘ程度に堆積し、アニール処
理する。このアニール処理によ勺、前記イオン打込層か
らｎ＋型層３，６（深さ５０００Ｘ）とｎ型活性層２の
各拡散層が形成される。このあと、ホトレジストを使用
してダイオード側の８ｉ０゜膜の一部１０を窓開する。
（３）上記Ｓ ｉｏ、膜の窓開部からアクセプタ不純物
であるＺｎをイオン打込み等の方法によ［ＧａＡｓ基板
表面に導入（濃度＝７×１０１９個／ｃ＋＋Ｉ）Ｌ、拡
散することによシ、ｐ＋拡散層７を形成する。
であるＺｎをイオン打込み等の方法によ［ＧａＡｓ基板
表面に導入（濃度＝７×１０１９個／ｃ＋＋Ｉ）Ｌ、拡
散することによシ、ｐ＋拡散層７を形成する。
（第３図）
（４）ダイオード側ｎ＋型層（ｐ＋型層）の表面の８５
０、をホトレジストを利用してフッ酸ＨＦ系エツチング
液を用いて取シ除く。（第４図）（５）次いで、ＧａＡ
ｓエツチング液、たとえばアンモニア系エツチング液を
用いて深さ３００Ａ〜８ｏ。
０、をホトレジストを利用してフッ酸ＨＦ系エツチング
液を用いて取シ除く。（第４図）（５）次いで、ＧａＡ
ｓエツチング液、たとえばアンモニア系エツチング液を
用いて深さ３００Ａ〜８ｏ。
Ａ程度ＧａＡｓ面をエッチして凹陥部１１とする。
（第５図）
（６）さいごにホトレジストを利用したリフトオフ法に
よｆｉ、ＦＥＴのソース・ドレイン及びダイオードにオ
ーミック接続するＡｕＧｅ系金属による電極４、つづい
て、ゲート電極５としてショットキバリア金属であるＡ
４等の電極を形成する。このうち、ＦＥＴのソース電極
はダイオードの一電極と接続されることになる。（第６
図）なお、図示されないが、この上にＣＶＤＰＳＧなど
のバッシベイーシ菅ン膜を介して上層の配線が形成され
、Ｉ ＣＭＧａＡｓ半導体装置が完成する。
よｆｉ、ＦＥＴのソース・ドレイン及びダイオードにオ
ーミック接続するＡｕＧｅ系金属による電極４、つづい
て、ゲート電極５としてショットキバリア金属であるＡ
４等の電極を形成する。このうち、ＦＥＴのソース電極
はダイオードの一電極と接続されることになる。（第６
図）なお、図示されないが、この上にＣＶＤＰＳＧなど
のバッシベイーシ菅ン膜を介して上層の配線が形成され
、Ｉ ＣＭＧａＡｓ半導体装置が完成する。
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
ＧａＡｓ面をエツチングすることによって、ｐ＋拡散層
の表面の一部がエッチされることによシ、ラテラル拡散
層が少なくなシ、ｐ＋型拡散接合形状が改善され、かつ
、第４図、第５図に示すようにｐ＋ ｎ＋接合面積がＳ
がＳ′のように小さくなる。
の表面の一部がエッチされることによシ、ラテラル拡散
層が少なくなシ、ｐ＋型拡散接合形状が改善され、かつ
、第４図、第５図に示すようにｐ＋ ｎ＋接合面積がＳ
がＳ′のように小さくなる。
これによって接合容量が２０％以上小さくなシ、したが
って高周波特性が改善され、同時に静電破壊強度が増し
信頼度が向上する。
って高周波特性が改善され、同時に静電破壊強度が増し
信頼度が向上する。
以上本発明者によってなされた実施例にもとづき具体的
に説明したが、本発明は上記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。
に説明したが、本発明は上記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。
本発明はＧａＡｓ ＦＥＴ ＧａＡｓ ＩＣなど
ＧａＡｓを用いた半導体装置に適用して最も効果を有す
る。
ＧａＡｓを用いた半導体装置に適用して最も効果を有す
る。
本発明は上記以外に光ダイオード等のＧ ａ Ａ ｓ基
板を利用した光デバイスにも応用することができる。
板を利用した光デバイスにも応用することができる。
第１図乃至第６図は本発明の一実施例を示すものであっ
て、保護ダイオード内蔵ＧａＡｓ ＦＥＴの製造プロセ
スの工程断面図である。 第７図はＧａＡｓ ＦＥＴのモデル断面図である。 第８図は保護ダイオード内ｇＧａＡａ ＦＥＴの例を
示す断面図である。 １・・・Ｇ ａ Ａ ｓ基板、２・・・ｎ型活性層、３
・・・ｎ＋型層、４・・・Ａ ｕ Ｇｅソース・ドレイ
ン電極、５・・・ＡＪゲート電極、６・・・ｎ＋型層（
ダイオード）、７・・・ラテラルｐ＋型拡散層、８・・
・Ｓｉｎ、膜、９・・・Ｓ ｉｏ。 膜、１０・・・窓孔、１１・・・凹陥部。 代理人 弁理士 小 川 勝 男 叉じ第 １
図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
て、保護ダイオード内蔵ＧａＡｓ ＦＥＴの製造プロセ
スの工程断面図である。 第７図はＧａＡｓ ＦＥＴのモデル断面図である。 第８図は保護ダイオード内ｇＧａＡａ ＦＥＴの例を
示す断面図である。 １・・・Ｇ ａ Ａ ｓ基板、２・・・ｎ型活性層、３
・・・ｎ＋型層、４・・・Ａ ｕ Ｇｅソース・ドレイ
ン電極、５・・・ＡＪゲート電極、６・・・ｎ＋型層（
ダイオード）、７・・・ラテラルｐ＋型拡散層、８・・
・Ｓｉｎ、膜、９・・・Ｓ ｉｏ。 膜、１０・・・窓孔、１１・・・凹陥部。 代理人 弁理士 小 川 勝 男 叉じ第 １
図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板の一主面の一部に上記基板とショ
ットキ障壁をつくる金属からなるゲート電極と、このゲ
ートを挾んで基板とオーミック接触する金属からなるソ
ース電極とを有するＦＥＴを形成し、上記基板主面の他
の一部に上記ＦＥＴ保護のための接合型ダイオードを形
成するにあたって、上記基板表面に接合ダイオード形成
のための不純物拡散法による接合部を形成した後、上記
拡散された基板表面部分を取り除くことを特徴とする化
合物半導体装置の製造方法。 ２、上記化合物半導体はＧａＡｓからなり、上記拡散は
、アクセプタとしてＺｎ、Ｍｇ、Ｍｎの中から選ばれた
１つを使用する特許請求の範囲第１項に記載の化合物半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13185485A JPS61290772A (ja) | 1985-06-19 | 1985-06-19 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13185485A JPS61290772A (ja) | 1985-06-19 | 1985-06-19 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290772A true JPS61290772A (ja) | 1986-12-20 |
Family
ID=15067672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13185485A Pending JPS61290772A (ja) | 1985-06-19 | 1985-06-19 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JP2004119494A (ja) * | 2002-09-24 | 2004-04-15 | Toshiba Matsushita Display Technology Co Ltd | 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法 |
-
1985
- 1985-06-19 JP JP13185485A patent/JPS61290772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JP2004119494A (ja) * | 2002-09-24 | 2004-04-15 | Toshiba Matsushita Display Technology Co Ltd | 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法 |
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