JPS60254667A - ＧａＡｓ電界効果トランジスタの製造方法 - Google Patents
ＧａＡｓ電界効果トランジスタの製造方法Info
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- JPS60254667A JPS60254667A JP10957184A JP10957184A JPS60254667A JP S60254667 A JPS60254667 A JP S60254667A JP 10957184 A JP10957184 A JP 10957184A JP 10957184 A JP10957184 A JP 10957184A JP S60254667 A JPS60254667 A JP S60254667A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＧａＡｓ結晶を用いた電界効果トランジスタの
製造方法に関する。
製造方法に関する。
ＧａＡ３’電界効果トランジスタ（ＦＢＴ）にはゲート
にシ茸トキー接合を使うＭＥ８ＦＥＴとＰＮ接合を使う
Ｊ ＰＥＴがある。このうちＪＰＥＴは半導体結晶内部
につくられる接合を利用しており、金属を半導体結晶表
面に蒸着してできる接合を利用するＭＥ−８ＦＢＴよシ
再現性、信頼性の点で優れている。第１図はＧａＡｓ
ＪＦＢＴの典型的な構造を示す断面図で、そのＧａＡｓ
ＪＦＢＴは通常、半絶縁性基板１１上にｎ型層をエピ
タキシャル成長させるか、半絶縁性基板１１に直接ドナ
ー不純物をイオン注入するかして活性層１２をりくシ、
拡散またはイオン注入によ５ＰＮ接合ゲート１４を形成
する。そして、ソース電極１５とドレイン電極１６をつ
ける。この方法ではＰＮ接合ゲート１４とソース電極１
５、ＰＮ接合ゲート１４とドレイン電極１６との間隔（
Ｘ）はフォトリソグラフィにおけるマスク合せ精度を考
えて通常１〜２＾になることが多い。近年、高速ＧａＡ
ｓ Ｉ Ｃにおいて注目されているノーマリオフ型ＦＥ
Ｔでは活性層１２が約０．１〜０．２μｍと極めて薄い
ため、ソース−ゲート、ゲート−ドレイン間距離（Ｘ）
が１〜２μであってもそこの部分の抵抗（Ｒｓ）はかな
シ大きくなってしまう。その結果、ＦＥＴの相互コンダ
クタンス（ｇｍ）は小さくなってしまう。ＭＥ８−ＦＥ
ＴにおいてはこのＲｓを小さくするために第２図のよう
なセルファライン構造が考案されている。
にシ茸トキー接合を使うＭＥ８ＦＥＴとＰＮ接合を使う
Ｊ ＰＥＴがある。このうちＪＰＥＴは半導体結晶内部
につくられる接合を利用しており、金属を半導体結晶表
面に蒸着してできる接合を利用するＭＥ−８ＦＢＴよシ
再現性、信頼性の点で優れている。第１図はＧａＡｓ
ＪＦＢＴの典型的な構造を示す断面図で、そのＧａＡｓ
ＪＦＢＴは通常、半絶縁性基板１１上にｎ型層をエピ
タキシャル成長させるか、半絶縁性基板１１に直接ドナ
ー不純物をイオン注入するかして活性層１２をりくシ、
拡散またはイオン注入によ５ＰＮ接合ゲート１４を形成
する。そして、ソース電極１５とドレイン電極１６をつ
ける。この方法ではＰＮ接合ゲート１４とソース電極１
５、ＰＮ接合ゲート１４とドレイン電極１６との間隔（
Ｘ）はフォトリソグラフィにおけるマスク合せ精度を考
えて通常１〜２＾になることが多い。近年、高速ＧａＡ
ｓ Ｉ Ｃにおいて注目されているノーマリオフ型ＦＥ
Ｔでは活性層１２が約０．１〜０．２μｍと極めて薄い
ため、ソース−ゲート、ゲート−ドレイン間距離（Ｘ）
が１〜２μであってもそこの部分の抵抗（Ｒｓ）はかな
シ大きくなってしまう。その結果、ＦＥＴの相互コンダ
クタンス（ｇｍ）は小さくなってしまう。ＭＥ８−ＦＥ
ＴにおいてはこのＲｓを小さくするために第２図のよう
なセルファライン構造が考案されている。
すなわち、イオン注入によシグート電極２４に近接した
高不純物濃度層２３をりくりＲｓを小さくしようという
ものである。一方、ＪＰＥＴにおいてはこうしたセルフ
ァライン構造が考案されておらずＪＰ−ＥＴの性能改善
がなされていなかった。
高不純物濃度層２３をりくりＲｓを小さくしようという
ものである。一方、ＪＰＥＴにおいてはこうしたセルフ
ァライン構造が考案されておらずＪＰ−ＥＴの性能改善
がなされていなかった。
本発明はこうした背景をかんがみ、セル２アライン型Ｊ
ＰＥＴの製造方法を提供することを目的としている。
ＰＥＴの製造方法を提供することを目的としている。
（発明の概要〕
本発明は次のような主工程から成る。っまり■ｎ型活性
層上にあらかじめ高融点金属（Ｗ、Ｔａ。
層上にあらかじめ高融点金属（Ｗ、Ｔａ。
庵など）を被着する。■次に将来ゲートとなるべき所だ
けにＰ型不純物（Ｂｅ 、Ｍｇ 、 Ｚｎなど）を高融
点金属膜を通してｎ型活性層との界面近傍にイオン注入
する。■上記Ｐ型不純物注入層上のみに金属又は絶縁物
を被着する。■その被着物をマスクとしてＰ型不純物注
入層上を除いた場所の高融点金属膜を除去する。■ソー
ス・ドレイン領域にｎ型不純物（Ｓｉ、Ｓ、Ｓｅなど）
を注入する。■熱処理してＰ型、ｎ型注入不純物を活性
化する。■オーミック電極をつけてＦＥＴを完成させる
。
けにＰ型不純物（Ｂｅ 、Ｍｇ 、 Ｚｎなど）を高融
点金属膜を通してｎ型活性層との界面近傍にイオン注入
する。■上記Ｐ型不純物注入層上のみに金属又は絶縁物
を被着する。■その被着物をマスクとしてＰ型不純物注
入層上を除いた場所の高融点金属膜を除去する。■ソー
ス・ドレイン領域にｎ型不純物（Ｓｉ、Ｓ、Ｓｅなど）
を注入する。■熱処理してＰ型、ｎ型注入不純物を活性
化する。■オーミック電極をつけてＦＥＴを完成させる
。
本発明の最大の特徴はＰ型ゲート電極に高融点金属を用
い、最初の工程でこれを形成する点とこの膜を介してＰ
型不純物をイオン注入する点にある。本発明を従来のＰ
Ｎ接合ゲグー （Ｊ） ＦＢＴの製造方法と対比すれば
次のような点で製造工程の簡素化および特性改善がはか
れる。
い、最初の工程でこれを形成する点とこの膜を介してＰ
型不純物をイオン注入する点にある。本発明を従来のＰ
Ｎ接合ゲグー （Ｊ） ＦＢＴの製造方法と対比すれば
次のような点で製造工程の簡素化および特性改善がはか
れる。
１） Ｐ型ゲート層上にセルファラインでゲート電極金
属が形成できるため、マスク合せ工程が１回減る。かつ
、ゲート電極金属がＰ型層と同じ寸法で形成されている
ため寄生容量が低減できる。
属が形成できるため、マスク合せ工程が１回減る。かつ
、ゲート電極金属がＰ型層と同じ寸法で形成されている
ため寄生容量が低減できる。
従来のＪＰＥＴ形成法では、Ｐ型層を形成したあとマス
ク合せによシグート電極金属を形成しているためマスク
合せ精度を考えるとＰ型層の長さより両側約７μはど大
きくなるのが普通でゲート寄生容量がどうしても大きい
。
ク合せによシグート電極金属を形成しているためマスク
合せ精度を考えるとＰ型層の長さより両側約７μはど大
きくなるのが普通でゲート寄生容量がどうしても大きい
。
２）ゲート電極金属が先に形成されているため、これを
注入マスクとして両側にソース・ドレイン電極相ｎ＋層
のイオン注入がセルファラインで形成できる。そのため
ソース・ゲート間直列抵抗の低減がはかれ、ＦＥＴの相
互コンダクタンスが大きくなる。
注入マスクとして両側にソース・ドレイン電極相ｎ＋層
のイオン注入がセルファラインで形成できる。そのため
ソース・ゲート間直列抵抗の低減がはかれ、ＦＥＴの相
互コンダクタンスが大きくなる。
以下で第３図を使って本発明の具体的実施例について述
べる。半絶縁性Ｇａ Ａ ｓ基板１にＳｉイオン’ｆｃ
１００ ｋＶ テ３．ＯＸ１０Ｘ１０ｌ２” 注入Ｌ
、８５０℃テ１５分間Ａｓ雰囲気中でアニールし活性層
２をつくる。仁の土庄タングステン（Ｗ）３を１０ＱＯ
＾蒸着した（第３図Ａ）０次にポジレジスト４を塗布し
フォトリングラフィにより一部（長さ１μｍ）を開口し
。
べる。半絶縁性Ｇａ Ａ ｓ基板１にＳｉイオン’ｆｃ
１００ ｋＶ テ３．ＯＸ１０Ｘ１０ｌ２” 注入Ｌ
、８５０℃テ１５分間Ａｓ雰囲気中でアニールし活性層
２をつくる。仁の土庄タングステン（Ｗ）３を１０ＱＯ
＾蒸着した（第３図Ａ）０次にポジレジスト４を塗布し
フォトリングラフィにより一部（長さ１μｍ）を開口し
。
この上から■族元素であるマグネシウム（Ｍｇ）をＷＪ
［ｔ”Ａ Ｉ、テ１００ｋＶテ４Ｘ１０１４ｍ−”注入
ｔ、、＊ （Ｂ）。
［ｔ”Ａ Ｉ、テ１００ｋＶテ４Ｘ１０１４ｍ−”注入
ｔ、、＊ （Ｂ）。
Ｍｇは一部ＧａＡｓ中に第３図ＣＫ示す（５）の如く入
る。理論的にはＷとＧａ Ａ ｓ界面におけるＭｇの濃
度はＩ Ｘ １０ ” ｃｍ−３となる。こののち５ｉ
０６を２０００に蒸着し、ポジレジストを溶解してレジ
スト上に被着したＳｉＯを除去する（Ｃ）。ＳｉＯをマ
スクとしてＣＦ、と０２の混合ガスで異方性ドライエツ
チングを行ないＷ膜をエツチングして取シ除く。このの
ちＳｉイオ／を１５０ｋＶで５ Ｘ １０１３ｃｍ ”
、注入したＣＤ）。
る。理論的にはＷとＧａ Ａ ｓ界面におけるＭｇの濃
度はＩ Ｘ １０ ” ｃｍ−３となる。こののち５ｉ
０６を２０００に蒸着し、ポジレジストを溶解してレジ
スト上に被着したＳｉＯを除去する（Ｃ）。ＳｉＯをマ
スクとしてＣＦ、と０２の混合ガスで異方性ドライエツ
チングを行ないＷ膜をエツチングして取シ除く。このの
ちＳｉイオ／を１５０ｋＶで５ Ｘ １０１３ｃｍ ”
、注入したＣＤ）。
−残っている８ｉ０をフッ化アンモニウム液で除去した
のち、Ａｓｌ囲気中で８００℃１０分間のアニールを行
なう、この熱工程を経て、注入されたＭｇおよび８ｉは
活性化し、Ｗ膜の下にＰ型層その両側にｎ＋層７が形成
される。最後にソース／ドレイン電極８を形成してセル
ファライン型ＰＮ接合グー） ＧａＡｓＦＥＴが完成す
る（第３図Ｅ）。
のち、Ａｓｌ囲気中で８００℃１０分間のアニールを行
なう、この熱工程を経て、注入されたＭｇおよび８ｉは
活性化し、Ｗ膜の下にＰ型層その両側にｎ＋層７が形成
される。最後にソース／ドレイン電極８を形成してセル
ファライン型ＰＮ接合グー） ＧａＡｓＦＥＴが完成す
る（第３図Ｅ）。
本ＦＩＴはゲート長１μで相互コンダクタンス２００ｍ
５／ｍと従来のＰＮ接合型ＦＥＴの典型値ｉｏ。
５／ｍと従来のＰＮ接合型ＦＥＴの典型値ｉｏ。
〜１５０１Ｍ８／■の１．５〜２．０倍の高性能化がは
かれた。
かれた。
この工程においてＭｇの注入量が少い（≦１刈ｏ１３ｃ
Ｉｎ−２）と、Ｗ −ＧａＡｓのシ冒トキ接合型ＦＥＴ
が、注入量が中程度（ＩＸＩＯ”〜８Ｘ１０”儒−２）
だと障壁の高さがショトキ−の場合の約Ｏ，ＳＶとＰＮ
接合の場合の約１．３ｖの中間の値となった。従って、
目的に応じてＭｇイオンの注入量を変化させて障壁の高
さを制御 ゛することも可能である。また、注入イオン
はＭｇに限らすＢｅやＺｎでよい。その場合は注入エネ
ルギー、注入量の最適条件は上記のＭｇの場合とは異る
ことは当然である。
Ｉｎ−２）と、Ｗ −ＧａＡｓのシ冒トキ接合型ＦＥＴ
が、注入量が中程度（ＩＸＩＯ”〜８Ｘ１０”儒−２）
だと障壁の高さがショトキ−の場合の約Ｏ，ＳＶとＰＮ
接合の場合の約１．３ｖの中間の値となった。従って、
目的に応じてＭｇイオンの注入量を変化させて障壁の高
さを制御 ゛することも可能である。また、注入イオン
はＭｇに限らすＢｅやＺｎでよい。その場合は注入エネ
ルギー、注入量の最適条件は上記のＭｇの場合とは異る
ことは当然である。
上記製法においてつくられ九ＦＥＴではＷゲート電極直
下のＰ型層の端は両サイドの０４層と接触するため耐圧
の低下、および接合容量の増大の危険性がある。そこで
、このＰ型層と０４層とを離す方法が考えられる。第４
図Ａ、Ｃはその具体的な一例である。第３図の（Ｂ）の
工程においてはポジレジスト４だけであったが、この上
に８ｉ０９を蒸着した層を用いる（第４図Ａ）、レジス
トを０２による反応性イオンエッチ（ＲＩＥ３ ）で加
工すると縦方向に穴をつくる間にレジストは横方向にも
呈ツチングされて、８ｉ０のパターン端よシΔＸだけ後
退した形となる。この状態でＭｇイオンを注入したのち
、ＳｉＯを一度除去してやシ、再び５ｉ０６を被着する
。あとは第３図と同じ工程を踏めば、最終的に第４図Ｃ
のような形となり、Ｐ型層と０４層とはΔＸだけ離れた
状態に出来あがる。こうすることで、実際第３図の工程
でりくったＦＦ１Ｔのゲート耐圧は約６ｖであったもの
が、第４図の工程では１４Ｖと高くなった６ ΔＸはレ
ジスト４の加工時にオーバエツチング時間を変えて制御
することができるが、経験的に０．２〜０．３μｍ程度
が最適であった。
下のＰ型層の端は両サイドの０４層と接触するため耐圧
の低下、および接合容量の増大の危険性がある。そこで
、このＰ型層と０４層とを離す方法が考えられる。第４
図Ａ、Ｃはその具体的な一例である。第３図の（Ｂ）の
工程においてはポジレジスト４だけであったが、この上
に８ｉ０９を蒸着した層を用いる（第４図Ａ）、レジス
トを０２による反応性イオンエッチ（ＲＩＥ３ ）で加
工すると縦方向に穴をつくる間にレジストは横方向にも
呈ツチングされて、８ｉ０のパターン端よシΔＸだけ後
退した形となる。この状態でＭｇイオンを注入したのち
、ＳｉＯを一度除去してやシ、再び５ｉ０６を被着する
。あとは第３図と同じ工程を踏めば、最終的に第４図Ｃ
のような形となり、Ｐ型層と０４層とはΔＸだけ離れた
状態に出来あがる。こうすることで、実際第３図の工程
でりくったＦＦ１Ｔのゲート耐圧は約６ｖであったもの
が、第４図の工程では１４Ｖと高くなった６ ΔＸはレ
ジスト４の加工時にオーバエツチング時間を変えて制御
することができるが、経験的に０．２〜０．３μｍ程度
が最適であった。
ところで、上記実施例のＦＦ１Ｔのゲート長が短くなる
と、いわゆるｒ短チャネル効果」が現われる。
と、いわゆるｒ短チャネル効果」が現われる。
りまシ、チャネル直下の電界強度が大きくなシ基板１側
に流れ込む電流が大きくなって、外からのゲート電圧で
制御しきれない電流成分が多くなる。
に流れ込む電流が大きくなって、外からのゲート電圧で
制御しきれない電流成分が多くなる。
この防止には、ｎ型活性層２と半絶縁性差板１との界面
にＰ型層を形成する方法が考えられる。この施策を本発
明の製造工程で実施した。第３図（Ｂ）の工程において
第５図（ａ）の如＜Ｍｇイオンを１００ｋＶ 、 ４
Ｘ １０１４ｃｍ ”注入する先の条件に加えて、同じ
Ｍｇイオンを第５図（ｂ）の如＜ ２５０ｋＶでＩ Ｘ
１０”ｃＩｎ”注入した。このときのｍｇイオンの分
布をあらかじめ形成されていたｎ型活性層の分布（第５
図Ｃ：８ ｓ ＋＋ １００ ｋＶ ！ ３ Ｘ １０
’ ” ｃｒｎ ” ） （！： 重ネテ示Ｌ ｆｃ
−ものが第５図である。こうすることで８ｉイオン注入
層の奥に弱いＰ型層が形成できた。その結果、ゲート長
が０．７μｍのＦＦ１Ｔにおいても閾値電圧のマイナス
側へのシフトなどの典型的な短チヤネル現象はかなシ押
えることができた。このように本発明によれば、１つの
製造工程においてＰＮ接合ゲートの形成とｒ短チャネル
効果」防止処置ができる。
にＰ型層を形成する方法が考えられる。この施策を本発
明の製造工程で実施した。第３図（Ｂ）の工程において
第５図（ａ）の如＜Ｍｇイオンを１００ｋＶ 、 ４
Ｘ １０１４ｃｍ ”注入する先の条件に加えて、同じ
Ｍｇイオンを第５図（ｂ）の如＜ ２５０ｋＶでＩ Ｘ
１０”ｃＩｎ”注入した。このときのｍｇイオンの分
布をあらかじめ形成されていたｎ型活性層の分布（第５
図Ｃ：８ ｓ ＋＋ １００ ｋＶ ！ ３ Ｘ １０
’ ” ｃｒｎ ” ） （！： 重ネテ示Ｌ ｆｃ
−ものが第５図である。こうすることで８ｉイオン注入
層の奥に弱いＰ型層が形成できた。その結果、ゲート長
が０．７μｍのＦＦ１Ｔにおいても閾値電圧のマイナス
側へのシフトなどの典型的な短チヤネル現象はかなシ押
えることができた。このように本発明によれば、１つの
製造工程においてＰＮ接合ゲートの形成とｒ短チャネル
効果」防止処置ができる。
第１図は従来のＰＮ接合型ＦＦ１Ｔ（ＪＦＢＴ）の構造
を示す断面図、第２図はセル７アライン型のシヨトキグ
ー） ＦＥＴ（ＭＩＳＦＥＴ）の構造を示す断面図、第
３図は本発明によるセルファライン型Ｊ ＦＩＴの製造
工程を示す工程断面図、第４図は本発明の他の実施例を
説明するための工程断面図、第５図は、短チヤネル効果
を防止することを目的として絢イオンを２重注入したと
きのキャリア分布を示す図である。 １：半絶縁性Ｇａ Ａ ｓ基板、２：活性層、３：Ｗ膜
、４ニレジスト、６ ： ＳｉＯ膜、７：ｎ＋層、８：
電極。 代理人弁理士 則近憲 佑 （ほか１名）第１図 第２図 第３図 第４図
を示す断面図、第２図はセル７アライン型のシヨトキグ
ー） ＦＥＴ（ＭＩＳＦＥＴ）の構造を示す断面図、第
３図は本発明によるセルファライン型Ｊ ＦＩＴの製造
工程を示す工程断面図、第４図は本発明の他の実施例を
説明するための工程断面図、第５図は、短チヤネル効果
を防止することを目的として絢イオンを２重注入したと
きのキャリア分布を示す図である。 １：半絶縁性Ｇａ Ａ ｓ基板、２：活性層、３：Ｗ膜
、４ニレジスト、６ ： ＳｉＯ膜、７：ｎ＋層、８：
電極。 代理人弁理士 則近憲 佑 （ほか１名）第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）高融点金属およびそれらのシリサイド又はナイトラ
イドをｎ型不純物をドープした活性層上に堆積する工程
と、フォトリソグラフィによシグート電極部を開口し、
この上よＪＪＰ型不純物元素を上記高融点金属膜を介し
てイオン注入する工程と。 該工程後の絶縁膜もしくは金属膜を被着したのちイオン
注入マスクとして用いたレジス゛トを剥離することによ
）ゲート電極開口部以外に被着した膜を除去する工程と
、残った絶縁膜もしくは金属膜をマスクとして異方性ド
ライエツチングにより残シの高融点金属膜を除去する工
程と、残った高融点金属膜／絶縁膜もしくは金属膜の２
層構造をマスクとしてソース・ドレイン電極部となる部
分にｎ型不純物を高濃度にイオン注入する工程と、熱処
理をして先に注入したＰ型不純物およびｎ型不純物の１
恢的活性化をはかみＴ租シ ソース・Ｖレインオーミッ
ク電極を形成する工程とからなるＧ ａ Ａ ｓ電界効
果トランジスタの製造方法。 ２）高融点金属がタンタル、タングステン及びモリブデ
ンからなるものであることを特徴とする特許請求の範囲
第１項記載のＧ ａ Ａ ｓ電界効果トランジスタの製
造方法。 ３）Ｐ型不純物元素がベリリウム、マグネシウム及び亜
鉛からなるものであることを特徴とする特許請求の範囲
第１項記載のＧａＡｓ電界効果トランジスタの製造方法
。 ４）Ｐ型不純物元素を注入エネルギーおよび注入量を変
えて２回以上注入することを特徴とする特許請求の範囲
第１項記載のＧ ａＡ ｓ電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10957184A JPS60254667A (ja) | 1984-05-31 | 1984-05-31 | ＧａＡｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10957184A JPS60254667A (ja) | 1984-05-31 | 1984-05-31 | ＧａＡｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254667A true JPS60254667A (ja) | 1985-12-16 |
Family
ID=14513619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10957184A Pending JPS60254667A (ja) | 1984-05-31 | 1984-05-31 | ＧａＡｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824575A (en) * | 1994-08-22 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1984
- 1984-05-31 JP JP10957184A patent/JPS60254667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824575A (en) * | 1994-08-22 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
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