KR100726365B1 - 실리콘 카바이드 금속 반도체 전계효과 트랜지스터 및 실리콘 카바이드 금속 반도체 전계효과 트랜지스터의 제조 방법 - Google Patents

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Abstract

깊은 레벨의 도펀트를 실질적으로 포함하고 있지 않는 반절연 SiC를 이용하는 SiC MESFET이 개시된다. 반절연 기판을 이용하면 MESFET에서 백-게이팅 효과를 감소시킬 수 있다. 또한, 2중 리세스된 게이트 구조물을 포함하고 있는 SiC MESFET이 제공된다. 선택적으로 도핑된 p형 버퍼층이 또한 제공된다. 이러한 버퍼층을 이용하면 종래의 p형 버퍼층을 포함하고 있는 SiC MESFET에 비하여 출력 컨덕턴스를 약 3인자 정도 감소시킬 수 있고, 동력 이득에도 약 3db 증가한다. p형 버퍼층에 그라운드 콘택이 제공될 수도 있으며, p형 버퍼층은 기판상에 형성된 보다 높은 도펀트 농도를 가진 레이어를 포함하는 이중 p형 레이어로 만들어질 수 있다. 또한, 본 발명의 실시예에 따른 SiC MESFET은 쇼트키 게이트 물질로서 크롬을 이용할 수 있다. 게다가, 산화막-질화막-산화막(ONO) 패시베이션층이 SiC MESFET 에서 표면 효과를 감소시키기 위하여 이용될 수 있다. 또한, 소스 및 드레인 오믹 콘택은 n형 채널 영역 바로 위에 형성될 수 있으며, 따라서 n+ 영역은 제조할 필요가 없고, 그리고 이것의 제조와 관련된 공정 단계들을 제거할 수가 있을 것이다. 이와 같은 SiC MESFET과 패시베이션층 뿐만이 아니라 SiC FET용 게이트 구조물을 제조하는 방법이 또한 개시되어 있다.
금속 반도체 전계 효과 트랜지스터, 실리콘 카바이드, 오믹 콘택, 쇼트키 금속 콘택, 리세스

Description

실리콘 카바이드 금속 반도체 전계 효과 트랜지스터 및 실리콘 카바이드 금속 반도체 전계 효과 트랜지스터의 제조 방법{Silicon carbide metal-semiconductor field effect transistors and methods of fabricating silicon carbide metal-semiconductor field effect transistors}
본 발명은 극소 전자 장치(microeletronic devices)에 관한 것으로서, 보다 구체적으로는 실리콘 카바이드에 형성된 금속 반도체 전계 효과 트랜지스터(MESFET)에 관한 것이다.
고주파(500MHz), 에스-대역(S-band, 3GHz) 및 엑스-대역(X-band, 10GHz)과 같은 높은 주파수에서 작동하면서 고파워 처리 능력(>20와트)을 요하는 전기 회로가 최근에 더욱 더 유행하게 되었다. 고파워, 고주파수를 사용하는 회로가 증가하였기 때문에, 보다 높은 파워의 부하를 여전히 처리할 수 있으면서 고주파 또는 그 이상의 주파수에서 신뢰성있게 작동할 수 있는 트랜지스터에 대한 수요가 이에 상응하게 증가해왔다. 이전에는, 바이폴라 트랜지스터 및 파워 금속산화물 반도체 전계 효과 트랜지스터(MOSFET)가 고파워 응용 장치에 사용되어져 왔는데, 이들 장치들의 파워 처리 능력은 보다 높은 작동 주파수에서는 제한될 수가 있다. 접합 전계 효과 트랜지스터(JFET)가 높은 주파수에서 작동하는 응용 장치에 통상적으로 사용되어져 왔는데, 이전에 공지된 JFET의 파워 처리 능력도 또한 제한될 수 있다.
최근에, 금속 반도체 전계 효과 트랜지스터(MESFET)가 높은 주파수에서 작동하는 응용 장치를 위하여 개발되어져 왔다. 오직 다수 캐리어만이 전류를 흐르게 하기 때문에 MESFET 구조가 높은 주파수에서 작동하는 응용 장치에 바람직할 수 있다. 감소된 게이트 커패시턴스로 인하여 게이트 입력에 대한 스위칭 시간이 더 빠르기 때문에, MESFET 디자인이 현재의 MOSFET 디자인보다 더 바람직할 수 있다. 그러므로, 비록 모든 전계 효과 트랜지스터가 전류를 흐르게 하기 위하여 오직 다수 캐리어만을 사용하지만, MESFET의 쇼트키(Schottky) 게이트 구조는 높은 주파수에서 작동하는 응용 장치에 대하여 보다 더 바람직할 수 있다.
구조적인 유형(type) 이외에도 -그리고 아마 보다 근본적으로는- 트랜지스터가 만들어지는 반도체 재료의 특성이 또한 작동 파라미터(operating parameter)에 영향을 미친다. 트랜지스터의 작동 파라미터에 영향을 미치는 특성들 중에서, 전자 이동도(mobility), 포화 전자 드리프트 속도(saturated electron drift velocity), 항복 전기장(electric breakdown field) 및 열 전도성이 트랜지스터의 높은 주파수 및 높은 파워 특성에 가장 큰 영향을 미칠 수 있다.
전자 이동도란 전기장이 존재하는 조건에서 전자가 얼마나 빨리 포화 속도(saturated velocity)로 가속이 되는가를 측정한 것이다. 종래에는, 높은 전자 이동도를 가진 반도체 물질이 선호되었는데 왜냐하면 크기가 보다 작은 전기장에서도 더 많은 전류를 생기게 할 수 있고, 그 결과 전기장이 인가되었을 때 응답 속도가 더 빠르기 때문이다. 포화 전자 드리프트 속도는 전자가 반도체 물질에서 얻을 수 있는 최대의 속도를 말한다. 보다 높은 포화 전자 드리프트 속도를 가진 물질은 높은 주파수를 이용하는 응용 장치에 선호되는데 왜냐하면 보다 높은 속도라는 것은 소스로부터 드레인까지 전자가 이동하는데 시간이 더 짧게 걸린다는 것을 의미하기 때문이다.
항복 전기장이란 쇼트키 접합에서 항복 현상이 생겨서 소자의 게이트를 지나가는 전류가 갑자기 증가하는 전기장의 세기를 말한다. 높은 파워 및 높은 주파수의 트랜지스터를 구현하기 위해서는 항복 전기장이 큰 물질이 선호되는데 왜냐하면 주어진 크기의 물질에 의하여 더 큰 전기장이 일반적으로 지지될 수 있기 때문이다. 전기장의 세기가 작은 경우보다 큰 경우에는 전자들이 보다 빨리 가속될 수 있기 때문에 전기장의 세기가 클수록 보다 빠른 과도 현상(transient)을 일으킨다.
열 전도도는 열을 방산(dissipate)하는 반도체 재료의 능력을 말한다. 모든 트랜지스터는 통상적인 동작하에서 열을 발생시킨다. 그리고, 높은 파워 및 높은 주파수를 사용하는 트랜지스터가 작은 신호의 트랜지스터보다 일반적으로 더 많은 양의 열을 발생시킨다. 반도체 물질의 온도가 증가함에 따라서, 정션 누설 전류가 일반적으로 증가하고 그리고 전계 효과 트랜지스터를 지나는 전류는 일반적으로 감소하는데, 이것은 온도가 증가함에 따라서 캐리어의 이동도가 떨어지기 때문이다. 그러므로, 반도체로부터 열이 방산된다면, 그 물질은 보다 낮은 온도에 머무를 것이고 그리고 누설 전류는 보다 적으면서 보다 많은 양의 전류를 흐르게 할 수 있을 것이다.
종래에는, 대부분의 고주파수 MESFET은 n형의 III-V 화합물, 예컨대 갈륨 아 세나이드(GaAs)와 같은 화합물로 제조되었는데, 이유는 이들이 높은 전자 이동도를 가지고 있기 때문이다. 이들 소자들은 작동 주파수가 증가하고 그리고 파워 처리 능력도 적절하게 증가한다는 것을 보여주었지만, 이들 재료는 항복 전압이 상대적으로 낮으며, 열전도도는 더 낮기 때문에 높은 파워를 요하는 응용장치에 사용되는 것은 제한되었다.
실리콘 카바이드(SiC)는 실리콘(Si) 또는 GaAs로 만들어지는 소자보다 더 높은 온도, 더 높은 동력 및 더 높은 주파수에서 작동할 수 있는 전기 소자를 생산하는 것이 이론적으로 가능하게 할 정도로 우수한 물리적인 그리고 전기적인 특성을 가지고 있는 것으로 여러 해 동안 알려져 있었다. 약 4 ×106 V/cm의 높은 항복 전기장, 약 2.0 ×107 cm/sec의 높은 포화 전자 드리프트 속도 및 약 4.9 W/cm ·°K의 높은 열전도도는 SiC가 고주파수, 고파워 응용 장치에 적합할 것이라는 것을 보여준다. 불행하게도, 제조상의 어려움으로 인하여 고파워 및 고주파수 응용 장치에 SiC를 사용하는 것이 제한되었다.
최근에, 실리콘 기판 상에 실리콘 카바이드로 만들어진 채널층을 가진 MESFET이 생산되어져 왔다(스즈키(Suzuki) 등에 의한 미국 특허 제4,762,806호 및 콘도(Kondoh) 등에 의한 미국 특허 제4,757,028호를 참조하라). MESFET의 반도체 층은 에피텍셜층이기 때문에, 각 에피택셜층이 성장하게 되는 하부층이 그 소자의 특성에 영향을 미친다. 따라서, Si 기판 상에 성장한 SiC 에피텍셜층은 일반적으로 다른 기판 상에 성장한 SiC 에피택셜층과는 다른 전기적 및 열적 특성을 가지고 있다. 비록 미국 특허 제4,762,806호 및 제 4,757,028호에 기술되어 있는 것과 같이 Si기판 상에 형성된 SiC가 개선된 열적 특성들을 보여주었을지라도, Si 기판을 사용하는 것은 일반적으로 그 소자가 열을 방사하는 능력을 제한한다. 게다가, Si 기판상에서 SiC가 성장하게 되면 일반적으로 에피택시층에 결함을 초래할 수 있는데, 이러한 결함으로 인하여 그 소자가 동작을 할 경우에 많은 전류의 누설이 생긴다.
SiC 기판을 사용하는 다른 MESFET이 개발되었다. 미국에 1990년 6월 19일에 출원되고 지금은 포기된 출원 번호 제07/540,448호에 개시된 내용은 여기에서 참조에 의하여 완전히 결합되어 있는데, 여기에서는 SiC 기판 상에 성장한 SiC 에피택시층을 가지고 있는 MESFET에 대하여 기술하고 있다. 이들 소자들은 그 이전의 소자보다 개선된 열적 특성을 보여주었는데 이것은 SiC 기판 상에 성장한 에피택시층의 결정의 질이 개선되었기 때문이다. 그러나, 고파워 및 고주파수를 얻기 위해서는 SiC가 보여주고 있는 보다 낮은 전자 이동도로부터 생기는 제한을 극복할 필요가 있다.
마찬가지로, 공동 발명자인 팔머(Palmour)에게 공동으로 양도되어 있는(commonly assigned) 미국 특허 제5,270,554호에는, 채널이 형성되는 n형 레이어(layer)와 기판 사이에 위치하고 있는 SiC의 n+ 영역과 저농도로 도핑된 임의적인(optional) 에피택시층 상에 형성되어 있는 소스 및 드레인 콘택을 가지고 있는 SiC MESFET이 개시되어 있다. 또한, 스리람(Sriram) 등이 소유하고 있는 미국 특허 제5,925,895호에는 높은 주파수에서 작동할 경우에 MESFET의 성능을 열화 시킬 수도 있는 "표면 효과"를 극복할 수 있는 것으로 기술되어 있는 SiC MESFET 및 그 구조(structure)가 또한 개시되어 있다. 스리람 등의 특허에는 p형 버퍼층 뿐만이 아니라 n+ 소스 및 드레인 콘택 영역을 사용하는 SiC MESFET이 또한 개시되어 있다. 그러나, 이들 특허에 보고되어 있는 효과에도 불구하고, SiC MESFET은 더 많은 개선이 이루어질 수 있다.
본 발명의 실시예들은 SiC로 만들어진 반절연(semi-insulating) 기판 상에 형성된 SiC MESFET을 제공하는데, 여기서 SiC 기판에는 깊은 레벨의 도펀트(deep level dopant)가 실질적으로 없다. 이러한 반절연 기판 상에 SiC MESFET을 형성하게 되면, 기판에 깊은 레벨의 도펀트(deep level dopant)가 존재하기 때문에 나타날 수 있는 백-게이팅(back-gating) 효과를 감소시킴으로써 성능을 개선시킬 수가 있다. 본 발명의 실시예에 따라서 MESFET을 형성하는 경우에, 이러한 반절연 SiC 기판과 p형, n형 또는 도핑되지 않은 SiC로 된 버퍼층이 사용될 수 있다.
본 발명의 다른 실시예에서는, n형의 SiC 캡핑층(cap layer)이 n형의 SiC 채널층(channel layer) 상에 형성될 경우에 2중 리세스 게이트 구조(two recess gate structure)가 사용될 수 있다. 하나의 리세스는 캡핑층에 형성되고 두번째 리세스는 상기 캡핑층에 있는 리세스에 두번째 리세스를 형성함으로써 n형 채널층 내에 형성된다. 그리고 쇼트키 게이트 콘택은 이 두번째 리세스에 형성이 될 수 있다.
본 발명의 또 다른 실시예는, 선택적으로 도핑된 p형 버퍼층을 사용하는 SiC MESFET에 관한 것인데, 여기에서 p형 버퍼층은 캐리어의 농도가 약 1 ×1016 에서 약 1 ×1017 cm-3 사이이며, 보다 바람직하게는 약 3 ×1016 에서 약 5 ×1017 cm-3 사이이다. 그러한 버퍼층을 사용하게 되면 종래의 p형 버퍼층을 가진 SiC MESFET에 비하여 출력 컨덕턴스를 3 계수(factor) 감소시키고 그리고 파워 이득(power gain)에 있어서 3db 증가가 생기는 것이 예기치않게 발견되었다.
또한 본 발명의 실시예에 의한 SiC MESFET은 쇼트키 게이트 물질로서 크롬을 사용할 수 있다. 게다가, 산화막-질화막-산화막(ONO)의 패시베이션 층이 SiC MESFET에서 표면 효과를 감소시키기 위하여 사용될 수 있다. 또한, 소스 및 드레인 오믹 콘택은 n형 채널층 상에 직접 형성될 수 있고 따라서, n+ 영역을 제조할 필요가 없으며 그리고 이와 관련된 공정 단계가 제조 공정에서 제거될 수 있다.
또한, p형 버퍼층이 사용될 경우에는, p형 버퍼층이 접지(grounding) 상태가 될 수 있도록 p형 버퍼층과 연결되는 콘택을 형성할 수도 있다. 상기한 콘택은 p형 버퍼층 내에 형성되어 있는 p+ 웰 영역 상에 형성될 수 있다. 경우에 따라서는, p형 버퍼층은 2개의 p형 레이어에 의하여 형성될 수도 있는데, 여기에서 기판 상에 형성되어 있는 제1 p형 레이어는 제1 p형 레이어 상에 형성된 제2 p형 레이어보다 더 높은 도핑 레벨을 가지고 있다.
본 발명의 특정한 실시예에서는 벌크(bulk) 단결정 실리콘 카바이드 기판 및 상기 기판 상에 형성된 n형 전도성 실리콘 카바이드로 된 n형 에피택시층을 가지고 있는 고파워, 고주파수 금속 반도체 전계 효과 트랜지스터를 제공한다. 선택적으로 도핑된 p형 전도성 실리콘 카바이드로 된 p형 에피택시층이 상기 기판 및 상기 n형 에피택시층 사이에 제공된다. 또한 상기한 트랜지스터는 쇼트키 금속 콘택 뿐만이 아니라 소스 및 드레인을 한정하기 위한 오믹 콘택을 포함할 수 있다.
본 발명의 다른 실시예에서는 실리콘 카바이드 기판 상에 형성된 n형 전도성 실리콘 카바이드로 된 n형 레이어 및 상기 기판과 상기 n형 레이어 사이에 형성되어 있는 p형 전도성 실리콘 카바이드로 된 p형 레이어를 포함하고 있는 고파워, 고주파수 금속 반도체 전계 효과 트랜지스터를 제공한다. n형 레이어의 일부분에 그리고 각각 독립적으로 소스 및 드레인을 한정하면서 서로 떨어져 있는 오믹 콘택이 제공된다. 또한 바이어스가 인가되었을 경우에는 소스 및 드레인 사이에 있는 n형 레이어에 활성 채널을 형성하기 위한 쇼트기 금속 콘택을 제공하도록 크롬으로 된 영역이 제공되는데, 이 크롬으로 된 영역은 오믹 콘택 사이에 있으며 따라서 소스 및 드레인 사이에 있다.
본 발명의 또 다른 실시예에서는, 오믹 콘택 및 쇼트키 금속 콘택 상에 상부층(overlayer)이 형성된다. 바람직하게는, 오믹 콘택은 니켈로 형성되고 그리고 상부층은 타이타늄, 백금 및 금으로 된 막(layer)들을 포함한다.
게다가, 본 발명에 따라 제조된 트랜지스터에 형성된 상기한 막들은 n형 레이어로부터 이 트랜지스터의 외각(pheriphery)을 한정하는 p형 레이어쪽으로 아래로 뻗어 있는 측벽(sidewalls)을 가진 메사(mesa)를 형성할 수 있다. 경우에 따라서는, 메사의 측벽은 아래로 기판안으로까지 뻗을 수도 있다. 또한 패시베이션층 은 상기 메사의 측벽 및 n형 에피택시층의 노출된 부분 상에 형성될 수도 있다. 패시베이션층은 ONO 패시베이션층인 것이 바람직하다.
본 발명의 또 다른 실시예에서는, 쇼트키 금속 콘택은 n형 에피택시층의 액티브 채널 영역에서 리세스가 된다. 또한, 쇼트키 금속 콘택은 머쉬룸(mushroom) 게이트 콘택일 수도 있다. 또한, 쇼트키 금속 콘택은 백금 및 금속으로 된 층을 가진 상부층을 포함할 수 있다.
금속층(metallization)이 n형 레이어와 대향하는 기판 상에 또한 형성될 수 있다. 금속 물질은 AuGe의 공정 합금(eutectic alloy)으로 된 상부층으로 코팅이 되어 있는 타이타늄, 백금 및 금으로 형성된 층들을 포함할 수 있다.
상기 기판은 또한 반절연(semi-insulating) 실리콘 카바이드로 된 기판일 수 있다. 특정한 실시예에서는 실질적으로 깊은 레벨의 도펀트가 없는 반절연 기판을 사용하는 것이 바람직한데 반하여, 다른 실시예에서는 상기한 반절연성 실리콘 카바이드 기판은 그 속에 깊은 레벨의 도펀트가 결합되어 있는 실리콘 카바이드 기판일 수 있다. 이 깊은 레벨의 도펀트는 바나듐(vanadium)일 수 있다. 반절연 기판은 약 10,000 Ω·cm 이상의 저항을 가지는 것이 바람직하다.
본 발명의 또 다른 실시예에서는, 오믹 콘택은 이온 주입법으로 n형 에피택시층에 형성되어 있는 n+ 실리콘 카바이드 영역 상에 형성될 수 있으며 또는, 경우에 따라서는, n형 에피택시층의 바로 위에 형성될 수도 있다.
본 발명의 다른 측면은 금속 반도체 전계 효과 트랜지스터를 제조하는 방법을 제공하는 것인데, 우선 단결정 실리콘 카바이드 기판 상에 선택적으로 도핑된 p 형 전도성 실리콘 카바이드로 된 p형 에피택시층을 형성하는데, 여기에서 상기한 p형 전도성 실리콘 카바이드는 캐리어의 농도가 약 1 ×1016 에서 약 1 ×1017 cm-3 사이이다. 계속해서, p형 에피택시층 상에 n형 전도성 실리콘 카바이드로 된 n형 에피택시층을 형성하고, 그 다음으로 각각 독립적으로 소스 및 드레인 영역을 한정하는 오믹 콘택을 n형 에피택시층 상에 형성하고, 상기 오믹 콘택 사이의 n형 에피택시층 상에 쇼트키 금속 콘택을 형성하는데, 그러면 상기 쇼트키 금속 콘택은 소스 및 드레인 사이에 형성이 된다. 상기한 n형 에피택시층 및 p형 에피택시층은 메사(mesa)가 되도록 식각이 될 수 있다. 게다가 바람직한 실시예에서는, 오믹 콘택 및 쇼트키 게이트 콘택을 형성하는 공정은 메사를 형성하기 위하여 n형 에피택시층 및 p형 에피택시층을 식각하고 그리고 메사의 노출될 표면에 ONO 패시베이션층을 형성하는 공정에 의하여 수행할 수도 있다.
본 발명의 특정한 실시예에서는, 상기한 ONO 패시베이션층은 수소(H2) 분위기에서 기판, p형 에피택셜층 및 n형 에피택셜층의 노출된 부분을 고온에서 어닐링하고, 다음으로 기판, p형 에피택셜층 및 n형 에피택셜층의 노출된 부분에 실리콘 산화막을 형성함으로써 형성이 된다. 다음으로 상기한 실리콘 산화막은 아르곤으로 어닐링하고 그리고 산화시킨다. 다음으로 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하고 그리고 산화시키면 상기한 ONO 구조의 막이 생기게 된다.
본 발명의 특정한 실시예에서는, 상기한 고온에서의 어닐링은 약 900℃ 이상의 온도에서 약 15분에서 약 2시간 동안 수행이 된다. 게다가, 상기한 아르곤 어 닐링은 약 1200℃의 온도에서 약 1시간 동안 수행될 수 있다.
상기한 실리콘 산화막은 또한 약 50에서 약 500Å 정도의 두께로 형성이 될 수 있다. 바람직하게는, 상기한 실리콘 산화막은 약 1200℃의 온도에서 건식 산화 공정을 통하여 형성된다. 또한, 상기한 실리콘 산화막은 약 950℃의 온도에서 약 180분 동안 습식 환경에서 산화시키는 것이 바람직하다.
상기한 실리콘 질화막은 약 200에서 약 2000Å의 두께로 증착이 될 수 있다. 바람직하게는, 상기한 실리콘 질화막은 PECVD 또는 LPCVD와 같은 화학적 기상 증착법을 사용하여 증착이 된다. 또한 상기한 실리콘 질화막은 약 950℃의 온도에서 약 180분 동안 습식 분위기에 산화시키는 것이 바람직하다. 상기한 실리콘 질화막은 약 20 내지 약 200Å의 두께를 가진 산화막을 제공하도록 산화시킬 수 있다.
본 발명의 다른 실시예에서는, 게이트 리세스가 n형 에피택시층에 형성이 되고 그리고 쇼트키 게이트 콘택이 상기한 게이트 리세스에 형성이 된다. 바람직하게는, 상기한 게이트 리세스는 n형 에피택시층에 게이트 리세스를 제공하도록 ONO 패시베이션층을 완전히 그래서 n-형 에피택시층까지 식각함으로써 형성할 수 있으며 그리고 상기한 ONO 패시베이션층을 마스크로 이용하여 식각하여 게이트 리세스에 쇼트키 게이트 콘택이 형성된다. 게다가, ONO 패시베이션층을 식각하는 단계 이후에는 게이트 리세스를 형성하기 위한 ONO 패시베이션층의 개구의 측벽에 레지(ledge)를 제공하도록 ONO 패시베이션층을 식각하는 공정을 진행할 수 있다. 그러면 게이트 리세스에 그리고 ONO 패시베이션층의 측벽 및 레지 상에 머쉬룸(mushroom) 게이트 구조를 형성할 수 있다. ONO 패시베이션층을 식각하는 공정은 전자 사이클로트론 공명(Electron Cyclotron Resonance) 또는 유도적으로 결합된 플라즈마(Inductively Coupled Plasma) 식각 공정을 사용하여 수행할 수 있다.
본 발명의 또 다른 실시예에서는, 소스 및 드레인을 제공하도록 n형 에피택시층에 n+ 웰 영역을 이온 주입법으로 형성할 수 있으며, 이 n+ 웰 영역 상에 오믹 콘택을 형성할 수 있다.
본 발명의 또 다른 측면에서는, 상기한 기판을 박막화하며(thinned) 그리고 상기 기판의 p형 에피택시층과 대향하는 기판 상에 금속층을 형성한다. p형 에피택시층에 대향하는 기판 상에 타이타늄으로 막을 형성하고, 다음으로 이 타이타늄막상에 백금으로 막을 형성하고, 그리고 다음으로 이 백금층 상에 금으로 막을 형성함으로써 상기한 금속층을 형성할 수 있다. 또한, AuGe의 공정 합금으로 형성된 레이어를 상기한 금으로 형성된 레이어 상에 형성할 수 있다.
실리콘 카바이드 전계 효과 트랜지스터의 게이트 구조물을 제조하는 방법에 관한 본 발명의 다른 측면에서는, 우선 메사 구조로 완결된 실리콘 카바이드 전계 효과 트랜지스터의 노출된 표면 상에 ONO 패시베이션층을 형성하고 그리고 이 ONO 패시베이션층 내에 게이트 윈도우를 형성하며, 다음으로 메사 구조로 완결된(mesa terminated) 실리콘 카바이드 트랜지스터의 채널층에 게이트 리세스를 형성하고 그리고 이 채널층의 게이트 리세스에 게이트 콘택을 형성한다. 상기한 ONO 패시베이션층은 전술한 바와 같이 형성하는 것이 바람직하다. 게다가, 머쉬룸 게이트 구조도 또한 전술한 바와 같이 형성할 수 있다.
본 발명의 또 다른 실시예에서, 실리콘 카바이드 반도체 소자의 패시베이션층을 제조하는 방법은 우선 실리콘 카바이드 반도체 소자 상에 산화막을 형성하고 그리고 다음으로 NO 분위기에서 이 산화막을 어닐링한다. 그러면 산화막이 열적으로 성장하거나 또는 증착이 될 수 있다. 게다가, NO 분위기 하에서의 어닐링 공정 후에는 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하고 그리고 이 실리콘 질화막을 산화시키는 공정이 수행될 수 있다.
특정한 실시예에서는, 수소 분위기에서 기판, p형 에피택시층 및 n형 에피택시층의 노출된 부분을 고온에서 어닐링하고 다음으로 기판, p형 에피택시층 및 n형 에피택시층의 노출된 부분 상에 실리콘 산화막을 형성하고, 이 실리콘 산화막을 아르곤 어닐링하고 실리콘 산화막을 산화시킴으로써 상기한 산화막을 형성할 수 있다.
본 발명의 또 다른 실시예에서, 이중으로 리세스된 게이트를 포함하는 MESFET을 제조하는 방법은, 먼저 실리콘 카바이드 기판 상에 n형 도전성 실리콘 카바이드로 n형 에피택시층을 형성하고, 다음으로 각각 독립적으로 소스 및 드레인을 한정하는 오믹 콘택을 이 n형 에피택시층 상에 형성하고, 다음으로 이 n형 에피택시층 상에 n형 실리콘 카바이드로 캡핑층(cap layer)을 형성하고, 다음으로 이 캡핑층에 제1 리세스를 형성하고, n형 에피택시층에 제2 리세스를 형성한다. 그런데, 여기에서 n형 에피택시층에 형성되는 리세스는 상기한 캡핑층에 형성되어 있는 제1 리세스 내에 있다. 계속해서 n형 에피택시층 상의 상기한 오믹 콘택 사이 즉 소스 및 드레인 사이에 쇼트키 금속 콘택을 형성하는데, 그 결과 상기한 쇼트키 금속 콘 택에 바이어스가 인가될 경우에 소스 및 드레인 사이의 n형 에피택층에 액티브 채널이 형성이 되는데, 여기에서 쇼트키 금속 콘택은 상기한 n형 에피택시층의 리세스내에 있다.
특정한 실시예에서는, n형 에피택시층 및 캡핑층을 형성하는 공정은 하나의 성장 단계에서 n형 에피택시층 및 캡핑층을 에피택셜하게 성장시킴으로써 수행할 수 있다. 게다가, 또 다른 실시예에서는 상기한 하나의 성장 단계에서 캡핑층을 성장시키도록 n형 도펀트의 농도를 변화시킬 수 있다.
본 발명의 또 다른 실시예에서는, 이 제1 리세스를 형성하도록 상기한 캡핑층을 패터닝함으로써 캡핑층에 있는 제1 리세스를 형성할 수 있다. 게다가, 캡핑층 을 완전히 지나고 또한 n형 에피택시층까지 뻗어있는 측벽을 가지고 있는 메사를 또한 형성할 수 있다. 이러한 실시예에서는, 캡핑층을 패터닝하여 제1 리세스를 형성하는 공정 이후에는 상기한 메사 및 제1 리세스의 노출된 표면 상에 ONO 패시베이션층을 형성하고, 이 ONO 패시베이션층에 게이트 윈도우를 형성하는데, 여기서 게이트 윈도우는 상기한 제1 게이트 내에 형성이 되며, 계속해서 n형 에피택시층에 제2 리세스를 형성하고, 다음으로 이 제1 리세스에 게이트 콘택을 형성하는 공정을 수행한다.
본 발명의 다른 실시예에서는, 상기한 기판은 실질적으로 깊은 레벨의 도펀트가 없는 반절연 SiC 기판을 형성함으로써 형성할 수 있다. 또한, 기판 및 n형 에피택시층 사이에 버퍼층을 형성할 수도 있다. 이 버퍼층은 도핑되지 않은 SiC, n형 SiC 또는 p형 SiC로 형성할 수 있다. 특정한 실시예로, 버퍼층이 p형 SiC로 형성이 되는 경우에는, 이 p형 에피택시층은 기판 상에 제1 p형 에피택시층을 형성하고 그리고 이 제1 p형 에피택시층 상에 제2 p형 에피택시층을 형성함으로써 형성할 수 있는데, 여기서 제2 p형 에피택시층은 제1 p형 에피택시층보다 도펀트의 농도가 더 낮다.
또 다른 실시예에서는, p형 에피택시층에 오믹 콘택을 형성한다. 게다가, p형 도펀트을 p형 에피택시층에 주입할 수 있는데 그렇게 되면 이 p형 에피택시층보다 높은 캐리어 농도를 가지는 p형 전도성 실리콘 카바이드로 형성된 영역을 제공하게 되고, 주입된 영역 상에는 오믹 콘택이 형성된다. MESFET의 소스 영역과 인접한 영역에서 캡핑층 및 n형 에피택시층까지 식각함으로써 그라운드 콘택 윈도우(ground contact window)를 형성하고 그리고 이 그라운드 콘택 윈도우에 오믹 콘택을 형성함으로써 상기한 오믹 콘택을 형성할 수 있다.
본 발명의 잇점 및 특성, 그리고 본 발명이 실현되는 방법은, 첨부 도면과 함께 후술되어 있는 상세한 설명을 고려하면 더욱 더 확실하게 명확해질 것인데, 이 도면은 바람직 실시예들을 예시적으로 나타낸 것이다.
도 1은 드리프트층의 바로 위에 형성된 소스 및 드레인 영역을 가지고 있는 본 발명의 하나의 실시예에 대한 단면도이고;
도 2는 n형 에피택시층에 형성되어 있는 선택적으로 도핑된 격리층 및 n+ 영역을 가지고 있는 본 발명의 제2 실시예에 대한 단면도이고;
도 3a는 리세스된 머쉬룸 게이트 구조를 가지고 있는 본 발명의 제3 실시예 에 대한 단면도이고;
도 3b는 이중으로 리세스된 게이트 구조를 가지고 있는 본 발명의 제4 실시예에 대한 단면도이고;
도 4는 본 발명의 바람직한 실시예에 따른 패시배이션층의 구조를 도시하고 있는 단면도이고;
도 5는 본 발명의 실시예에 따른 금속층의 구조를 도시하고 있는 단면도이고;
도 6a 내지 도 6i는 본 발명의 여러 가지 실시예에 따라서 MESFET을 제조하는 방법에 대한 공정 단계를 도시하고 있는 도면이고;
도 7은 억셉터 불순물 농도(NA) < 5 ×1015 cm-3 로 도핑된 p형 에피택시층을 가지고 있는 1-mm SiC MESFET에 대한 DC 곡선 그룹의 곡선 괘적을 도시하고 있는 도면이고;
도 8은 NA = 9 ×1016 cm-3 로 도핑된 p형 에피택시층을 가지고 있는 1-mm SiC MESFET에 대한 DC 곡선 그룹의 곡선 괘적을 도시하고 있는 도면이고;
도 9는 버퍼층에 그라운드 콘택을 가지고 있는 본 발명의 하나의 실시예에 대한 단면도이고;
도 10은 2차원 몬테-카를로 시물레이션으로 결정된 SiC MESFET에서 전자 분포를 도시하고 있는 도면이고;
도 11은 SiC MESFET에서 RF 드라이브의 함수로서 드레인 전류를 도시하고 있 는 도면이고;
도 12는 바이어스 전압의 엔벨롭(envelope)이 RF 신호의 엔벨롭보다 더 긴 경우에 펄스 동작 상황하에서 MESFET의 드레인 전류를 도시하고 있는 도면이고;
도 13은 3.5 GHz에서 5.6 W/mm 의 파워 밀도를 나타내는 바나듐이 도핑된 반 절연 기판 상에 제조된 0.25-mm SiC MESFET의 웨이퍼 상의 파워 측정치(on-wafer power measurement)를 보여주는 도면이고; 그리고
도 14는 3.5 GHz에서 5.2 W/mm 의 파워 밀도를 나타내는 바나듐이 함유되지 않은 반 절연 기판 상에 제조된 0.25-mm SiC MESFET의 웨이퍼 상의 파워 측정치(on-wafer power measurement)를 보여주는 도면이다.
이하에는 본 발명의 여러 가지 실시예를 도시하고 있는 도면들을 참조하여 본 발명에 대하여 기술할 것이다. 도면에 도시한 바와 같이, 도면에서 층 또는 영역 들의 크기는 설명을 위하여 과장되었으며, 이러한 것들은 본 발명의 일반적인 구조를 예시하기 위한 것이다. 게다가, 본 발명의 다양한 측면들이 다른 기판 또는 다른 층 상에 형성된 층을 참조하여 기술된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백한 바와 같이, 다른 층 또는 기판 상에 형성된 층에 대하여 기술하는 경우에는 그 사이에 또 다른 층이 개재할 수 있다. 본 명세서에서 중간에 개재하는 막이 없는 레이어 또는 기판 상에 형성된 막에 대하여 기술하는 경우에는 기판 또는 그 층의 "바로(directly)" 위라고 기술한다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1에는 본 발명의 MESFET에 대한 제1 실시예가 도시되어 있다. p형 전도성을 가진 제1 에피택시층(12)이 단결정 벌크 실리콘 카바이드 기판(10) 상에 형성이 되는데, 여기서 기판은 p형 또는 n형 전도성이거나 또는 반절연체일 수 있다. 실리콘 카바이드로 된 제1 에피택시층(12)은 기판(10)과 n형 에피택시층(14) 사이에 위치한다. 경우에 따라서는 금속층(32)이 제1 에피택시층과 대향하는 기판의 반대편 면에 형성될 수 있다. 금속층(32)은 도 5를 참조하여 후술하는 것처럼 형성하는 것이 바람직하다.
제1 에피택시층(12)은 p형 전도성 실리콘 카바이드 에피택시층, 도핑되지 않은 실리콘 카바이드 에피택시층 또는 아주 적게 도핑된(very low doped) n형 전도성 실리콘 카바이드 에피택시층일 수 있다. 적게 도핑된 실리콘 카바이드 에피택시층(12)이 이용되는 경우에는, 제1 에피택시층의 도핑 농도는 약 5 ×1015 cm-3 보다 작은 것이 바람직하다. 도핑되지 않거나 또는 n형의 제1 에피택시층(12)이 이용되는 경우에는, 기판(10)은 반절연 실리콘 카바이드 기판인 것이 바람직하다. 도핑되지 않은 또는 n형 제1 에피택시층(12)이 이용되는 경우에는, 트랜지스터에 대하여 어떠한 중요한 전기적 영향을 미치는 버퍼층이 없어도 우수한 성능의 채널층이 형성될 것이다.
오믹 콘택(22 및 24)은 제2 에피택시층(14)의 바로 위에 형성이 되며 그리고 소스 콘택(20) 및 드레인 콘택(22)을 제공할 수 있도록 서로 공간적으로 떨어져 있다. 쇼트키 게이트 콘택(24)이 이 소스 콘택(20) 및 드레인 콘택(22) 사이의 제2 에피택시층(14)의 바로 위에 형성이 된다. 도시된 바와 같이, 경우에 따라서는 금 속 상부층(metal overlayer: 26, 28, 30)이 소스 및 드레인 콘택(20 및 22) 그리고 쇼트키 게이트 콘택(24) 상에 형성이 될 수 있다. 제2 에피택시층(14)의 바로 위에 오믹 콘택(20 및 22)을 형성할 경우에는, 이들 오믹 콘택(20 및 22)은 니켈로 형성하고 그리고 약 1050℃의 온도에서 약 2분 동안 어닐링하는 것이 바람직하다. 그러나, 온도는 약 800에서 약 1150℃ 사이이고 또한 시간은 약 30초에서 약 10분 사이가 되게 공정을 진행하는 것도 가능하다. n형 에피택시층(14)의 바로 위에 형성된 Ni 콘택은 1 ×10-6 Ω·cm2 보다 작은 콘택 저항을 보이는 것으로 알려졌다. 이와 같은 낮은 저항은 고온의 어닐링 공정을 사용한 결과일 것이다. 에피택시층(14)의 바로 위에 콘택(20 및 22)을 형성하기 때문에 이온 주입 공정을 실시하기 위한 단계를 피할 수 있다. 게다가, 종래의 SiC MESFET에서와 같은 n+ 영역을 형성하기 위하여 이온을 주입하고 그리고 이온을 활성화시키는 과정에서 초래되는 표면이 거칠어지는 현상을 감소시킨다. 본 명세서에서 사용한 "n+ " 또는 "p + " 영역은, 동일하거나 또는 다른 에피택시층이나 또는 기판에서 인접한 또는 다른 영역에 존재하는 보다 높은 캐리어의 농도에 의하여 한정되는 영역을 의미한다.
도 1 그리고 그 후에 제조된 도 2 및 3에 도시된 트랜지스터는 그 소자의 주변 영역을 한정하는 메사(mesa) 구조로 형성하는 것이 바람직하다. p형 에피택시층을 포함하고 있지 않은 소자에서, 기판 및 n형 에피택시층은 트랜지스터의 외각 영역을 한정하는 측벽을 가진 메사를 형성한다. 메사의 측벽은 소자의 n형 전도성 레이어를 지나 아래쪽으로 뻗어 있다. 바람직하게는, 메사는 소자의 기판 안으로 뻗어 있도록 형성된다. 메사는 소자 내에서 메사로 전류가 흐르는 것을 제한하고 그리고 소자의 커패시턴스를 감소시키도록 그 소자의 공핍 영역을 지나도록 뻗어 있는 것이 바람직하다. 소자에 있는 공핍 영역이 메사의 위치보다 낮은 위치에 뻗어 있는 경우에는, 그것은 메사의 바깥쪽으로 퍼져 있으며, 그 결과 보다 큰 값의 커패시턴스를 초래할 수 있다. 메사는 위에서 기술한 소자를 반응성 이온 식각법으로 식각하여 형성하는 것이 바람직한데, 그러나 메사를 형성하기 위해서는 이 분야에서 통상의 지식을 가진 자에게 공지된 다른 방법도 사용할 수 있다. 게다가, 메사 구조가 사용되지 않는 경우에는, 양성자 충격(bombardment), 보상할 수 있는 원자(compensating atoms)를 사용한 역도핑(counterdoping) 또는 당업자에게 공지된 다른 방법을 사용하여 소자는 격리될 것이다.
도 2에는 본 발명에 따른 MESFET의 제2 실시예가 도시되어 있다. 도 2에 도시되어 있는 바와 같이, 선택적으로 도핑된 p형 에피택시층(12')이 기판(10) 상에 형성이 된다. 제2 n형 에피택시층(14)이 선택적으로 도핑된 제1 p형 에피택시층(12') 상에 형성이 되고 그리고 소스 및 드레인 콘택(20, 22) 및 쇼트키 금속 콘택(24)이 n형 에피택시층 상에 형성이 된다. 또한, 도 2에 도시되어 있는 바와 같이, 경우에 따라서는 소자의 소스 및 드레인 영역에 n+ 영역(16 및 18)이 형성되어 있을 수 있다. n+ 영역(16 및 18)이 형성되는 경우에는, 이들 영역은, 비록 질소(N)도 사용될 수가 있지만 바람직하게는 인(P)을 이온 주입법으로 주입함으로써 형성한 다음 계속해서 고온에서 어닐링을 실시한다. 적절한 어닐링 온도는 약 1100에서 약 1600℃ 사이이다.
이와는 달리, 도 1에 도시된 것과 같은 소스, 드레인 및 게이트 구조를 가진 소자를 제공하도록 상기한 바와 같이 n+ 영역(16 및 18)은 제거될 수도 있다. 이 경우에는, 오믹 콘택(20 및 22)은 도 1을 참조하여 기술한 것과 같이 형성하는 것이 바람직하다. 도시된 바와 같이, 경우에 따라서는 금속 상부층(26, 28 및 30)이 소스 및 드레인 콘택(20 및 22)과 쇼트키 게이트 콘택(24) 상에 형성이 될 수 있다. 기판(10) 상에 형성되어 있는 금속층(32)이 또한 도시되어 있다. 이 금속층(32)은 도 5를 참조하면서 후술하는 바와 같이 형성하는 것이 바람직하다.
도 3a에는 본 발명의 MESFET에 대한 제3 실시예가 도시되어 있는데, 여기서는 쇼트키 게이트 콘택(40)은 액티브 채널층에 리세스되어 있다. 또한, 도 3a에는 본 발명의 한가지 실시예가 도시되어 있는데, 여기서 쇼트키 게이트 콘택(40)은 머쉬룸 게이트 콘택이다. p형 도전성을 가진 제1 에피택시층(13)은 p형 전도성, n형 전도성 또는 반절연 단결정 벌크 실리콘 카바이드 기판(10) 상에 성장이 된다. p형 전도성 에피택시층(13)은 도 1에 도시된 것과 같이 불순물이 조금 도핑된 p형 레이어(12)일 수 있으며, 또한 도 2에 도시된 것과 같이 선택적으로 도핑된 p+ 레이어(12')일 수 있다. n형 전도성을 가진 제2 에피택시층(14)이 제1 에피택시층(13) 상에 성장이 된다. 또한 도 3a에 도시된 바와 같이, 경우에 따라서는 소자의 소스 및 드레인 영역에 n+ 영역(16 및 18)이 형성될 수 있는데, 이것은 도 2를 참조하면서 기술된 것과 같은 방법으로 형성될 수 있다. 도 2를 참조하면서 기술한 바와 같이 n+ 영역(16 및 18)은 제거할 수도 있으며, 이것은 도 1에 도시되어 있다. 웰(16 및 18) 상에 오믹 콘택(20 및 22)이 형성되어서 소스 콘택 및 드레인 콘택을 생성시킨다. 제2 에피택시층(14)의 일부는 제거되어서 소스 및 드레인 사이에 리세스를 형성하기 위한 부분을 제공한다. 소스 및 드레인 콘택 사이의 제2 에피택시층(14)의 리세스가 형성된 부분에 쇼트키 게이트 콘택(40)이 형성이 된다.
쇼트키 게이트 콘택(40)은 머쉬룸 구조이다. 본 명세서에서 머쉬룸 게이트란 제2 에피택시층(14)으로부터 거리가 증가함에 따라서 단면적의 넓이가 증가하는 부분을 적어도 하나는 가지고 있는 게이트 구조를 지칭한다. 게이트 구조는 n형 레이어(14)에 있는 리세스에 대하여 자기 정렬 되는 것이 바람직하다. 게다가, 이 리세스는 건식 식각, 보다 구체적으로는 전자 사이클로트론 공명(Electron Cyclotron Resonance : ECR)법 또는 유도 결합 플라즈마(Inductively Coupled Plasma : ICP)법을 사용하여 형성하는 것이 바람직하다. 이와 같은 방법으로 게이트를 형성하기 위하여 자기 정렬된 리세스를 형성하는 것은 높은 브레이크다운(breakdowm) 특성을 제공할 뿐만이 아니라 에피택시층 및 어떠한 절연층에 대해서도 손상을 적게 입히는 결과를 가져온다.
리세스된 게이트를 형성하는 다른 방법은 도 3b에 도시된 바와 같이 2중 리세스 공정으로 2단계로 식각 공정을 수행하는 것이다. 도 3b에 도시된 바와 같이, 쇼트키 게이트 콘택(40)이 캡핑층(15)을 지나 제2 에피택시층(14)안으로 형성된 2중 리세스에 형성이 된다. 캡핑층(15)이 먼저 완전히 식각이 되고 다음으로 제2 에피택시층(14)안으로 식각하기 위하여 제2 식각이 수행된다. n형 에피택시층(14) 과 같은 레벨로 도핑이 된 캡핑층(15)을 완전히 식각함으로써 제1 식각이 수행될 수도 있는데, 이것은 n형으로 도핑이 약하게 되어 있을 수도 있으며, 이 경우에 캡핑층(15)에 대한 바람직한 도핑 범위는 ND = 약 1 ×1015 cm-3 에서 약 5 ×1017 cm-3 사이이고, 이 캡핑층에 대한 바람직한 두께는 약 50 nm 에서 약 300 nm 사이이다. 제1 식각 공정에서 식각 깊이는 캡핑층(15)의 끝까지 완전히 실시할 수도 있고 또는 캡핑층(15)의 단지 일부분의 깊이까지 수행할 수도 있다. 제2 식각 공정에서 제2 에피택시층(14)에 대한 바람직한 식각 깊이는 약 20 nm 에서 약 120 nm 사이이다. 캡핑층(14)은 제2 에피택시층(14)을 에피택셜하게 성장시키는 공정의 일부로서 형성될 수도 있으나, 도핑 농도는 캡핑층(15)에 대한 보다 바람직한 캡핑 농도를 제공하도록 변화시킬 수 있다. 따라서, 캡핑층(15)은 제2 에피택시층(14)으로부터 독립된 별개의 레이어이거나 그것의 일부일 수 있다.
2단계 식각을 사용하는 방법은 단일 리세스 공정에 비하여 많은 잇점이 있다. 이 잇점 중의 하나는 웨이퍼 상에 금속막을 형성하는 공정보다 이전에 제1 식각 공정을 수행할 수 있으며, 따라서 에칭 공정 이후에 열산화막을 성장시키는 것이 가능하다는 것이다. 열산화 공정을 실시함으로써 식각 공정으로 인하여 손상을 받았을 수 있는 SiC를 제거하며, 또한 식각에 의하여 생겼을 수도 있는 거칠어진 표면을 부드럽게 해준다. 이것은, 게이트 금속 공정의 바로 앞에 진행이 되는, 제2 식각 공정이 훨씬 더 얕아지게 하며, 이에 의하면 통상적으로는 치유할 수 없는, 표면 하부에 생기는 손상 및 표면이 거칠어지는 현상을 최소화시킬 수 있다. 이중 리세스 공정의 또 다른 이점은 제2 식각 공정을 더 얕게 실시함으로써 식각되는 측벽과 접촉하는 게이트 콘택의 양을 감소시킨다는 것이다. 이것은 손상이 생겼을 수 있는 재료와 접하는 콘택의 면적을 최소화하며, 또한 감소된 콘택 면적은 게이트 커패시턴스를 감소시키며, 그러므로 트랜지스터의 주파수 응답을 개선시킨다.
도시한 바와 같이, 경우에 따라서는 쇼트키 머쉬룸 게이트 콘택(40)은 액티브 채널층과 접촉하는 크롬(Cr)으로 만들어진 제1 게이트층(42), 백금(Pt)으로 만들어진 장벽층(44) 그리고 금 또는 다른 높은 전도성을 가진 금속으로 만들어진 제3 레이어(46)로 형성할 수 있다. 크롬층(42)은 증발성 증착(evaporateive deposition)법으로 형성하는 것이 바람직하다.
보다 구체적으로, 경우에 따라서는 금속 상부층(metal overlayer, 26 및 28)이 소스 및 드레인 콘택 상에 형성이 될 수 있다. 이 금속 상부층(26 및 28)은 니켈 콘택과의 접착을 위하여 타이타늄(Ti)으로 형성하는 것이 바람직하며, 장벽층으로는 백금(Pt) 그리고, 높은 전도성을 가진 금속으로는 금(Au)을 사용하여 형성하는 것이 바람직하다.
경우에 따라서는 기판(10)에 전도성 평면을 제공하도록 에피택시층(13)에 대하여 마주보는 기판(10) 상에 금속층(32)을 형성할 수도 있다. 금속층은 도 5를 참조하여 후술되어 있는 바와 같이 형성하는 것이 바람직하다.
도 4에는 도 1 내지 도 3에 도시되어 있는 패시베이션층(60)에 대한 바람직한 실시예가 도시되어 있다. 이러한 패시베이션층은 미국 특허 제5,972,801호에 기술되어 있는 것과 같은 방법으로 형성할 수 있는데, 이 특허에 개시된 내용은 여기에서 완전히 공개하는 것처럼 본 명세서에 참조에 의하여 결합한다. 콘택(20, 22, 24 및 40)을 형성하기에 앞서서, 소자의 상부 표면은 산화막-질화막-산화막(ONO) 패시베이션층(60)으로 보호막을 입히는 것이 바람직하다. 도 4에 도시한 바와 같이, 구조물의 상부 표면은 SiO2 로 된 성장하는 열산화막(60a)으로 보호막을 형성하고, 계속해서 PECVD 또는 LPCVD 법을 사용하여 실리콘 질화막(60b)을 증착하고, 계속해서 열적으로 성장한 SiO2 로 된 마지막 레이어(60c)를 형성한다. SiO2로 된 레이어를 성장시키기 이전에, 웨이퍼는 H2 분위기에서 높은 온도로 어닐링된다. 약 900℃ 이상이 되는 온도로 약 15분에서 약 2시간 동안 어닐링 공정을 실시할 수도 있으나, 약 1100℃의 온도에서 약 30분 정도 어닐링 공정을 실시하는 것이 바람직하다. ONO 패시베이션층이 있는 경우에는, 보다 개선된 파워 밀도(power density)를 가진 소자를 제조하는 것이 가능한데, 이것은 주로 표면으로부터의 트랩핑(trapping)이 감소하였기 때문이다. ONO는 전도 밴드(conduction band) 부근에서 보다 작은 계면 트랩 밀도(interface trap density : Dit )를 가진다.
바람직하게는, 우선 약 1200℃의 온도에서 건식 산화 공정을 이용하여 약 200Å의 두께로 SiO2 레이어(60a)를 만듦으로써 패시베이션층(60)을 형성한다. 다음으로 제1 레이어(60a)를 약 1200℃의 온도에서 약 1시간 동안 아르곤 어닐링한다. 계속해서 이것은 습식 환경에서 약 180분 동안 약 950℃에서 산화시킨다. 다 음으로, PECVD 또는 LPCVD법을 이용하여 약 500Å의 두께로 Si3N4 레이어(60b)를 증착시킨다. 다음으로, 습식 환경에서 약 180분 동안 약 950℃의 온도에서 최종 산화 공정을 수행하여 산화막으로 된 제3 레이어(60c)를 생성한다. 비록 상기한 공정의 세부 조건들은 바람직한 것이지만, 다른 적절한 제한 및 세부 조건들 또한 사용될 수 있다. 예를 들면, 제1 레이어(60a)는 약 50 에서 약 500Å의 두께를 가질 수가 있고, 제2 레이어(60b)는 약 200 에서 약 2000Å의 두게를 가질 수가 있으며 그리고 제3 레이어(60c)는 약 20 에서 약 200Å의 두께를 가질 수가 있다. 마찬가지로, 공정 조건들 또한 전술한 두께를 가질 수 있도록 바뀔 수가 있다. 자기 정렬에 의하여 리세스된 게이트 및 ONO를 이용한 표면 패시베이션을 조합함으로써, 고주파(RF) 파워 밀도를 증가시킬 수 있으며, 구동(drive) 레벨이 변화함에 따라서 고주파로 동작(performance)될 경우에 드리프트 양은 상당히 감소시킬 수 있다.
본 발명의 다른 실시예에서는, 패시베이션층(60)은 열적으로 성장되거나 증착된 산화막일 수 있다. 어떤 경우든, 산화막은 NO 분위기에서 약 30 에서 약 300분 동안 약 1000℃ 에서 약 1300℃ 사이의 온도로 어닐링하는 것이 바람직하다. 이와 같이 어닐링을 하면 전도 밴드 부근에서의 계면 트랩 밀도를 감소시킬 수 있으며, 따라서, 높은 주파수에서 소자의 성능을 향상시킬 수 있다. 본 발명의 특정한 바람직한 실시예에서는, ONO 레이어를 제공하기 위하여 패시베이션층(60)은 도 4를 참조하면서 전술한 바와 같이 제조된다. 그러나, 실리콘 질화막(60b)을 증착하기 이전에 NO 분위기에서 약 30 에서 약 300분 동안 약 1000℃ 에서 약 1300℃의 온도에서 열산화막(60a)을 어닐링하는 것이 바람직하다.
도 5에는 도 1 내지 도 3에 도시되어 있는 금속층(32)을 형성하는 공정에 대한 바람직한 실시예가 도시되어 있다. 도 5에 도시된 바와 같이, 금속층(32)은 기판(10)의 뒷면 상에 증착이 된다. 금속층을 형성하기 이전에, 웨이퍼는 갈기(grinding) 또는 연마(lapping)와 같은 기계적인 박막화 공정을 사용하여 두께가 약 100㎛ 이하 그리고 가능하게는 50㎛ 또는 25㎛로 박막화하는 것이 바람직하다. 금속층(32)은 AuGe로 된 공정(eutetic) 합금으로 만들어진 상부층(overlayer, 52)에 의해 코팅된 TiPtAu로 형성된 레이어(50)를 포함할 수 있다. 이러한 금속층(32)을 사용하면 소자를 회로판(circuit board)에 부착시키는 것을 보다 용이하게 함으로써 소자를 패키징하는 것을 개선할 수가 있다. 게다가, 금속 공정을 진행하기 이전에 웨이퍼를 얇게 함으로써 소자의 열적 성능이 개선될 것이다.
상기한 각각의 실시예에서, 기판은 6H, 4H, 15R 또는 3C 실리콘 카바이드로 구성된 그룹으로부터 선택된 실리콘 카바이드로 형성할 수 있으며, 에피택시층은 6H, 4H, 15R 또는 3C로 구성된 그룹으로부터 선택된 실리콘 카바이드로 형성할 수가 있다. 기판(10)은 단결정 벌크 실리콘 카바이드로 형성할 수 있으며 그리고 반절연 또는 p형 또는 n형 전도성 물질로 형성할 수 있다. 제1 에피택시층(12, 12' 및 13)은 6H, 4H, 15R 또는 3C 폴리타입(polytype)의 p형 전도성 실리콘 카바이드로 형성할 수 있다. 제1 에피택시층이 선택적으로 도핑되는 경우에는 제1 에피택시층에 대한 캐리어의 농도는 약 1 ×1016 에서 약 1 ×1017 cm-3 사이인 것이 적당하나, 그러나 캐리어의 농도가 약 3 내지 5 ×1016 인 것이 바람직하다. 적절한 도펀 트로는 알루미늄, 보론 및 갈륨이 포함된다. 제1 에피택시층(12')은 전체 전하 밀도(charge density)가 약 1 ×1012 cm-2 보다 크게 되도록 선택적으로 도핑되는 것이 바람직하다. 제1 에피택시층(12')은 약 0.5㎛ 에서 약 2㎛ 사이의 두께를 가지는 것이 바람직하다. 상기한 바와 같이, 제1 에피택시층(12)도 또한 도핑되지 않거나 조금만 도핑된(lightly doped) n형 실리콘 카바이드일 수 있다.
제2 에피택시층(14)은 6H, 4H, 15R 또는 3C 폴리타입(polytype)의 n형 전도성 실리콘 카바이드로 형성될 수 있다. n형 에피택시층의 n형 캐리어 농도는 약 2 ×1016 에서 약 2 ×1018 cm-3 사이인 것이 적당하다. 적당한 도펀트에는 질소 및 인이 포함되지만, 그러나 질소가 바람직하다. 상기한 바와 같이 트랜지스터의 n+ 영역이 형성이 되는 경우에는, 약 5 ×1017 의 캐리어 농도가 적당하나 그러나 캐리어의 농도가 2 ×1018 또는 그 이상이 되는 것이 바람직하다. 오믹 콘택(20 및 22)은 니켈 또는 다른 적당한 금속으로 형성하는 것이 바람직하다. 쇼트키 게이트 콘택(24)은 크롬, 백금 또는 백금 실리사이드, 니켈, 또는 TiWN으로 형성이 될 수 있는데 쇼트키 게이트 콘택의 효과를 달성할 수 있는 것으로 당업자에게 알려져 있는 금과 같은 다른 금속도 사용할 수 있다. 그러나, 쇼트키 게이트 콘택(24)은 머쉬룸 게이트(40)와 관련하여 기술한 것과 같이 3층 구조로 형성하는 것이 바람직하다. 이러한 구조는 크롬(Cr)의 높은 접착력으로 인하여 여러 가지 잇점이 있다. 경우에 따라서는 상기한 소자는 하나 또는 그 이상의 오믹 콘택 및 게이트 콘택 상 에 상부층을 가질 수도 있으며, 그러나 상기한 상부층(26, 28 및 30)은 또한 금, 은, 알루미늄, 백금 및 구리일 수 있다. 또한 높은 전도성을 가지고 있는 다른 적당한 금속도 상부층으로 사용될 수 있다.
게이트 콘택 아래에 있는 n형 전도성 영역의 두께는 소자의 채널 영역의 단면 높이를 한정하며 그리고 바람직한 소자의 핀치-오프(pinch-off) 전압 및 캐리어 농도에 기초하여 선택이 된다. 제2 에피택시층의 캐리어 농도가 주어진다면, 당업자에게 알려져 있는 방법을 사용함으로써 주어진 핀치-오프 전압에 대한 이 레이어의 깊이는 쉽게 계산할 수 있다. 따라서, -3V 그리고 바람직하게는 -5V 보다 큰 핀치-오프 전압을 나타낼 수 있도록 n형 에피택시층의 두께 및 캐리어 농도를 선택하는 것이 바람직하다. 핀치-오프 전압은 또한 -3V 에서 -20V 사이일 수 있으나, -5V에서 -15V 사이인 것이 바람직하다. n형 기판을 사용하는 소자의 경우에는, 상기된 소자의 매립된 p형 전도성 레이어의 두께는 충분히 두껍기 때문에 게이트 접합의 브레이크다운이 p형 전도성 레이어의 공핍 영역 앞에서 발생한다. p형 기판을 사용하는 소자의 경우에는, 상기한 소자의 매립된 p형 전도성 레이어 및 기판의 두께는 충분히 두껍기 때문에 게이트 접합의 브레이크 다운이 p형 전도성 레이어 및 기판의 공핍 영역 앞에서 발생한다.
그러나, 상기한 설명은 본 발명의 바람직한 실시예에 대하여 기술을 하고 있는데, 상기한 제1 에피택시층은 경우에 따라서는 제거될 수도 있으며, 이 경우 반절연 기판 또는 p형 기판 상에 형성된 n형 전도성 SiC로 된 단일 에피택시층을 포함하는 트랜지스터를 형성할 수 있다. 단일 에피택시층을 가진 소자를 형성할 경 우에, 그 소자의 기판은 p형 매립층에 대하여 기술한 바와 같은 캐리어 농도를 가진 p형 전도성 실리콘 카바이드 또는 반절연 기판을 이용하는 것이 바람직하다.
MESFET의 크기를 선택할 경우에, 게이트의 폭은 전류의 흐름에 대하여 수직한 방향으로의 게이트 크기로 정의된다. 도 1 내지 도 3b의 단면도에 도시된 바와 같이, 게이트 폭은 도면의 안쪽으로 그리고 안쪽에서 바깥쪽으로 뻗어 있다. 게이트의 길이는 전류의 흐름과 평행한 방향으로의 게이트 크기를 말한다. 도 1 내지 도 3b의 단면도에 도시된 바와 같이, 게이트 길이는 제2 에피택시층(14)과 접촉하고 있는 게이트(24)의 크기이다. 세 번째로 중요한 크기는 소스에서 게이트까지의 거리인데 이것은 도 1 내지 도3의 단면도에서 소스 콘택(20) 또는 n+ 영역이 존재하는 경우에는 여기에서부터 게이트 콘택(24)까지의 거리로서 도시되어 있다.
낮은 전자 이동도에 기인한 영향을 최소화하기 위해서는, 소스에서 게이트로 실질적으로 전류가 누설되지 않게 하면서 가능한 한 소스에서 게이트까지의 거리를 작게 해야 한다. 본 발명의 한가지 실시예에서는, 소스에서 쇼트키 게이트 콘택까지의 거리는 이 게이트에 바이어스가 인가되었을 경우에 소스에서 게이트로 전류가 누설되어 흐르는 것을 방지할 수 있도록 충분히 크며, 반면에 실리콘 카바이드의 낮은 전자 이동도에 기인한 영향을 최소화할 수 있을 정도로 작다. 통상적으로 이것은 소스 콘택 또는 n+ 영역이 존재하는 경우에는 이것과 접촉하지 않으면서 게이트 콘택이 소스 콘택과 가까워야 한다. 게이트를 가능한 한 소스 영역과 가깝게 위치시키면 트랜지스터에서 전자가 가속되는 영역에서의 전기장의 세기를 최대화할 수 있고 따라서 SiC의 낮은 전자 이동도에 기인한 영향을 감소시킬 수 있다. 통상적으로, 소스에서 쇼트키 콘택까지의 거리는 약 1㎛ 이하인 것이 바람직하다. 소자의 게이트에서 드레인까지의 거리는, 소자에서 게이트로부터 드레인까지 공핍 영역이 뻗어나가는 것을 지지할 수 있을 정도로 충분히 커야 한다. 통상적으로 이 거리는 약 0.5㎛ 에서 5㎛ 사이이다.
낮은 전자 이동도에 기인한 영향을 보다 더 감소시키기 위해서는, 게이트 콘택의 길이는 가능한 한 작아야 한다. 통상적으로, 쇼트키 게이트의 길이는 약 1.0㎛ 보다 작은 것이 바람직하다. 게이트의 길이를 최소화시키게 되면, 게이트 하부에서 전기장의 세기는 증가한다. 전기장의 세기가 증가하는 것은 예전보다 작은 지역에 같은 전압이 가해지기 때문이다. 전기장의 세기가 증가하게 되면 게이트 지역에서 전자가 가속되는 속도를 증가시키게 되고, 이것에 의하여 실리콘 카바이드의 낮은 전자 이동도에 기인한 영향을 감소시키게 된다. 따라서, 게이트의 길이를 감소시킴으로써 게이트 하부에서의 전기장의 세기를 최대화시키는 것이 바람직하다.
제1 에피택시층(12')이 선택적으로 도핑되는 경우에는, 반절연 기판을 생성시키기 위하여 바나듐과 같은 깊은 레벨의 도펀트로 기판(10)을 또한 도핑시킬 수 있다. 반절연 실리콘 카바이드를 형성하기 위한 종래의 기술도 본 발명의 특정한 실시예와 함께 이용할 수 있는데, 후술하는 바와 같이, 반절연 기판은 깊은 레벨의 도펀트가 없이 제조하는 것이 바람직하다.
도 6a 내지 도 6i에는 본 발명의 여러 가지 실시예에 따른 FET를 제조하는데 사용될 수 있는 공정 단계들이 도시되어 있다. 도 6a에 도시된 바와 같이, 상기한 바와 같은 SiC 기판(10) 상에 p형 에피택시층(13)을 형성한다. 바람직하게는, 기판(10)은 반절연 SiC 기판이고 그리고 p형 에피택시층(13)은 선택적으로 도핑되어서 캐리어의 농도가 약 1 ×1016 에서 약 1 ×1017 cm-3 사이이며, 약 3 ×1016 에서 약 5 ×1016 cm-3 사이인 것이 보다 바람직하다.
기판(10)은 깊은 레벨의 도펀트로는 어떠한 의도적인 도핑도 되지 않는 반절연성인 것이 바람직하며 따라서 이러한 기판의 저항은 깊은 레벨의 도펀트에 의해서는 좌우되지 않는다. 이러한 기판은 공동으로 출원되어 출원 계류 중이며, 그 명칭이 "바나듐에 의해 좌우되지 않는 반절연 실리콘 카바이드(Semi-insulating Silicon Carbide without Vanadium Domination)"인 미국특허 출원번호 제 09/313,802 호에 기술되어 있는 것처럼 제조될 수 있는데, 이 명세서의 기재 내용은 완전히 발표된 것처럼 여기에 참조에 의하여 결합한다. 충분히 높은 레벨의 포인트 결함(point defect)과 충분하게 조화를 이룬 레벨의 p형 및 n형 도펀트를 가지고 있는 실리콘 카바이드 기판을 제공함으로써 이러한 반절연 기판을 제조할 수 있는데, 따라서 이러한 실리콘 카바이드 기판의 저항은 포인트 결함에 의하여 좌우된다. 포인트 결함에 의하여 실리콘 카바이드 기판의 저항이 좌우되게 하는 것은 소스 파우드(source powder)를 가지고 증가된 온도에서 기판을 제조함으로써 달성이 가능한데, 이 소스 파우드는 중금속, 전이 원소(transition element) 또는 다른 깊은 레벨의 트랩핑 원소의 농도는 약 1 ×1016 cm-3 보다 작으며, 바람직하게는 약 1 ×1014 cm-3 보다 작다. 예를 들면, 약 300℃ 에서 약 500℃ 보다 작은 온도 사이에 있는 시드(seed)를 가지고 약 2360℃ 에서 2380℃ 사이의 온도가 이용될 수 있다. 따라서, 반절연 기판은 근본적으로 중금속, 전이 원소 도펀트 또한 바나듐과 같은 깊은 레벨의 트랩핑 원소가 없으며, 따라서 기판의 저항이 그러한 중금속이나 전이 원소에 의하여 좌우되지 않는 것이 바람직하다. 반절연 기판에는 그러한 중금속, 전이 원소 도펀트 또는 깊은 레벨의 트랩핑 원소가 없는 것이 바람직하지만, 반면에 그러한 원소들은 측정이 가능할 정도로 존재할 수도 있는데, 그러한 물질이 존재하는 경우에도 그 물질이 여기에 기술되어 있는 MESFET의 전기적 특성에 본질적으로 영향을 미치지 않는 경우에는, 그러한 기판도 본 발명의 기술적 사상의 범위에 포함된다. 따라서, 여기에서 사용하고 있는 "실질적으로 깊은 레벨의 도펀트가 없다"라는 용어는 본 발명의 실시예에 따른 MESFET의 전기적 특성에 실질적으로 영향을 미치지 않는 중금속, 전이 원소 또는 깊은 레벨의 트랩핑 원소의 농도를 지칭한다. 예를 들면, 중금속, 전이 원소 또는 바나듐과 같은 깊은 레벨의 트랩핑 원소의 농도가 1 ×1017 cm-3 이하인 경우에는 실질적으로 깊은 레벨의 도펀트가 없는 것으로 생각될 수 있다.
도 6b에 도시된 바와 같이, 도 1 내지 도 3을 참조하여 전술한 바와 같이 n형 에피택시층(14)을 p형 에피택시층(13) 상에 형성한다. 마찬가지로 도 6b에 도시된 바와 같이, 기판 및 에피택시층들을 식각하여 격리 메사를 형성하고 그리고 n형 에피택시층(14)을 포함하여 메사 상에 ONO 패시베이션층(60)을 형성한다. ONO 패시베이션층(60)은 도 4를 참조하면서 전술한 바와 같은 방법으로 형성하는 것이 바람직하다.
상기한 바와 같이, 경우에 따라서는 n형 에피택시층(14) 상에 또는 그 일부로서 캡핑층(15)을 형성할 수도 있다. 따라서, 캡핑층을 형성하는 실시예의 경우에는, ONO 패시베이션층(60)을 형성하기 이전에 캡핑층(15)을 형성할 수 있다. 게다가, 이중 리세스를 형성하기 위한 제1 식각 공정은 ONO 패시베이션층(60)을 형성하기에 앞서 수행할 수 있다. 또한, ONO 패시베이션층(60)을 형성하는 공정은 SiC 캡핑층(15) 및 n형 에피택시층(14)의 노출된 부분을 열산화시키고 그 산화물(oxidation)을 제거하기 위하여 습식 식각을 함으로써 수행할 수 있다. 이 공정은 본 발명의 일 실시예로서 싱글 리세스 구조를 형성하기 위하여 후술하는 것과 같이 진행될 것이다.
도 6c에 도시된 바와 같이, ONO 레이어(60)에 개구(opening)를 형성하며 그리고 n형 에피택시층(14)내에 이온을 주입하여 n+ 웰(16 및 18)을 형성하며 그리고 주입된 이온을 활성화시키기 위하여 어닐링을 실시한다. 소스 및 드레인 콘택(20 및 22)을 증착시키도록 니켈을 증착시키며 그리고 오믹 콘택을 형성하도록 어닐링을 한다. 이러한 증착 및 어닐링 공정은 당업자에게 공지되어 있는 종래의 기술을 사용하여 수행할 수 있다. 또한 도 6c에는 전술한 바와 같은 상부층(26 및 28)을 형성하는 것이 도시되어 있다. 이것 역시 당업자가 잘 알고 있는 것처럼, 상부층은 쇼트키 게이트 구조물을 형성하기 전 또는 그 후에 형성할 수가 있다. 사실, 전술한 바와 같이 쇼트키 게이트 구조물이 타이타늄/백금/금의 구조로 된 것이 사 용되는 경우에는, 상부층의 백금 및 금으로 된 부분은 쇼트키 게이트 구조물의 백금 및 금으로 된 부분을 형성하는 단계와 동일한 공정 단계에서 형성할 수가 있다. 따라서, 상부층(26 및 28)을 리세스 또는 게이트 콘택을 형성하기 이전에 형성하는 것으로 도시되어 있지만, 본 발명이 단지 그러한 공정 순서로만 실현이 가능한 것으로 해석되어서는 않된다.
도 6d에는 MESFET의 게이트 구조물에 대하여 리세스를 형성하는 공정이 도시되어 있다. ONO 레이어(60)를 완전히 식각하고 그리고 n형 에피택시층(14)을 식각하여 게이트 구조물에 대한 리세스(100)를 형성할 수 있다. 리세스(100)는 전술한 것과 같은 에칭 공정으로 형성하는 것이 바람직하다. 그 결과, ONO 레이어는 패터닝이 되어 리세스 측벽의 레지 영역(ledge portion, 102)을 제공함으로써 상부가 "T" 모양인 게이트 구조물을 제공한다. 다음으로, 전술한 바와 같이 리세스에 크롬으로 된 레이어(42)가 증착될 수 있는데, 이것은 도 6e에 도시되어 있다. 다음으로 도 6f에 도시된 바와 같이 백금 레이어(44) 및 금 레이어(46)를 증착시킴으로써 게이트 구조물이 완성된다.
도 6g에는 웨이퍼 상에 실리콘 질화막을 형성하는 것이 도시되어 있다. 또한, 도 6g에는 박막화된 기판(10')을 제공하도록 전술한 바와 같이 기판(10)을 박막화시키는 것이 도시되어 있다. 다음으로, 도 6i에 도시된 바와 같이 박막화된 기판(10') 상에 금속층(32)을 형성한다. 또한 소스, 드레인 및 게이트 콘택과 금속으로 만들어진 배선층(미도시)이 연결이 될 수 있도록 실리콘 질화막(110)에 콘택홀을 형성한다.
본 발명과 본 발명의 다른 잇점은 다음의 예를 통하여 보다 더 잘 이해할 수 있을 것이다. MESFET 형성 공정은 다음과 같이 진행된다 : 두께가 0.5㎛이고 도핑된 p형 버퍼층 및 두께가 0.28㎛이고 도핑된 n형 채널층으로 반절연 4H-SiC 웨이퍼 상에 에피택시층을 성장시켰다. 인 이온을 주입하여 소스 및 드레인 n+ 웰 영역을 형성한 다음, 1300℃의 온도에서 1시간 동안 어닐링하여 이를 활성화시키는 공정을 진행하였다. 다음으로, 식각 공정을 진행하여 격리 메사를 형성하고, 계속해서 전술한 바와 같은 방법으로 ONO 패시베이션을 형성하였다. 다음으로, n+ 웰로부터 ONO를 식각하고, Ni를 증발시키며 1050℃에서 어닐링을 실시함으로써 오믹 콘택을 형성하였다. ONO층과 채널 안으로 500Å까지 자기 정렬 리세스 식각을 실시하여 0.7㎛의 게이트를 형성하였다. T-탑(top)을 패터닝하기 위하여 제2 리소그라피 공정을 사용하였으며, 그리고 크롬을 250Å, 백금을 500Å 및 금을 7500Å의 두께로 증발 증착하여 쇼트키 콘택을 형성하였다. 게이트를 형성한 후에는, 350℃에서 PECVD법을 사용하여 실리콘 질화막을 1000Å 증착한다.
도 8에는 전술한 것과 같은 1-mm SiC MESFET에 대한 DC 곡선 그룹(family of DC curve)의 곡선 괘적(tracer plot)이 도시되어 있다. 도 8을 참조하면 알 수 있는 바와 같이, 상기한 MESFET은 출력 컨덕턴스를 감소시켰으며 그리고 200V의 드레인 바이어서까지 뛰어난 핀치-오프 특성을 보여준다. 버퍼층에 선택적으로 도핑을 함으로써 얻을 수 있는 잇점은 도핑 농도 NA < 5 ×1015 cm-3 (도 7)이고 그리고 NA = 9 ×1016 cm-3 (도 8)인 p형 버퍼층으로 제조된 MESFET의 DC I-V 특성을 조사함으로써 가장 잘 알 수 있다. 도 7에 도시된 바와 같이, 도핑이 조금 된 p- 버퍼층을 채용할 경우에는, 드레인 바이어스가 증가함에 따라서 채널 전류가 핀치-오프되는 것을 유지시키기 위하여 여분의 6 내지 8V의 게이트 바이어스가 요구되며, 그리고 출력 컨덕턴스(ΔID /ΔVD )가 높다. 버퍼층에서 도핑 농도를 NA = 9 ×1016 cm-3 까지 증가시킴으로써, 도 8에 도시된 바와 같이 전류를 억류(confinement)하는 것이 보다 양호하게 달성되었다. 출력 컨덕턴스는 3 계수(a factor of 3)가 감소되었으며 그리고 Vds = 200V 에서 소자를 핀치-오프시키는데 요구되는 게이트 전압은 Vds = 100V 에서 요구되는 전압보다 단지 2V가 더 크다. 따라서, MESFET에 의한 이득(gain) 및 효율이 향상될 것이다. 도 8에 도시되어 있는 I-V 곡선을 가진 웨이퍼에 대하여 측정된 MESFET은 도 7에 도시되어 있는 I-V 곡선을 가진 웨이퍼에 대하여 측정된 MESFET과 비교하여 3.5GHz에서 파워 이득이 3db 증가한 것을 보여주었다.
도 9에 도시되어 있는 바와 같이, 채널의 소스가 있는 쪽 상에 형성되어 있는 고농도로 도핑된 p형 버퍼층(12')에 그라운드 콘택(29)을 형성함으로써 본 발명의 실시예에 따라서 제조된 MESFET의 DC 특성이 더 많이 향상된 사실을 알 수 있었다. 이러한 그라운드 콘택(29)으로 인하여, 완전히 공핍화되지 않은 p형 버퍼층을 포함하고 있을 경우에 나타날 수 있는 잠재적인 결점 중의 하나, 즉 이 레이어에 홀 전하(hole charge)를 생성시켜서 저장시키게 되는 결점을 제거할 수 있다. 이렇게 바라지도 않는 홀 전하가 생성되는 것은 홀에 대하여 그라운드로 통로를 제공함으로써 방지할 수 있다. p형 SiC에 접촉하는 고품질의 오믹 콘택을 만드는 것이 어렵기 때문에, 버퍼층(12')에 p+ 웰(17)을 제공하기 위하여, n형 채널을 식각한 다음 알루미늄과 같은 p형 도펀트로 버퍼층에 이온을 주입하고 그리고 약 1550℃ 에서 약 1750℃ 사이의 온도에서 주입된 이온을 활성화시킴으로써 p+ 콘택 웰을 버퍼층에 형성하는 것이 바람직하다. 이러한 p형 콘택은 n형 소스 오믹 콘택(20)에 아무런 장애도 일으키지 않으면서 가능한 한 채널과 가까워야 한다. 공정 단계를 축소하기 위하여 p형 오믹 콘택(29)도 n형 오믹 콘택과 같은 단계에서 형성할 수도 있다. 그것은 또한 p형 물질(material)에 대한 오믹 콘택 저항을 최소화할 수 있도록 의도된 공정을 사용함으로써, 별도의 공정 단계에서 제조할 수도 있다. 그러한 공정의 예가 약 500Å 에서 약 1500Å 사이의 두께로 Ni을 증착하고 그리고 약 550℃ 에서 약 900℃ 사이의 온도에서 콘택에 대하여 급속하게 열적으로 어닐링(rapid thermal anneal)을 실시하는 것이다.
p형 버퍼층의 직렬 저항(series resistance)은 이 층에서의 도핑 농도를 증가시킴으로써 감소시킬 수가 있으나, 이 경우에는 MESFET의 주파수 응답과 브레이크다운 전압 특성에 역효과를 미칠 수가 있다. MESFET의 다른 성능을 희생함이 없이 고농도로 도핑이 된 p형 레이어를 사용함으로써 얻을 수 있는 장점을 이용할 수 있는 방법은, 도 9에 도시된 바와 같이 2개의 레이어를 가진 p형 버퍼층(12')을 형 성하는 것이다. 낮은 저항을 갖는 영역을 제공할 수 있도록 하부층(12'')의 도핑 농도 NA 는 약 5 ×1018 cm-3 보다 크고 그리고 약 0.5 에서 약 2.0㎛ 사이의 두께로 형성하며, 계속해서 FET의 출력 컨덕턴스를 감소시키고 또한 200V를 넘는 전압에서 드레인 전압을 지지할 수 있도록 약 5 ×1016 cm-3 에서 약 5 ×1017 cm-3 의 도핑 농도 NA 로 약 0.75 에서 약 2.0㎛ 사이의 두께로 레이어(12''')를 형성한다. p형 오믹 콘택의 품질은 고농도로 도핑된 하부층(12'')에 이온을 주입하여 p+ 웰을 형성함으로써 더 개선할 수가 있다.
매립된 p형 레이어(12')에 콘택을 결합시키는 본 발명의 실시예에 대해서는 도 9를 참조하면서 기술하였지만, 본 발명이 속하는 기술 분야의 당업자들에게 알 수 있는 것과 같이, p형 에피택시층을 포함하고 있는 본 명세서에 기술되어 있는 어떠한 실시예에서도, p형 콘택이 또한 제공될 수 있다. 따라서, 본 발명은 도 9에 도시되어 있는 실시예에 대해서만 한정되는 것으로 해석되어서는 않된다.
앞에서 간략히 언급한 바와 같이, 본 발명의 바람직한 실시예에 따른 MESFET은 반절연 SiC 기판을 이용한다. 반절연 기판을 만드는 한가지 방법은 컨덕션 밴드에 비하여 아주 깊은 에너지 레벨에서 페르미 레벨을 고정시키기 위하여 의도적으로 깊은 레벨의 도펀트를 격자안으로 결합시키는 것이다. 이러한 깊은 레벨의 도펀트는 소자가 일반적으로 동작하는 상황에서 기판으로 주입이 되는 모든 전자에 대하여 트랩의 중심(trap center)으로서의 역할을 한다. 이러한 트랩과 관련되어 있는 시간 상수가 소자가 동작을 하고 있는 주파수에서보다 훨신 느리기 때문에, 이러한 트랩핑은 마이크로웨이브 MESFET의 성능에 본질적인 영향을 끼칠 수 있고, 그래서 트랩된 전하의 양은 시간이 지남에 따라서 증가하여 트랜지스터의 동작을 변화시킨다.
도 10에는 2차원 몬테-카를로(Monte-Carlo) 시뮬레이션의 결과 나타난 SiC MESFET의 단면 영역(cross-sectional region)에서의 전하 분포가 도시되어 있다. 모델이 된 구조물은 반절연 4H-SiC 기판, 얇은 p- 버퍼층 그리고 ND = 3 ×1017 cm-3 로 도핑되고 두께가 0.25㎛인 n형 채널 영역으로 구성되어 있다. 시뮬레이션 결과를 보면 높은 드레인 바이어서 전압하에서는 소스 및 드레인 영역 사이에 높은 전기장이 존재하기 때문에 아주 많은 양의 전하가 기판 쪽으로 당겨지는 것을 알 수 있다. 이러한 전하는 기판에 트랩될 수 있으며, 그리고 MESFET의 액티브 영역 아래에서 음 전하의 양이 증가함에 따라서, 채널은 뒷면으로부터 공핍화되어서 트랜지스터에서 흐를 수 있는 전류의 양을 감소시킨다.
이러한 백-게이팅 효과(back-gating effect)는 여러 가지 다른 방법으로 MESFET의 동작에 영향을 미칠 수가 있다. 먼저 소자로부터 얻을 수 있는 피크 고주파 파워(peak RF power)는 고주파 드라이브(drive)하에서 얻을 수 있는 피크 전류가 채널 아래에서 트랩이 된 전하에 의하여 감소하기 때문에 소자의 DC 특성으로부터 예상되는 것보다 일반적으로 작다. 두 번째로, 같은 이유로 평균 전류에 대한 피크 전류의 비가 감소하기 때문에, 통상적으로, 그 부품(part)의 효율은 그것 으로부터 기대되는 것 만큼 높지가 않다. 백-게이팅 전하가 축적이 됨에 따라서, 트랩핑 효과는 또한 고주파에서 작동하고 있는 부품의 바이어스 조건을 변화시킬 수가 있다. 도 11에는 실험으로 관찰된 바이어스 이동(bias shift)이 도시되어 있다. 이상적인 MESFET에서는, 고주파 드라이브 하에서 드레인 전류는 단조롭게 증가하다가, 고주파 드라이브를 제거하는 경우에 초기값(quiescent value)으로 되돌아 온다. 깊은 레벨의 트랩이 존재하는 SiC MESFET에서는, 고주파 드라이브가 증가함에 따라서 처음에는 초기값 이하로 내려가는데, 이로 인하여 소자의 동력, 선형성 및 효율을 감소시킨다. 또 다른 문제점은 고주파 파워가 제거되는 경우에는, 드레인 전류는 초기값보다 훨씬 아래로 떨어지며 그리고 초기값을 회복하는데에 몇 분의 시간이 걸릴 수 있다는 것이다. 이러한 문제점은 깊은 레벨의 트랩이 생기는 결과이기 때문에, 회복 시간은 소자를 가열하거나 소자에 빛를 비춤으로써 감소시킬 수가 있다.
도 12에는 MESFET이 펄스 모드에서 작동하는 경우에 관찰된 드레인 전류와 관련된 다른 문제점이 도시되어 있다. 펄스 모드로 작동하는 경우에는, 소자를 가열하는 것을 최소화하기 위하여 고주파 신호가 존재하지 않는 동안에는 소자에 인가되는 바이어스는 제거되며, 그리고 다음 고주파 펄스가 시작하기 바로 앞에 소자에 복구가 된다. 깊은 레벨의 도펀트를 아주 많이(high level) 가지고 있는 반절연 SiC 기판 상에 제조된 MESFET에서, 고주파 펄스 이전에 소자에 의하여 흡수된 전류(drawn current)는 이전 펄스에서의 고주파 드라이브의 양에 영향을 받는다. 이러한 메모리 효과는 전하가 소자내의 어딘가에 저장이 되어 있다는 것을 의미한 다. 도 12에 도시된 바와 같이, (a) 웨이프 형태는 낮은 레벨의 고주파 드라이브하에서의 드레인 전류를 보여주고 있는데, 여기서 고주파 펄스가 가해진 상태(on)에서 전류는 증가한다. (b) 웨이브 형태는 높은 고주파 드라이브하에서 동일한 MESFET을 보여주고 있는데, 여기서 고주파 엔벨롭(RF envelope) 외부에서의 전류는 낮은 고주파 드라이브하에서 전류보다 더 적은데, 이것이 트랩된 전하에 의한 백-게이팅 효과이다. (c) 웨이브 형태는 인가된 고주파 신호 외부에서의 전류가 드라이브 레벨에 독립적인 경우에, 이상적인 웨이프 형태를 보여주고 있다. 반절연 SiC를 형성하기 위하여 일반적으로 사용되는 주요한(dominant) 깊은 레벨의 도펀트인, 바나듐과 같은 물질에 의한 의도적인 도핑을 포함하고 있지 않은 반절연 웨이퍼 상에, 그것이 단일 리세스이든 또는 이중 리세스이든, 리세스된 게이트를 포함하고 있는 본 발명의 실시예에 따른 MESFET를 제조함으로써, 이러한 두 가지 바이어스 이동 현상을 감소시키거나 또는 제거할 수가 있다.
게다가, 웨이퍼 상의 동력 측정치를 비교하여 도시한 도 13 및 도 14를 참조하면 알 수 있는 바와 같이, 소자의 효율은 개선되었다. 도 13 및 도 14에 도시되어 있는 측정치들은 게이트 길이가 0.7㎛인 0.25-mm SiC MESFET에 대하여 3.5GHz에서 측정된 것들이다. 동일하게 파워 밀도 > 5 W/mm로 유지하는 동안에 바나듐이 없는 기판 상에 제조된 MESFET(도 14)은, 바나듐이 도핑된 기판 상에 제조된 MESFET(도 13)이 35%의 효율을 보이는 것과 비교하여, 파워가 가해진 경우에 63%의 효율(power added efficency of 63%)로서 훨씬 향상된 것을 보여주었다. 효율이 이와 같이 향상되게 되는 것은 훨씬 작은 초기 드레인 전류에서 트랜지스터에 바이 어스를 가하고도 여전히 동일한 양의 피크 파워를 얻을 수 있는 능력에 기인한 결과이다.
도면 및 실시예에서는, 본 발명의 바람직한 실시예에 대하여 전형적인 것만을 기술하고 있고 그리고, 특정한 용어가 사용되었지만, 그러한 것들은 단지 일반적이고 설명적인 의미로 사용이 되었지 제한적인 목적으로 사용한 것은 아니며, 본 발명의 기술적인 사상은 후술하는 특허청구범위에 기재가 된다.
본 발명에 의한 트랜지스터는 높은 파워의 부하를 처리해야 하며 고주파 또는 그 이상의 주파수에서 신뢰성있게 작동할 수 있는 응용 장치에 이용할 수 있다. 본 발명에 의한 트랜지스터를 포함하는 응용 장치들은 높은 주파수에서 작동하고 증가된 파워 처리 능력을 보여줄 뿐만이 아니라, 높은 항복 전압을 가지므로 전기적 특성이 우수하고 그리고 열 전도도가 높아서 열을 외부로 용이하게 방출할 수 있다.

Claims (190)

  1. 실리콘 카바이드 기판;
    상기 기판 상의 n형 전도성(conductivity) 실리콘 카바이드로 형성된 n형 에피택시층(epitaxial layer);
    각각 독립적으로 소스 및 드레인을 한정하는 상기 n형 에피택시층 상에 형성된 오믹 콘택(ohmic contact);
    상기 n형 에피택시층 상에 형성된 n형 실리콘 카바이드로 형성된 캡핑층(cap layer)으로서 상기 캡핑층은 상기 캡핑층에 형성된 제1 리세스 및 상기 캡핑층에 있는 상기 제1 리세스 내의 상기 n형 에피택시층에 형성된 제2 리세스를 포함하는 캡핑층; 및
    상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상에 형성된 쇼트키 금속 콘택을 더 포함하며, 상기 n형 에피택시층에 형성된 상기 리세스내의 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에는 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하는 쇼트키 금속 콘택을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  2. 실리콘 카바이드 기판 상에 n형 전도성 실리콘 카바이드로 형성된 n형 레이어;
    상기 n형 레이어 상에 형성되고 그리고 각각 독립적으로 소스 및 드레인을 한정하도록 떨어져서 위치하고 있는 오믹 콘택; 및
    쇼트키 금속 콘택을 제공하도록 상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상에 크롬으로 형성된 영역을 포함하는 금속 반도체 전계 효과 트랜지스터로서, 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하는 금속 반도체 전계 효과 트랜지스터.
  3. 벌크 단결정 실리콘 카바이드 기판;
    상기 기판 상에 n형 전도성 실리콘 카바이드로 형성된 n형 에피택시층;
    각각 독립적으로 소스 및 드레인을 한정하는 상기 n형 에피택시층 상에 형성된 오믹 콘택;
    상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상에 형성된 쇼트키 금속 콘택으로서, 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에는 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하고;
    상기 n형 에피택시층은 상기 n형 레이어 내로 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가진 메사를 형성하며; 그리고
    상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 ONO 패시베이션층을 포함하는 것을 특징으로 금속 반도체 전계 효과 트랜지스터.
  4. 벌크 단결정 실리콘 카바이드 기판;
    상기 기판 상에 n형 전도성 실리콘 카바이드로 형성된 n형 에피택시층;
    상기 기판 및 상기 n형 에피택시층 사이의 선택적으로 도핑된 p형 전도성 실리콘 카바이드로 형성된 p형 에피택시층;
    각각 독립적으로 소스 및 드레인을 한정하는 상기 n형 에피택시층 상에 형성된 오믹 콘택;
    상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상에 형성된 쇼트키 금속 콘택으로서, 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에는 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하고; 그리고
    여기서 상기 p형 에피택시층은,
    상기 기판 상에 형성된 제1 p형 전도성 실리콘 카바이드층; 및
    상기 기판 상에 형성된 제2 p형 전도성 실리콘 카바이드층을 포함하며, 여기서 상기 제1 p형 전도성 실리콘 카바이드층은 상기 제2 p형 전도성 실리콘 카바이드층의 도핑 농도보다 더 높은 도핑 농도를 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 n형 에피택시층 및 상기 캡핑층은 실질적으로 동일한 캐리어 농도를 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  6. 제1항 또는 제5항에 있어서, 상기 n형 에피택시층에 형성되어 있는 상기 리세스는 20nm에서 120nm 사이의 깊이까지 뻗어 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 캡핑층은 1 ×1015 cm-3 에서 5 ×1017 cm-3 사이의 도펀트 레벨(dopant level)을 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 캡핑층은 두께가 50nm에서 300nm 사이인 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  9. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 쇼트키 금속 콘택은 백금 및 금으로 형성된 상부층(overlayer)을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  10. 제1항에 있어서, 상기 쇼트키 금속 콘택은 머쉬룸 게이트(mushroom gate)인 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  11. 제10항에 있어서, 상기 머쉬룸 게이트는 상기 제2 리세스에 대해여 자기 정렬이 되어 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  12. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 기판 및 상기 n형 에피택시층 사이에 형성된 도핑되지 않은(undoped) 실리콘 카바이드 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  13. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 기판 및 상기 n형 에피택시층 사이에 형성된 n형 전도성 실리콘 카바이드 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  14. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 기판은 반절연 실리콘 카바이드를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  15. 제14항에 있어서, 상기 반절연 기판은 상기 기판의 저항(resistivity)을 좌우하는(dominate) 레벨보다 낮은 정도로 깊은 레벨의 도펀트(deep level dopant)를 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  16. 제14항에 있어서, 상기 반절연 실리콘 카바이드 기판은 중금속, 전이 원소 및 깊은 레벨의 트랩핑 원소(deep level trapping element)를 1 ×1016 cm-3 보다 적게 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  17. 제14항에 있어서, 상기 반절연 실리콘 카바이드 기판은 중금속, 전이 원소 및 깊은 레벨의 트랩핑 원소를 1 ×1014 cm-3 보다 적게 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  18. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 오믹 콘택은 상기 n형 에피택시층 바로 위에 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  19. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 n형 에피택시층과 상기 오믹 콘택 사이에 형성된 n+ 실리콘 카바이드 영역을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  20. 제18항에 있어서, 상기 오믹 콘택은 상기 n형 에피택시층 바로 위에 있는 니켈 콘택을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  21. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 오믹 콘택 및 상기 쇼트키 메탈 콘택 상에 형성된 상부층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  22. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 n형 에피택시층은 상기 n형 레이어를 지나 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가지고 있는 메사(mesa)를 형성하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  23. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 기판 및 상기 n형 에피택시층 사이에 형성된 p형 실리콘 카바이드 버퍼층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  24. 제4항에 있어서, 상기 p형 에피택시층의 캐리어 농도는 3 ×1016 에서 5 ×1016 cm-3 사이인 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  25. 제4항에 있어서, 상기 n형 에피택시층 및 p형 에피택시층은 상기 n형 레이어로부터 상기 p형 레이어의 내부까지 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가지고 있는 메사(mesa)를 형성하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  26. 제22항에 있어서, 상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 상기 측벽은 상기 기판안으로 뻗어 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  27. 제22항에 있어서, 상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  28. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 n형 레이어와 대향하는 상기 기판 상에 형성된 금속층(metallization)을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  29. 제28항에 있어서, 상기 금속층은 AuGe의 공정(eutectic) 합금으로 된 상부층으로 코팅되어 있는 타이타늄, 백금 및 금의 레이어들을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  30. 제1항, 제2항 또는 제3항에 있어서, 상기 기판 및 상기 n형 에피택시층 사이에 형성된 도핑되지 않은(undoped) 실리콘 카바이드 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  31. 제23항에 있어서, 상기 p형 버퍼층과 접촉하는 오믹 콘택을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  32. 제31항에 있어서, 상기 p형 버퍼층에 형성된 p+ 실리콘 카바이드의 웰 영역(well region)을 더 포함하며, 여기서 상기 오믹 콘택은 상기 p+ 웰 영역 상에 형성이 되어 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  33. 제32항에 있어서, 상기 p형 에피택시층은,
    제1 p형 에피택시층; 및
    제2 p형 에피택시층을 포함하며, 여기서 상기 제1 p형 에피택시층은 상기 제2 p형 에피택시층의 도핑 농도(doping concentration)보다 더 높은 도핑 농도를 가지고 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  34. 깊은 레벨의 도펀트(deep level dopant)를 실질적으로 포함하고 있지 않은 반절연 실리콘 카바이드 기판;
    상기 반절연 실리콘 카바이드 기판 상에 실리콘 카바이드로 형성된 버퍼층;
    상기 버퍼층 상에 형성된 n형 에피택시층;
    각각 독립적으로 소스 및 드레인을 한정하고 상기 n형 에피택시층 상에 형성된 오믹 콘택;
    상기 n형 에피택시층 상에 형성된 캡핑층(cap layer)으로서 상기 소스 및 드레인 콘택 사이의 상기 캡핑층에 형성된 제1 리세스 및 상기 제1 리세스 내의 상기 n형 에피택시층에 형성된 제2 리세스;
    상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상에 형성된 쇼트키 금속 콘택으로서, 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에는 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하며, 여기에서 상기 쇼트기 금속 콘택은 상기 제2 리세스에 형성되어 있는 상기 n형 에피택시층 상에 크롬으로 형성된 레이어(layer)를 포함하는 상기 쇼트키 금속 콘택;
    여기에서 상기 n형 에피택시층은 상기 n형 레이어 내로 뻗어 있으며 상기 트랜지스터의 외각(periphery)을 한정하는 측벽을 가진 메사(mesa)를 형성하며; 그리고
    상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 ONO 패시베이션층을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  35. 제34항에 있어서, 상기 버퍼층은 상기 기판 및 상기 n형 에피택시층 사이에 선택적으로 도핑된 p형 전도성 실리콘 카바이드로 형성된 p형 에피택시층을 포함하고, 그리고 상기 p형 전도성 실리콘 카바이드의 캐리어 농도는 1 ×1016 에서 1 ×1017 cm-3 사이인 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  36. 제34항에 있어서, 상기 버퍼층은 도핑되지 않은 실리콘 카바이드를 포함하는것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  37. 단결정 실리콘 카바이드 기판 상에 선택적으로 도핑된 p형 전도성 실리콘 카바이드로 p형 에피택시층을 형성하는 단계로서, 상기 p형 전도성 실리콘 카바이드의 캐리어 농도는 1 ×1016 에서 1 ×1017 cm-3 사이인 단계;
    상기 p형 에피택시층 상에 n형 전도성 실리콘 카바이드로 n형 에피택시층을 형성하는 단계로서, 상기 n형 에피택시층은 상기 n형 레이어 내에 뻗어 있으며 트랜지스터의 외각(periphery)을 한정하는 측벽을 가진 메사(mesa)를 형성하는 단계;
    각각 독립적으로 소스 및 드레인을 한정하는 오믹 콘택을 상기 n형 에피택시층 상에 형성하는 단계;
    상기 n형 에피택시층 상에 상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 쇼트키 금속 콘택을 형성하는 단계; 및
    상기 메사의 상기 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 ONO 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  38. 제37항에 있어서, 메사를 형성하도록 상기 n형 에피택시층 및 p형 에피택시층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  39. 제37항에 있어서, 오믹 콘택을 형성하는 단계 및 상기 쇼트키 게이트 콘택을 형성하는 단계 이전에,
    메사를 형성하도록 상기 n형 에피택시층 및 상기 p형 에피택시층을 식각하는 단계; 및
    상기 메사의 노출된 표면에 ONO 패시베이션층을 형성하는 단계를 실시하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  40. 제39항에 있어서, 상기 ONO 패시베이션층을 형성하는 단계는,
    상기 기판, p형 에피택시층 및 n형 에피택시층의 노출된 부분을 수소 분위기에서 고온으로 어닐링하는 단계;
    상기 기판, p형 에피택시층 및 n형 에피택시층의 상기 노출된 부분 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막을 아르곤 어닐링하는 단계;
    상기 실리콘 산화막을 산화시키는 단계;
    상기 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계; 및
    상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  41. 제40항에 있어서, 상기 고온으로 어닐링하는 단계는 900℃ 보다 높은 온도에서 15분에서 2시간 동안 수행하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  42. 제40항에 있어서, 상기 아르곤 어닐링 단계는 약 1200℃의 온도에서 약 1시간 동안 수행하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  43. 제40항에 있어서, 상기 실리콘 산화막을 형성하는 단계는 50 에서 500Å 사이의 두께로 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  44. 제40항에 있어서, 상기 실리콘 산화막을 형성하는 단계는 약 1200℃의 온도에서 건식 산화 공정(dry oxide process)으로 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  45. 제40항에 있어서, 상기 실리콘 산화막을 산화시키는 단계는 약 950℃의 온도에서 약 180분 동안 습식 분위기에서 상기 실리콘 산화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  46. 제40항에 있어서, 상기 실리콘 질화막을 형성하는 단계는 약 200 에서 약 2000Å 사이의 두께로 실리콘 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  47. 제40항에 있어서, 상기 실리콘 질화막을 증착하는 단계는 화학 기상 증착법으로 실리콘 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  48. 제40항에 있어서, 상기 실리콘 질화막을 산화시키는 단계는 약 950℃의 온도에서 약 180분 동안 습식 분위기에서 상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  49. 제40항에 있어서, 상기 실리콘 질화막을 산화시키는 단계는 두께가 20 에서 200Å 사이인 산화막을 제공하도록 상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  50. 제40항에 있어서, 상기 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계 이전에 NO 분위기에서 상기 산화된 실리콘 산화막을 어닐링하는 단계가 실시되는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  51. 제37항에 있어서, 상기 n형 에피택시층에 게이트 리세스를 형성하는 단계를 더 포함하고, 그리고 상기 쇼트키 게이트 콘택을 형성하는 단계는 상기 게이트 리세스에 쇼트키 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  52. 제51항에 있어서,
    상기 n형 에피택시층에 게이트 리세스를 제공하도록 상기 ONO 패시베이션층을 통과하여 그리고 상기 n형 에피택시층까지 식각하는 단계를 더 포함하고; 그리고
    상기 쇼트기 게이트 콘택을 형성하는 단계는 상기 ONO 패시베이션층을 마스크로 이용하여 상기 게이트 리세스에 쇼트키 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  53. 제52항에 있어서, 상기 ONO 패시베이션층을 통과하여 에칭하는 단계 이후에, 게이트 리세스를 위한 상기 ONO 패시베이션층의 개구 측벽에 레지(ledge)를 제공하도록 상기 ONO 패시베이션층을 패터닝하는 단계; 그리고
    상기 게이트 리세스에 상기 쇼트키 게이트 콘택을 형성하는 단계는 상기 게이트 리세스 내에 그리고 상기 ONO 페시베이션층의 상기 측벽 및 레지 상에 머쉬룸 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  54. 제52항에 있어서, 상기 ONO 패시베이션층을 통과하여 에칭하는 단계는 전자 사이클로트론 공명(Electron Cyclotron Resonsnce) 그리고 유도 결합 플라즈마(Inductively Coupled Plasma) 중에서 적어도 하나의 공정을 이용하여 수행하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  55. 제51항에 있어서, 상기 게이트 리세스를 형성하는 단계 이전에,
    상기 n형 에피택시층 상에 실리콘 카바이드로 캡핑층(cap layer)을 형성하는 단계;
    제1 리세스를 제공하도록 상기 캡핑층을 통과하여 식각하는 단계;
    여기에서 상기 ONO 패시베이션층을 형성하는 단계는 상기 캡핑층 상에 ONO 패시베이션층을 형성하는 단계를 포함하고;
    상기 n형 에피택시층에 제2 리세스를 제공하도록 상기 ONO 패시베이션층을 통과하여 식각하고 그리고 상기 n형 에피택시층까지 식각하는 단계로서, 상기 제2 리세스는 상기 제1 리세스 내에 있으며; 그리고
    상기 쇼트키 게이트 콘택을 형성하는 단계는 상기 ONO 패시베이션층을 마스크로 이용하여 상기 제2 리세스에 쇼트키 게이트 콘택을 형성하는 단계를 수행하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  56. 제37항에 있어서, 소스 및 드레인 영역을 제공하도록 상기 n형 에피택시층에 이온을 주입하여 n+ 웰 영역을 형성하는 단계를 더 포함하고 그리고 상기 오믹 콘택을 형성하는 단계는 상기 n+ 웰 영역 상에 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  57. 제37항에 있어서,
    상기 기판을 얇게 하는 단계; 및
    상기 p형 에피택시층과 대향하는 상기 기판 상에 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  58. 제57항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 p형 에피택시층과 대향하는 상기 기판 상에 타이타늄 레이어를 형성하는 단계;
    상기 타이타늄막 상에 백금 레이어를 형성하는 단계; 및
    상기 백금막 상에 금으로 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  59. 제57항에 있어서, 상기 금으로 된 레이어 상에 AuGe의 공정(eutectic) 합금으로 된 레이어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  60. 메사로 완결된(mesa terminated) 실리콘 카바이드 전계 효과 트랜지스터의 노출된 표면 상에 ONO 패시베이션층을 형성하는 단계;
    상기 ONO 패시베이션층에 게이트 윈도우(gate window)를 형성하는 단계;
    상기 메사로 완결된 실리콘 카바이드 트랜지스터의 채널층에 게이트 리세스를 형성하는 단계; 및
    상기 채널층의 상기 게이트 리세스에 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 전계 효과 트랜지스터의 게이트 구조물 제조방법.
  61. 제60항에 있어서, 상기 ONO 패시베이션층을 형성하는 단계는,
    상기 기판, p형 에피택시층 및 n형 에피택시층의 노출된 부분을 수소 분위기에서 고온으로 어닐링하는 단계;
    상기 기판, p형 에피택시층 및 n형 에피택시층의 상기 노출된 부분 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막을 아르곤 어닐링하는 단계;
    상기 실리콘 산화막을 산화시키는 단계;
    상기 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계; 및
    상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  62. 제61항에 있어서, 상기 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계 이전에 NO 분위기에서 상기 산화된 실리콘 산화막을 어닐링하는 단계를 실시하는 것을 특징으로 하는 게이트 구조물 제조방법.
  63. 제61항에 있어서, 상기 고온 어닐링 단계는 900℃ 보다 높은 온도에서 15분에서 2시간 동안 수행하는 것을 특징으로 하는 게이트 구조물 제조방법.
  64. 제61항에 있어서, 상기 아르곤 어닐링 단계는 약 1200℃의 온도에서 약 1시간 동안 수행하는 것을 특징으로 하는 게이트 구조물 제조방법.
  65. 제61항에 있어서, 상기 실리콘 산화막을 형성하는 단계는 50에서 500Å 사이의 두께로 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  66. 제61항에 있어서, 상기 실리콘 산화막을 형성하는 단계는 약 1200℃의 온도에서 건식 산화 공정(dry oxide process)으로 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  67. 제61항에 있어서, 상기 실리콘 산화막을 산화시키는 단계는 약 950℃의 온도에서 약 180분 동안 습식 분위기에서 상기 실리콘 산화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  68. 제61항에 있어서, 상기 실리콘 질화막을 증착하는 단계는 200에서 2000Å 사이의 두께로 실리콘 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  69. 제61항에 있어서, 상기 실리콘 질화막을 증착하는 단계는 화학 기상 증착법으로 실리콘 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  70. 제61항에 있어서, 상기 실리콘 질화막을 산화시키는 단계는 약 950℃의 온도에서 약 180분 동안 습식 분위기에서 상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  71. 제61항에 있어서, 상기 실리콘 질화막을 산화시키는 단계는 두께가 20에서 200Å 사이인 산화막을 제공하도록 상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  72. 제60항에 있어서, 게이트 콘택을 형성하는 단계는 상기 ONO 패시베이션층을 마스크로 이용하여 상기 게이트 리세스에 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  73. 제72항에 있어서, 상기 게이트 리세스을 형성하기 위한 상기 ONO 패시베이션층의 개구의 측벽에 레지를 제공하도록 상기 ONO 패시베이션층을 패터닝하는 단계를 더 포함하고; 그리고
    상기 게이트 리세스에 게이트 콘택을 형성하는 단계는 상기 게이트 리세스내에 그리고 상기 ONO 패시베이션층의 상기 측벽 및 레지 상에 머쉬룸 게이트 구조물를 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조방법.
  74. 제60항에 있어서, 상기 게이트 윈도우 형성 및 게이트 리세스를 형성하는 단계는 전자 사이클로트론 공명(Electron Cyclotron Resonsnce) 식각 그리고 유도 결합 플라즈마(Inductively Coupled Plasma) 식각중에서 적어도 하나의 식각 공정을 이용하여 상기 ONO 패시베이션 층을 지나서 상기 채널층까지 식각함으로써 수행하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  75. 실리콘 카바이드 기판 상에 n형 전도성 실리콘 카바이드로 n형 에피택시층을 형성하는 단계;
    상기 n형 에피택시층 상에 각각 독립적으로 소스 및 드레인을 한정하는 오믹 콘택을 형성하는 단계;
    상기 n형 에피택시층 상에 n형 실리콘 카바이드로 캡핑층을 형성하는 단계;
    상기 캡핑층에 제1 리세스를 형성하는 단계;
    상기 n형 에피택시층에 제2 리세스를 형성하는 단계로서, 여기에서 상기 n형 에피택시층에 있는 리세스는 상기 캡핑층에 있는 상기 제1 리세스내에 있고; 그리고
    상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상에 쇼트키 금속 콘택을 형성하는 단계를 포함하는 금속 반도체 전계 효과 트랜지스터 제조방법으로서, 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에는 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하는데 여기서 상기 쇼트키 금속 콘택은 상기 n형 에피택시층에 형성되어 있는 상기 리세스내에 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  76. 제75항에 있어서, 상기 n형 에피택시층을 형성하는 단계 및 상기 캡핑층을 형성하는 단계는 단일 성장 단계(single growth step)에서 상기 n형 에피택시층 및 상기 캡핑층을 에피택셜하게 성장시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  77. 제76항에 있어서, 상기 단일 성장 단계에서 n형 도펀트의 농도는 상기 캡핑층을 성장시키기 위하여 변하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  78. 제75항에 있어서, 상기 캡핑층에서 제1 리세스를 형성하는 단계는 상기 제1 리세스를 형성하기 위하여 상기 캡핑층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  79. 제76항에 있어서,
    상기 캡핑층 및 상기 n형 에피택시층에 걸쳐서 뻗어 있는 측벽을 가지는 메사를 형성하는 단계; 그리고
    상기 제1 리세스를 형성하기 위하여 상기 캡핑층을 패터닝하는 단계 이후에,
    상기 메사 및 상기 제1 리세스의 노출된 표면 상에 ONO 패시베이션층을 형성하는 단계;
    상기 ONO 패시베이션층에, 상기 제1 리세스 내에 있도록 게이트 윈도우를 형성하는 단계;
    n형 에피택시층에 상기 제2 리세스를 형성하는 단계; 및
    상기 제2 리세스에 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  80. 제79항에 있어서, 상기 ONO 패시베이션층을 형성하는 단계는,
    상기 기판, p형 에피택시층 및 n형 에피택시층의 노출된 부분을 수소 분위기에서 고온으로 어닐링하는 단계;
    상기 기판, p형 에피택시층 및 n형 에피택시층의 상기 노출된 부분 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막을 아르곤 어닐링 하는 단계;
    상기 실리콘 산화막을 산화시키는 단계;
    상기 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계; 및
    상기 실리콘 질화막을 산화시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  81. 제80항에 있어서, 상기 산화된 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계 이전에 NO 분위기에서 상기 산화된 실리콘 산화막을 어닐링하는 단계가 실시되는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  82. 제79항에 있어서, 상기 게이트 콘택을 형성하는 단계는 상기 ONO 패시베이션층을 마스크로 이용하여 상기 제2 리세스에 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  83. 제82항에 있어서, 상기 제2 리세스에 게이트 콘택을 형성하는 단계는 상기 제2 리세스에 머쉬룸 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  84. 제79항에 있어서, 상기 게이트 윈도우를 형성하는 단계 및 게이트 리세스를 형성하는 단계는 전자 싸이클로트론 공명(Electron Cyclotron Resonsnce) 식각 그리고 유도 결합 플라즈마(Inductively Coupled Plasma) 식각 중에서 적어도 하나의 식각 공정을 이용하여 상기 ONO 패시베이션층을 지나 상기 n형 에피택시층까지 식각함으로써 수행하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  85. 제75항에 있어서, 상기 기판을 형성하는 단계는 깊은 레벨(deep-level)의 도펀트가 실질적으로 없는 반절연 실리콘 카바이드 기판을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  86. 제75항에 있어서, 상기 기판 및 상기 n형 에피택시층 사이에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  87. 제86항에 있어서, 상기 버퍼층을 형성하는 단계는 도핑되지 않은 실리콘 카바이드 에피택시층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  88. 제86항에 있어서, 상기 버퍼층을 형성하는 단계는 n형 실리콘 카바이드 에피택시층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  89. 제86항에 있어서, 상기 버퍼층을 형성하는 단계는 p형 실리콘 카바이드 에피택시층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  90. 제87항에 있어서, 상기 p형 에피택시층을 형성하는 단계는,
    상기 기판 상에 제1 p형 에피택시층을 형성하는 단계; 및
    상기 제1 p형 에피택시층 상에 제2 p형 에피택시층을 형성하는 단계를 포함하며, 그리고 상기 제2 p형 에피택시층은 상기 제1 p형 에피택시층보다 도펀트의 농도가 낮은 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  91. 제89항에 있어서, 상기 p형 에피택시층에 오믹 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  92. 제91항에 있어서, 상기 p형 에피택시층보다 캐리어의 농도가 더 높은 p형 전도성 실리콘 카바이드 영역을 제공하도록 상기 p형 에피택시층에 p형 도펀트를 주입하는 단계를 더 포함하고; 그리고
    상기 오믹 콘택을 형성하는 단계는 상기 도펀트가 주입된 영역 상에 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  93. 제91항에 있어서, 상기 오믹 콘택을 형성하는 단계는,
    상기 금속 반도체 전계 효과 트랜지스터(MESFET)의 소스 영역과 인접한 영역에 상기 캡핑층 및 상기 n형 에피택시층을 통과하여 식각함으로써 그라운드 콘택 윈도우를 에칭하는 단계; 및
    상기 그라운드 콘택 윈도우에 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터의 제조방법.
  94. 제23항에 있어서, 상기 p형 에피택시층의 캐리어 농도는 3×1016에서 5×1016 cm-3 사이인 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  95. 제23항에 있어서, 상기 n형 에피택시층 및 p형 에피택시층은 상기 n형 레이어로부터 상기 p형 레이어의 내부까지 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가지고 있는 메사(mesa)를 형성하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  96. 제25항에 있어서, 상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 상기 측벽은 상기 기판안으로 뻗어 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  97. 제95항에 있어서, 상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 상기 측벽은 상기 기판안으로 뻗어 있는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  98. 제25항에 있어서, 상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  99. 제95항에 있어서, 상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  100. 제96항에 있어서, 상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  101. 제97항에 있어서, 상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  102. 제26항에 있어서, 상기 메사의 측벽 및 상기 n형 에피택시층의 노출된 부분 상에 형성된 패시베이션층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
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