JP5758796B2 - ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法 - Google Patents

ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法 Download PDF

Info

Publication number
JP5758796B2
JP5758796B2 JP2011284024A JP2011284024A JP5758796B2 JP 5758796 B2 JP5758796 B2 JP 5758796B2 JP 2011284024 A JP2011284024 A JP 2011284024A JP 2011284024 A JP2011284024 A JP 2011284024A JP 5758796 B2 JP5758796 B2 JP 5758796B2
Authority
JP
Japan
Prior art keywords
source
region
conductivity type
channel layer
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2011284024A
Other languages
English (en)
Other versions
JP2012080123A5 (ja
JP2012080123A (ja
Inventor
スリラム サプタリッシュ
スリラム サプタリッシュ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2012080123A publication Critical patent/JP2012080123A/ja
Publication of JP2012080123A5 publication Critical patent/JP2012080123A5/ja
Application granted granted Critical
Publication of JP5758796B2 publication Critical patent/JP5758796B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

本発明は、ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法に関し、より詳細には、微小電子デバイス、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）及びその作製方法に関する。
なお、本発明は、米国海軍省の契約番号第Ｎ３９９９７−９９−Ｃ−３７６１号の助成契約の少なくとも部分的な助成の基でなされた。米国政府は、本発明に何らかの権利を有することができる。
無線周波数（５００ＭＨｚ）、Ｓ−バンド（３ＧＨｚ）、及びＸ−バンド（１０ＧＨｚ）などの高周波で動作しつつ、ハイパワー（＞２０ワット）の処理能力を必要とする電気回路が、近年より普及してきた。ハイパワーの高周波回路が増加したため、これに対応して、よりハイパワーの負荷の処理能力を維持したまま無線周波数以上で高い信頼性で動作することができるトランジスタの需要が増大してきた。従来は、バイポーラトランジスタ及び金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）がハイパワー用途に使用されてきたが、このようなデバイスのパワー処理能力は、動作周波数が高くなると限定されてくることがある。通常、接合型電界効果トランジスタ（ＪＦＥＴ）が高周波用途に使用されるが、従来知られているＪＦＥＴのパワー処理能力もやはり限界がある。
近年、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が高周波用途に開発されてきた。このＭＥＳＦＥＴの構造は、多数キャリアのみが電流を運ぶので高周波用途に好ましい。このＭＥＳＦＥＴの設計は、ゲート容量が小さいことによりゲート入力のスイッチング時間をより速くすることができるので、最近のＭＯＳＦＥＴの設計より好ましい可能性がある。したがって、あらゆる電界効果トランジスタは、電流を運ぶのに多数キャリアのみを使用するが、ＭＥＳＦＥＴのショトッキゲート構造により、ＭＥＳＦＥＴは高周波用途により望ましいものとなる。
構造のタイプに加えて、トランジスタが形成される半導体材料の特性も、おそらくより根本的に動作パラメータに影響を及ぼす。トランジスタの動作パラメータに影響する特性のうちで、電子移動度、飽和電子ドリフト速度（ｓｕｔｕｒａｔｅｄ ｅｌｅｃｔｒｏｎ ｄｒｉｆｔ ｖｅｌｏｃｉｔｙ）、絶縁破壊電界（ｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ ｆｉｅｌｄ）、及び熱伝導度がトランジスタの高周波ハイパワー特性に最大の影響を及ぼす可能性がある。
電子移動度は、電場の存在下その飽和速度まで電子が如何に速く加速されるかの速度である。従来は、電子移動度の高い半導体材料が好まれた。というのは、より少ない電場でより多くの電流を生み出すことができ、その結果、電場が印加されたとき応答時間がより速くなるからである。飽和電子ドリフト速度は、電子が半導体材料中で得ることができる最大速度である。飽和電子ドリフト速度がより速い材料は、高周波用途に好ましい。というのは、速度が速いことはより短時間でソースからドレインへ到達することだからである。
絶縁破壊電界とは、ショトッキ接合の絶縁破壊が生じ、デバイスのゲートを通過する電流が突然増大する電界である。絶縁破壊電界が高い材料は、ハイパワー、高周波数トランジスタに好ましい。というのは、一般的に、より高い電界を所与の材料寸法によって支持することができるからである。低電界よりも高電界による方がより速く電子を加速することができるので、高電界はより速い過渡現象（ｔｒａｎｓｉｅｎｔ）を可能にする。
熱伝導率は半導体材料の放熱能力である。典型的な動作では、すべてのトランジスタは熱を発生する。ハイパワー、高周波トランジスタは、通常、小信号トランジスタより多い熱量を発生する。温度が増大するにつれてキャリア移動度が低下するので、半導体材料の温度が上昇するにつれて、接合の漏れ電流が一般的に増大し、電界効果トランジスタを通る電流が一般的に減少する。したがって、半導体から熱が放散された場合、この材料はより低い温度のままとなり、小さい漏れ電流で大電流を運ぶことができる。
従来、高周波ＭＥＳＦＥＴは、その電子移動度の高さ故に、ガリウムヒ素（ＧｓＡｓ）などのｎ型ＩＩＩ−Ｖ化合物で製造されてきた。これらのデバイスは、動作周波数を増大させ、電力処理能力をほどほどに向上させたが、これらの材料は比較的絶縁破壊電圧が低く、熱伝導度が低いのでハイパワー用途への有用性が制限される。
炭化ケイ素（ＳｉＣ）は、長年、シリコン（Ｓｉ）又はＧａＡｓから製造したデバイスより高温、ハイパワー、及び高周波で動作できる電子デバイスの製造を理論的には可能にするはずの優れた物理的電子的特性を持つことが知られていた。約４×１０６Ｖ／ｃｍの高い絶縁破壊電界、約２．０×１０７ｃｍ／ｓｅｃの高い飽和電子ドリフト速度、及び、約４．９Ｗ／ｃｍ−Ｋの高い熱伝導度は、ＳｉＣが高周波、ハイパワー用途に適しているはずであることを示唆している。残念なことに、製造上の困難の故に、高周波、ハイパワー用途へのＳｉＣの有用性が制限されてきた。
シリコン基板上に製造された炭化ケイ素のチャネル層を備えるＭＥＳＦＥＴが製造されている（Ｓｕｚｕｋｉらの特許文献１、Ｋｏｎｄｏｈらの特許文献２参照）。ＭＥＳＦＥＴの半導体層はエピタキシャルなので、各エピタキシャル層がその上に成長される層は、デバイス性能に影響を及ぼす。すなわち、Ｓｉ基板上に成長したＳｉＣエピタキシャル層は、異なる基板上に成長したＳｉＣエピタキシャル層と異なる電気的、熱的特性を有する。特許文献１及び特許文献２に記載されたＳｉ基板上のＳｉＣデバイスは、改善した熱特性を示すこともあったが、Ｓｉ基板を使用すると一般的にこのようなデバイスの放熱能力が制限される。Ｓｉ上へのＳｉＣの成長は、エピタキシャル層中に欠陥をもたらし、この欠陥はデバイスが動作するとき漏れ電流を大きくする。
ＳｉＣ基板を用いる他のＭＥＳＦＥＴも開発されている。その開示の全体が本明細書に参照により組み込まれている１９９０年７月１９日に出願され、現在は放棄されている、特許文献３には、Ｓｉ基板上に成長したＳｉＣのエピタキシャル層を備えるＳｉＣ ＭＥＳＦＥＴが記載されている。これらのデバイスは、ＳｉＣ基板上に成長させたエピタキシャル層の結晶品質が向上しているので従来のデバイスより向上した熱特性を示す。しかし、ハイパワー、高周波数を得るために、ＳｉＣの低電子移動度の制約の克服が必要なことがある。
同様に、本発明の譲受人に譲渡されたＰａｌｍｏｕｒの特許文献４には、ＳｉＣのｎ領域上、及び、基板とチャネルがその中に形成されたｎ型層との間の低濃度にドープされた任意選択のエピタキシャル層のｎ領域上に形成されたソース及びドレインを備えるＳｉＣ ＭＥＳＦＥＴが記載されている。Ｓｒｉｒａｍらの特許文献５にも、ＳｉＣ ＭＥＳＦＥＴ及び高周波動作の場合ＭＥＳＦＥＴの性能を低下させることがある「表面効果」を克服するものとしての構造が記載されている。スピラム（Ｓｒｉｒａｍ）らは、ｎソース及びドレインコンタクト領域ならびにｐ型バッファ層を使用するＳｉＣ ＭＥＳＦＥＴも記載している。
さらに、従来のＳｉＣ ＦＥＴ構造は、同一の導電型の低濃度にドープされた領域によってゲートからずらされた高濃度にドープされた極薄チャネル（デルタドープチャネル）を使用して、ＦＥＴの全動作範囲、すなわち、完全に開放されたチャネルからピンチオフ電圧近くまでの間に一定の特性を提供することができた。デルタドープチャネルは、非特許文献１及び非特許文献２に詳細に記載されている。しかし、ＳｉＣ ＭＥＳＦＥＴにおいてさらなる改善を図ることができる。
米国特許第４，７６２，８０６号明細書 米国特許第４，７５７，０２８号明細書 米国特許出願第０７／５４０，４８８号明細書 米国特許第５，２７０，５５４号明細書 米国特許第５，９２５，８９５号明細書 米国特許出願第１０／１３６，４５６号明細書 米国特許第６，２１８，６８０号明細書 米国特許出願第０９／５６７，７１７号明細書
Yokogawa et al., "Electronic Properties of Nitrogen Delta-Doped Silicon Carbide Layers", MRS Fall Symposium (2000) Konstantinov et al., "Investigation of Lo-Hi-Lo and Delta Doped Silicon Carbide Structure", MRS Fall Symposium (2000)
例えば、ＳｉＣ ＭＥＳＦＥＴを高効率、ハイパワー、高線形性の無線周波数（ＲＦ）用途に使用する場合、その絶縁破壊電界が高く漏れ電流が低いことは重要なことがある。高い絶縁破壊電圧をもたらすために、バナジウムドープ半絶縁ＳｉＣなどの高度に補償された基板を備えるデバイスが提供されてきた。一般的に、これらのデバイスは適切な絶縁破壊電圧ならびに低い漏れ電流をもたらすが、基板中の望まないトラップ効果のためデバイス性能を犠牲にすることがある。さらに、ＦＥＴのチャネルの下の高濃度にドープされたｐ型層を備えるデバイスが提供され、良好に電子を閉じ込め、漏れ電流を低くすることに成功した。しかし、一般的に、これらのデバイスはデバイスのＲＦ性能を劣化させる過剰な寄生現象を含んでいる。したがって、現在のＳｉＣ ＦＥＴデバイスに関して、それらがデバイスの他の動作特性を犠牲にすることなく向上した絶縁破壊電圧を提供することができるような改善を図ることができる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ソース領域の下にｐ型埋込み層を備えたトランジスタ、具体的には、金属半導体電界効果トランジスタ及びその作製方法を提供することにある。
本発明の各実施形態は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを提供する。ＭＥＳＦＥＴの単位セルは、ソース、ドレイン、及びゲートを備えるＭＥＳＦＥＴを含んでいる。ゲートは、ソース及びドレインの間及びｎ導電型チャネル層上に設けられている。ｐ導電型領域は、ソースの下に設けられ、ドレインに向かって延びる端部を備えている。このｐ導電型領域は、ｎ導電型チャネル層から隔てられソースと電気的に結合している。
本発明のいくつかの実施形態では、ゲートがｎ導電型チャネル層の内部に延びることができる。このゲートは、第１側壁及び第２側壁を備えている。ゲートの第１側壁は、ゲートのソース側に付随することができ、ゲートの第２側壁は、ゲートのドレイン側に付随することができる。このｐ導電型領域は、ソースの下からゲートの第１側壁まで延びてもよいがゲートの第１側壁を越えて延びることはできず、あるいはソースの下からゲートの第２側壁まで延びてもよいがゲートの第２側壁を越えて延びることはできず、あるいはソースの下からゲートの第１側壁と第２側壁の間に延びてもよい。いくつかの実施形態では、ｐ導電型領域は、ソースの下から第１側壁のソース側上で第１側壁の内側約０．１〜約０．３μｍまで延びている。いくつかの実施形態では、ｐ導電型領域は、ソースコンタクト及び／又はソース注入領域の下から延びているが、ドレインコンタクトの下までは延びていない。また、このｐ導電型領域は、ソースコンタクト及び／又はソース注入領域の下から延びることもあるが、ドレイン注入領域の下までは延びていない。
本発明の他の実施形態では、ＭＥＳＦＥＴはＳｉＣ基板を備える（ＳｉＣ）ＭＥＳＦＥＴである。ｐ導電型領域は、ＳｉＣ基板上に設けることができる。いくつかの実施形態では、ｐ導電型領域がＳｉＣ基板中にある。ｎ導電型チャネル層はｎ導電型ＳｉＣを含むことができ、また、ｐ導電型領域はｐ導電型ＳｉＣを含むことができる。
本発明の他の実施形態では、ｐ導電型領域は、約１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３までのキャリア濃度を持つことができる。ｎ導電型チャネル層は、第１のｎ導電型チャネル層及び第２のｎ導電型チャネル層を備えることができる。第１のｎ導電型チャネル層のキャリア濃度は、約３×１０１７ｃｍ−３でよく、第２のｎ導電型チャネル層のキャリア濃度は、約１×１０１６ｃｍ−３のキャリア濃度でよい。第１のｎ導電型チャネル層の厚さは、約０．２８μｍでよく、第２のｎ導電型チャネル層の厚さは、約９００Åの厚さでよい。本発明のある実施形態では、ｎ導電型チャネル層は、第１，第２及び第３のｎ導電型チャネル層を備えている。これらの第１，第２及び第３のｎ導電型チャネル層は、それぞれ第１，第２及び第３のキャリア濃度を有することができる。
本発明のいくつかの実施形態では、ＭＥＳＦＥＴがさらにＳｉＣ基板上にバッファ層を備えることができる。ｐ導電型領域は、バッファ層中に形成することができる。このｐ型層をＳｉＣ基板中に形成することもできる。このｐ型層は、バッファ層又はＳｉＣ基板内部に約０．４μｍ延びることができる。
本発明の他の実施形態では、バッファ層の厚さが約２μｍでよい。このバッファ層は、ｐ導電型ＳｉＣを含み、そのキャリア濃度は、約０．５×１０１５ｃｍ−３〜約３×１０１５ｃｍ−３でよい。また、このバッファ層は、ｎ導電型ＳｉＣを含み、そのキャリア濃度は、約５×１０１４ｃｍ−３未満でよい。最後にこのバッファ層は、未ドープＳｉＣを含むことができる。
本発明の他の実施形態では、ＭＥＳＦＥＴがガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴ又は窒化ガリウム（ＧａＮ）ＭＥＳＦＥＴとなることができる。ＭＥＳＦＥＴは、ＧａＡｓ基板又はＧａＮ基板でよい基板を備えることができる。ｐ導電型領域を、ＧａＡｓ基板上又はＧａＮ基板上に設けることができる。ｎ導電型チャネル層は、ｎ導電型のガリウムヒ素（ＧａＡｓ）又はＧａＮを含むことができ、ｐ導電型領域は、ｐ導電型のＧａＡｓ又はＧａＮを含むことができる。
本発明のいくつかの実施形態では、ＭＥＳＦＥＴがさらにｎ導電型チャネル層上に第１及び第２のオーミックコンタクトを備えることができ、これらのオーミックコンタクトは、それぞれソース及びドレインを構成する。ｎ導電型チャネル層上を露出させる第１の陥凹部をソースとドレインの間に設けることができる。この第１の陥凹部中にゲートを設けることができ、このゲートは、ｎ導電型チャネル層の内部に延びることができる。ｐ導電型領域を露出させるコンタクトビアホールをソースに隣接して設けることができ、この露出したｐ導電型領域上に第３のオーミックコンタクトを設けることができる。
本発明の他の実施形態では、第２のオーミックコンタクト上に第１のオーバー層を、ソースの第１及び第３のオーミックコンタクト上ならびにｐ導電型領域の露出部分上に第２のオーバー層をそれぞれ設けることができる。この第２のオーバー層は、ソースの第１のオーミックコンタクト及びｐ導電型領域の露出部分の第３のオーミックコンタクトを電気的に結合させることができる。
本発明の他の実施形態では、ＭＥＳＦＥＴがソース及びドレインの下のｎ導電型チャネル層中に注入されたＳｉＣのｎ導電型領域をさらに備えることができる。この注入されたＳｉＣのｎ導電型領域は、ｎ導電型チャネル層のキャリア濃度を超えるキャリア濃度を持つことができる。第１及び第２のオーミックコンタクトをこのＳｉＣのｎ導電型領域上に設ける。この注入されたＳｉＣのｎ導電型領域のキャリア濃度は、約１×１０１９ｃｍ−３である。第１，第２及び第３のオーミックコンタクトは、ニッケルコンタクトを備えることができる。
本発明のある実施形態では、ゲート用の二重陥凹構造が設けられている。ソースとドレインの間に第１陥凹部を設けることができ、これはｎ導電型チャネル層を露出させる。この第１陥凹部は、第１及び第２の側壁を備えている。第１陥凹部の第１の側壁と第２の側壁の間に第２陥凹部を配設することができる。第２陥凹部中にゲートを設け、ｎ導電型チャネル層の内部に延ばすことができる。
本発明のいくつかの実施形態では、ｐ導電型領域とｎ導電型チャネル層間に第２バッファ層を設けることができる。この第２バッファ層は、ｐ型ＳｉＣを含むことができ、そのキャリア濃度は、約１×１０１６ｃｍ−３〜約５×１０１６ｃｍ−３でよいが、通常は約１．５×１０１６ｃｍ−３である。このバッファ層の厚さは、約０．５μｍ〜約１．０μｍでよい。
本発明の他の実施形態では、ｎ導電型チャネル層及び第２のバッファ層が、トランジスタの周縁部を構成し、ｎ導電型チャネル層及び第２のバッファ層を貫通して延びる側壁を有するメサを形成することができる。さらに、このメサの側壁は、ｐ導電型領域を貫通して基板内に延びることができる。ｎ導電型チャネル層上に酸化膜層を形成することができる。
本発明の他の実施形態では、ｎ導電型チャネル層上にゲートがクロムの第１ゲート層を備えている。このゲートは、第１ゲート層上にオーバー層をさらに備えることができる。このオーバー層は、白金及び金を含むことができる。あるいは、このゲートは、ｎ導電型チャネル層上にニッケルの第１ゲート層を備えることもできる。ゲートは、第１ゲート層上にオーバー層をさらに備えることができる。このオーバー層は金を含むことができる。このゲートは、ｎ導電型チャネル層の内部に約６００Å延びる底面を備える二重陥凹構造内に設けることもできる。このゲート長は、約０．４μｍ〜約０．７μｍでよい。ソースからゲートまでの間隔は、約０．５μｍ〜約０．７μｍでよい。ドレインからゲートまでの間隔は、約１．５μｍ〜約２μｍでよい。複数の単位セルを含むＭＥＳＦＥＴにおいて、第１ゲートから第２ゲートまでの間隔は、約２０μｍ〜約５０μｍでよい。
本発明のいくつかの実施形態では、トランジスタの単位セルを提供する。このトランジスタの単位セルは、ソース、ドレイン、及びゲートを備えている。トランジスタのゲートは、ソースとドレインの間ならびに半導体材料の第１の層上にある。ｐ導電型領域がソースの下に設けられ、この領域はドレインに向かって延びる端部を備えている。このｐ導電型領域は、半導体材料の第１の層から隔てられ、ソースに電気的に結合している。
本発明の他の実施形態では、ゲートが半導体材料の第１の層の内部に延びている。トランジスタは、炭化ケイ素（ＳｉＣ）トランジスタ、ガリウムヒ素（ＧａＡｓ）系トランジスタ、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）系トランジスタ、窒化ガリウム（ＧａＮ）系トランジスタ、及び／又は窒化アルミニウムガリウム（ＡｌＧａＮ）系トランジスタを含むことができる。本明細書で使用されるとき、ＧａＮ系、ＡｌＧａＮ系、ＧａＡｓ系、及びＡｌＧａＡｓ系という用語は、ＧａＮ、ＡｌＧａＮ、及びＡｌＩｎＧａＮなど、それぞれの化合物の二元、三元、及び四元化合物を示している。例えば、ＧａＮ系トランジスタは、ＧａＮ領域、ＡｌＧａＮ領域、ＩｎＡｌＧａＮ領域等を含むことができる。
本発明を主としてＭＥＳＦＥＴに関して上述したが、他のタイプのトランジスタならびにトランジスタの製造方法、特にＭＥＳＦＥＴの製造方法も提供する。
本発明の各実施形態によるトランジスタの断面図である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その１）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その２）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その３）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その４）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その５）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その６）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図（その７）である。 本発明の各実施形態によるＦＥＴの製造プロセスを示す図である。 本発明の他の実施形態によるトランジスタの断面図である。 本発明の他の実施形態によるトランジスタの断面図である。 本発明の他の実施形態によるトランジスタの断面図である。 本発明の他の実施形態によるトランジスタの平面図である。 従来のＭＥＳＦＥＴのドレインの電流−電圧特性をグラフに示す図である。 従来のＭＥＳＦＥＴのドレインの電流−電圧特性をグラフに示す図である。 本発明の各実施形態によるＭＥＳＦＥＴのドレインの電流−電圧特性をグラフに示す図である。 本発明の各実施形態によるＭＥＳＦＥＴのドレインの電流−電圧特性をグラフに示す図である。
以下、図面を参照して本発明の実施の形態について説明する。
図に例示するとき、層又は領域の寸法は説明のために誇張してあり、すなわち、本発明の一般的な構造を説明するために提供している。さらに、本発明の様々な形態を基板又は他の層上に形成される層に関して説明する。当然のことながら当業者なら、層が他の層又は基板「上」に形成されるという表現は追加の層が介在できることを意図していることが分かるであろう。層が介在層無しで他の層又は基板上に形成されるという表現は本明細書では層又は基板の「直接上」に形成されることを意味する。さらに、下に（ｂｅｎｅａｔｈ）などの相対的な用語は、本明細書では、図に示されているように一方の層又は領域の他方の層又は領域に対する関係を説明するために使用することができる。これらの用語は、図に示された向きに加えてデバイスの異なる向きを包含するように意図されている。例えば、図中のデバイスが反転された場合、他の層又は領域の「下の」と記載されていた層又は領域は、以後はこれらの他の層又は領域の「上に」向くはずである。この状況では、「下の（ｂｅｎｅａｔｈ）」という用語は、上及び下のどちらをも包含するものである。同一番号は、全体にわたって同一要素を示している。
本明細書で、第１，第２という用語を様々な領域、層、及び／又は区画の説明に使用するが、これらの領域、層、及び／又は区画をこれらの用語に限定すべきではない。これらの用語は、単に、一方の領域、層、又は区画を他方の領域、層、又は区画と区別するために使用されている。すなわち、以下の説明する第１の領域、層、又は区画を、第２の領域、層、又は区画と呼ぶことができ、同様に、本発明の教示から逸脱することなく第２の領域、層、又は区画を、第１の領域、層、又は区画と呼ぶことができる。
以下、本発明の実施形態を、本発明の様々な実施形態及び本発明の実施形態の様々な製造プロセスを説明する図１乃至図８Ｂを参照しながら詳細に説明する。トランジスタ、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が、ＭＥＳＦＥＴのドレインに向かって延びている端部を備えるＭＥＳＦＥＴのソースの下のｐ導電型領域を備えて提供される。以下に詳細に説明するように、ｐ導電型領域、例えば、ｐ導電型炭化ケイ素（ＳｉＣ）が存在すると、例えば、デバイスの他の動作特性を譲歩せずに向上した絶縁破壊電圧を有するデバイスをもたらすことができる。ｐ導電型領域が存在するとソースからの電子注入を禁止することができるので絶縁破壊電圧を向上させることができ、このため、絶縁破壊電圧を増大させることができる。本発明の実施形態によるトランジスタは、例えば、符号分割多重接続（ＣＤＭＡ）及び／又は広帯域ＣＤＭＡ（ＷＣＤＭＡ）などの複雑な変調方式を用いる基地局用パワー増幅器などの高効率線形パワー増幅器に有用である。
図１は、本発明の各実施形態によるトランジスタの断面図である。本発明によるトランジスタ、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）について、以下に説明する。図１に示すように、まず、基板１０を準備する。この基板１０は、ｐ導電型又はｎ導電型、あるいは半絶縁性のうちのいずれかの単結晶バルク炭化ケイ素（ＳｉＣ）基板でよい。このｐ型又はｎ型の基板１０は、極めて低濃度にドープすることができる。この基板を、６Ｈ、４Ｈ、１５Ｒ、又は３Ｃ型の炭化ケイ素の群から選択された炭化ケイ素で形成することができる。本明細書では、本発明をＳｉＣ基板に関して説明するが、本発明をＳｉＣに限定すべきではない。例えば、いくつかの実施形態では、基板１０は、例えば、ガリウムヒ素（ＧａＡｓ）及び／又は窒化ガリウム（ＧａＮ）を含むこともできる。
例えば、ｐ導電型の炭化ケイ素の任意選択のバッファ層１２を基板１０上に設けることができる。このバッファ層１２は、６Ｈ、４Ｈ、１５Ｒ、又は３Ｃ型多結晶のｐ導電型炭化ケイ素で形成することができる。このバッファ層１２のキャリア濃度は、例えば、約０．５×１０１５ｃｍ−３〜約３．０×１０１５ｃｍ−３でよい。適切なドーパントは、アルミニウム、ホウ素、及び／又はガリウムを含んでいる。バッファ素１２の厚さは、約２．０μｍでよい。このバッファ層１２は、上述したようにｐ導電型炭化ケイ素として説明したが、本発明をこの構成に限定すべきではない。その代わりに、バッファ層１２は、未ドープ（すなわち、意図的なドープ無しの）炭化ケイ素又は極めて低濃度にドープされたｎ導電型炭化ケイ素でもよい。極めて低濃度にドープされたｎ導電型炭化ケイ素がバッファ層１２に使用される場合、このバッファ層１２のキャリア濃度は、約５．０×１０１４ｃｍ−３未満であることが好ましい。
さらに、図１に示すように、デバイスのドレインに向かって延びている端部を備えるデバイスのソースの下にｐ＋領域１４を設ける。本明細書で使用するとき、「ｐ＋」又は「ｎ＋」は、同一の層又は基板、あるいは他の層又は基板中に存在する、隣接する領域又は他の領域より高いキャリア濃度によって形成される領域を示している。本発明のある実施形態では、ｐ＋導電領域１４は、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３の下から延びることができるが、ｎ＋ドレイン注入領域１７の下までは延びていない。本発明の他の実施形態では、ｐ＋導電領域１４は、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３の下から延びることができるが、ドレインコンタクト２２の下までは延びていない。他の実施形態では、ｐ＋導電領域１４は、さらに、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３の下からゲートの第１側壁３１の下まで延びることができるが、ゲートの第１側壁３１の下を越えない、あるいは、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３の下からゲートの第２側壁３３の下まで延びることができるが、ゲートの第２側壁３３の下を越えない、あるいは、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３の下からゲート２４の第１側壁３１と第２側壁３３の間の下まで延びることができる。本発明のある実施形態では、ｐ＋導電領域１４は、ソース側のゲート２４の第１側壁３１内の約０．１〜０．３μｍの点まで延びることができる。
ｐ＋領域１４は、ｐ導電型領域、例えば、ｐ導電型炭化ケイ素である。このｐ＋領域１４の場合、約１．０×１０１８ｃｍ−３〜約１．０×１０２０ｃｍ−３のキャリア濃度が適切でないことがあるが、できるだけ高いキャリア濃度が好ましい。キャリア濃度は、ｐ＋領域１４全体にわたって一定でないことがあるが、オーミックコンタクトのその上への形成に役立つように、ｐ＋領域１４の表面でキャリア濃度ができるだけ高いことが好ましい。図３に示すように、本発明のいくつかの実施形態では、ｐ＋導電の領域１４を基板１０中に設けることができる。このｐ＋導電の領域１４は、例えば、バッファ層１２又は基板１０内に約０．４μｍ延びることができる。ソース領域の下のｐ＋導電の領域１４は、ソースからの電子の注入を禁止することができ、したがって、おそらく絶縁破壊電圧の向上をもたらすことができる。さらに、ｐ＋導電の領域１４がドレイン領域の下まで延びないので、デバイス内に寄生特性（ｐａｒａｓｉｔｉｃ）が導入されるのを禁止することができ、したがって、デバイス性能に影響を及ぼさないようにすることができる。
バッファ層１２は、基板１０と第２バッファ層１６の間に設けることができる。この第２バッファ層１６は、例えば、約１×１０１６ｃｍ−３〜５×１０１６ｃｍ−３、一般的には、約１．５×１０１６ｃｍ−３のキャリア濃度のｐ導電型炭化ケイ素でよい。また、このｐ導電型炭化ケイ素バッファ層１６の厚さは、約０．５μｍ〜約１．０μｍでよい。この第２バッファ層１６は、上述したように、ｐ導電型炭化ケイ素として説明したが、本発明をこの構成に限定すべきでない。例えば、その代わりに、バッファ層１２に関して上述したように、この第２バッファ層１６はｎ導電型のもの、例えば、極めて低濃度にドープされたｎ導電型ＳｉＣ又は未ドープＳｉＣでよい。図３に示すように、本発明のある実施形態では、この第２バッファ層１６を基板１０上に直接設けることができる。
図１に示すように、ｎ導電型チャネル層１８を第２バッファ層１６上に設ける。このｎ導電型チャネル層１８は、６Ｈ、４Ｈ、１５Ｒ、又は３Ｃ型多結晶のｎ導電型炭化ケイ素で形成することができる。このｎ導電型炭化ケイ素チャネル層は、例えば、１つ又は複数の相異なるキャリア濃度のｎ導電型炭化ケイ素を含むことができる。例えば、図４に示すように、ｎ導電型チャネル層１８は、第１のｎ導電型チャネル層１５及び第２のｎ導電型チャネル層１９を備えることができる。その代わりにその開示が、あたかも本明細書にその全体が記載されているかのように本明細書に組み込まれている本発明の譲受人に譲渡されたＳｒｉｒａｍの特許文献６に詳細に記載されているように、このｎ導電型チャネル層１８は、第１，第２及び第３のｎ導電型ＳｉＣを含むことができる。
さらに図１に示すように、デバイスのソース及びドレイン領域中に、ｎ＋領域１３及びｎ＋領域１７をそれぞれ設ける。これらの領域１３及び１７は、一般的に、ｎ導電型炭化ケイ素であり、ｎ導電型チャネル層１８のキャリア濃度より高いキャリア濃度を有する。これらのｎ＋領域１３及び１７の場合、約１．０×１０１９ｃｍ−３のキャリア濃度が適切でないことがあるが、できるだけ高いキャリア濃度が好ましい。
これらの注入領域１３及び１７上にオーミックコンタクト２６及び２２をそれぞれ設け、ソースコンタクト２６及びドレインコンタクト２２を設けるためにそれらを隔てる。ｐ＋コンタクト２５をもたらすためにｐ＋導電領域１４上にオーミックコンタクト２５を設ける。好ましくは、オーミックコンタクト２５，２６、及び２２は、ニッケル又は他の適切な金属で形成する。例えば、ｐ＋オーミックコンタクト２５をソースコンタクト２６に電気的に結合させることによって、ｐ＋導電領域１４をソースと同一電位に維持する。酸化膜などの絶縁体層２０をデバイスの露出表面上にさらに設けてもよい。
本発明のある実施形態によるトランジスタは、第１陥凹部４３及びコンタクトビアホール４２を備えている。第１陥凹部４３を第１のｎ＋領域１３と第２のｎ＋領域１７の間、すなわち、ソースとドレインの間に設ける。第１陥凹部４３は、ｎ導電型チャネル層１８の内部に延び、ｎ導電型チャネル層１８を露出させる。コンタクトビアホール４２をソース領域１３に隣接して設け、ｐ＋領域１４の少なくとも一部分を露出させる。
図４に示すように、本発明の各実施形態によるトランジスタは、第１及び第２陥凹部を備えた二重陥凹構造とすることができる。具体的には、第１陥凹部５３が、第２のｎ導電型チャネル層１９を貫通して第１のｎ導電型チャネル層１５まで延びる床面を備えている。第２陥凹部５４を第１陥凹部の側壁６１と６２の間に設ける。第１陥凹部５３の第１側壁６１はソース２６とゲート２４の間にあり、第１陥凹部５３の第２側壁６２はドレイン２２とゲート２４の間にある。第２陥凹部５４の床面６０は、例えば、約６００Åの距離、第１のｎ導電型チャネル層１５の内部に延びている。この二重陥凹構造は、本発明の譲受人に譲渡されたＳｒｉｒａｍの特許文献６に記載されている。
再度、図１を参照すると、ゲートコンタクト２４をソース領域１３とドレイン１７の間の第１陥凹部４３中に形成することができる。図４に示すように、上述したような本発明の二重陥凹部構造を備える各実施形態では、ゲート２４を第２陥凹部中に設けることができる。さらに、図５に示すように、本発明のある実施形態では、ゲートコンタクト２４をｎ導電型チャネル層１８上に設け、例えば、第１陥凹部４３又は第２陥凹部５４中には設けないようにすることができる。
ゲートコンタクト２４を、クロム、白金、白金シリサイド、ニッケル、及び／又は、ＴｉＷＮで形成することができるが、ショトッキ（Ｓｃｈｏｔｔｋｙ）効果を実現するために当業者に周知の金などの他の金属を使用することもできる。このショトッキゲートコンタクト２４は、通常、３層構造を備えている。このような構造は、クロム（Ｃｒ）の高い接着力のため、有利なことがある。例えば、ゲートコンタクト２４は、任意選択でｎ導電型チャネル層１８に接触するクロム（Ｃｒ）の第１ゲート層を備えることができる。このゲートコンタクト２４は、白金（Ｐｔ）及び金又は他の高導電率金属のオーバー層をさらに備えることもできる。その代わりに、このゲートコンタクト２４は、ｎ導電型チャネル層１８上の第１陥凹部４３中にニッケルの第１層を備えることもできる。このゲートコンタクト２４は、金の層を含むニッケルの第１層上にオーバー層をさらに備えることもできる。
さらに、図１に示すように、金属のオーバー層２８，３０及び３２を、それぞれ、ソースコンタクト２６及びｐ＋コンタクト２５、ドレインコンタクト２２、ならびにゲートコンタクト２４上に設けることができる。これらの金属のオーバー層２８，３０及び３２は、金，銀，アルミニウム，白金及び／又は銅でよい。他の適切な高導電率の金属をオーバー層に使用することもできる。さらに、金属のオーバー層２８でｐ＋領域１４のｐ＋コンタクト２５をソースコンタクト２６に結合することもできる。
ＭＥＳＦＥＴの寸法を選択する際、ゲートの幅は、電流の流れに垂直なゲートの寸法として定義する。図１の断面図に示すように、ゲート幅は、頁の上下を走る。ゲート長は、電流の流れに平行なゲート寸法である。図１の断面図に示すように、ゲート長は、ｎ導電型チャネル層１８と接触するゲート２４の寸法である。例えば、本発明のある実施形態によるＭＥＳＦＥＴのゲート長は、約０．４μｍ〜約０．７μｍでよい。他の重要な寸法は、ソース−ゲート間隔であり、これは図１の断面図に、ソースコンタクト２６又はｎ＋領域１３からゲートコンタクト２４までの間隔として示している。本発明のある実施形態によるソース−ゲート間隔は、約０．５μｍ〜約０．７μｍでよい。さらにドレイン２２からゲート２４までの間隔は、約１．５μｍ〜約２μｍでよい。本発明の各実施形態は、複数のＭＥＳＦＥＴの単位セルをさらに含むことができ、単位セルの第１ゲートから第２ゲートまでの間隔は、例えば、約２０μｍ〜約５０μｍでよい。
図２Ａ乃至図２Ｈは、本発明の各実施形態によるＦＥＴの製造プロセスを示す図である。図２Ａに示すように、まず、任意選択のバッファ層１２を基板１０上に成長又は堆積させる。この基板１０は、半絶縁性ＳｉＣ基板、ｐ型基板又はｎ型基板でよい。この基板１０は、極めて低濃度にドープすることができる。バッファ層１２は、約３．０×１０１５ｃｍ−３以下、一般的には、約１．０×１０１５ｃｍ−３以下のキャリア濃度のｐ導電型炭化ケイ素でよい。その代わりに、このバッファ層１２は、ｎ型炭化ケイ素又は未ドープ炭化ケイ素でもよい。
基板１０が、半絶縁性の場合、基板は、その開示が、あたかも本明細書にその全体が記載されているかのように本明細書に組み込まれている「Semi-insulating Silicon Carbide Without Vanadium Domination」という名称の本発明の譲受人に譲渡されたＣａｒｔｅｒらの特許文献７に記載のように製造することができる。このような半絶縁性基板は、炭化ケイ素基板の抵抗率が点欠陥に支配されるように、点欠陥レベルが十分高く、ｐ型ドーパントとｎ型ドーパントのマッチングが十分なレベルの炭化ケイ素基板をもたらすことによって製造することができる。このような支配は、重金属、遷移元素、又は他のトラッピング準位の深い元素が約１×１０１６ｃｍ−３未満、好ましくは、約１．０×１０１４ｃｍ−３未満の濃度の原料粉末を用いて、高温で炭化ケイ素を製造することによって実現できる。例えば、約３００℃〜約５００℃未満のシード（種結晶；ｓｅｅｄ）を用いて、約２３６０℃以上２３８０℃以下の温度を使用することができる。すなわち、半絶縁性基板は、基板の抵抗率がこのような重金属又は遷移元素によって支配されないように、バナジウムなどの、重金属、遷移元素ドーパント、又は他のトラッピング準位の深い元素を実質的に含まないことが好ましい。半絶縁性基板は、重金属、遷移元素ドーパント、又は他のトラッピング準位の深い元素を実質的に含まないことが好ましいが、このような材料が本明細書に記載したＭＥＳＦＥＴの電気特性に実質的に影響を及ぼさない場合、このような元素は、本発明の開示からの利点を依然として保ちながら測定可能な量存在することができる。
さらに、図２Ａに示すように、ｐ＋領域１４に注入するためにマスク４５を形成する。このｐ＋領域１４は、一般的に、イオン、例えば、アルミニウム、ホウ素、及び／又はガリウムの注入と、その後の高温アニールによって形成する。適切なアニール温度は約１３００〜１６００℃、一般的には、約１５００℃でよい。イオン注入は、図２Ｂに示すようなｐ＋領域１４を形成するためにマスク４５によって覆われた領域上で実施することができる。すなわち、ｐ導電型の高濃度にドープされた領域、例えば、ｐ導電型炭化ケイ素をもたらすために、もしあればバッファ層１２又は基板１０の一部分に、イオンを注入する。注入すると直ぐにドーパントをアニールして注入領域を活性化させる。この高濃度にドープされたｐ導電型領域は、バッファ層１２又は基板１０の内部に約０．４μｍ延びることができる。
次に、図２Ｂに示すように、第２バッファ層１６及びｎ導電型チャネル層１８をバッファ層１２上に成長又は堆積させる。バッファ層１２が含まれない場合、第２バッファ層１６及びｎ導電型チャネル層１８を基板１０上に成長又は堆積させる。図２Ｂに示すように、第２バッファ層１６をバッファ層１２上に形成し、ｎ導電型チャネル層１８をこの第２バッファ層１６上に形成する。
次に、図２Ｃに示すように、ｎ＋領域１３及び１７に注入するためにマスク５０を使用する。これらの領域１３及び１７は、一般的に、イオン、例えば、窒素（Ｎ）又はリン（Ｐ）の注入と、その後の高温アニールによって形成する。適切なアニール温度は約１１００〜１６００℃でよい。図２Ｄに示すように、ｎ＋領域１３及び１７を形成するためにマスク５０によって覆われない領域上でイオン注入を実施することができる。すなわち、ｎ導電型の高濃度にドープされた領域、例えば、ｎ導電型チャネル層１８より高いキャリア濃度のｎ導電型ＳｉＣをもたらすために、ｎ導電型チャネル層１８の一部分に、イオンを注入する。注入すると直ぐにドーパントをアニールして注入領域を活性化させる。
次に、図２Ｄに示すように、基板１０、バッファ層１２、ｐ＋領域１４、第２バッファ層１６、及びｎ導電型チャネル層１８をエッチングして素子分離メサを形成する。このメサは、基板１０、バッファ層１２、ｐ＋領域１４、第２バッファ層１６、及びｎ導電型チャネル層１８によって形成される側壁５５及び５７を有し、それらはトランジスタの周縁部を構成する。このメサの側壁は、ｐ＋導電型領域１４を越えて下に延びている。図２Ｄに示すように、メサを形成してデバイスの基板１０の内部に延ばすことができる。このメサは、デバイスの空乏領域を越えて延び、デバイス中の電流の流れをメサに閉じ込めデバイスの静電容量を低下させることができる。好ましくは、上述したデバイスを反応性イオンエッチングによってメサを形成するが、当業者に周知の他の方法を用いてメサを形成することもできる。さらに、メサが利用されない場合、陽子照射、補償する原子でのカウンタードーピング、又は他の当業者に周知の方法などの、他の方法を使用してデバイスを素子分離することができる。
ある実施形態では、第２バッファ層１６及びｎ導電型チャネル層１８のみをエッチングして図４に示すような素子分離メサを形成することができる。これらの実施形態において、第２バッファ層及びｎ導電型チャネル層１８によって側壁５５及び５７が形成され、これらは、トランジスタの外縁部を構成する。
さらに、図２ＤにＭＥＳＦＥＴの第１陥凹部４３の形成プロセスを示す。この第１陥凹部４３は、マスク４７を形成してこのマスク４７を用いて第１陥凹部４３を形成するためにｎ導電型チャネル層１８をエッチングすることによって形成する。この第１陥凹部４３は、乾式又は湿式エッチング法などのエッチング法によって形成することができる。例えば、この第１陥凹部４３を、乾式エッチング、例えば、電子サイクロトロン共鳴（ＥＣＲ；Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング、又は誘導結合プラズマ（ＩＣＰ；Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチングによって形成することができる。次に、マスク４７を除去する。
上述したように、本発明の各実施形態では、単一陥凹部４３の代わりに二重陥凹構造とすることができる。図４に示すように、二重陥凹構造の第１陥凹部５３は、第１陥凹部５３用のマスクを形成し、このマスクを使用して第１陥凹部５３を形成するために第２のｎ導電型チャネル層１９を貫通してエッチングすることによって形成する。絶縁層２０は、この第１陥凹部５３を形成した後で形成する。図２Ｇに示すようなオーミックコンタクトを形成した後で、第２陥凹部５４用の第２マスクを形成し、このマスクを使用して第１陥凹部５３をさらにエッチングすることによって、二重陥凹構造の第２陥凹部５４を形成する。つまり、第１のｎ導電型チャネル層１５を、例えば、約６００Åエッチングして第２陥凹部５４を形成することができる。さらに、二重陥凹構造の製造方法は、本発明の譲受人に譲渡されたＳｒｉｒａｍの特許文献６に記載されている。
図２Ｅに、上述したように第１陥凹部４３を形成した後の、絶縁体層２０、例えば、酸化膜層の形成プロセスを示す。この絶縁体層２０は、既存の構造の露出表面、すなわち、素子分離メサ上、ｎ＋領域１３上及び１７上、ｎ導電型チャネル層１８上、ならびに第１陥凹部４３中の上に成長又は堆積させる。酸化プロセスによって、例えば、エッチングプロセスにより損傷する恐れがあるＳｉＣを除去することができ、エッチングによって表面上に発生する恐れがあるがある粗さを滑らかにすることもできる。
次に、図２Ｆに示すように、絶縁層２０を貫通してｎ＋領域１３及び１７までエッチングすることによりコンタクトウィンドウを形成する。また、高濃度にドープされたｐ＋領域１４の上の絶縁層２０をエッチングすることにより第３のコンタクトウィンドウ４１を形成する。次いで、ニッケルを蒸着させてソースコンタクト２６及びドレインコンタクト２２をそれぞれ堆積させる。このニッケルをアニールして図２Ｆに示すようなオーミックコンタクト２６及び２２を形成する。このような堆積及びアニールプロセスは、当業者にとって周知技術を用いて実施することができる。例えば、オーミックコンタクト２６及び２２を約９５０℃〜約１１００℃の温度で約２分間アニールする。しかし、他の温度及び時間を使用することもできる。例えば、約３０秒〜約１０分の時間を許容することができる。
次に、図２Ｇに示すようにＭＥＳＦＥＴのコンタクトビアホール４２を形成する。このコンタクトビアホール４２は、ＭＥＳＦＥＴの絶縁層２０中のウィンドウ４１によって形成された部分内をエッチングすることによって形成される。ｎ導電型チャネル層１８及び第２バッファ層１６を貫通してエッチングしてコンタクトビアホール４２を形成するためにｐ＋導電領域１４を露出させる。エッチング法は、例えば、乾式又は湿式エッチング法でよい。さらに、図２Ｇに示すように、ニッケルを蒸着させてｐ＋コンタクト２５を堆積させる。次に、このニッケルをアニールしてオーミックコンタクト２５を形成する。このような堆積及びアニールプロセスは、当業者にとって周知技術を用いて実施することができる。例えば、オーミックコンタクト２５を約６００℃〜約１０５０℃の温度でアニールすることができる。
次に、図２Ｈにゲートコンタクト２４及びオーバー層２８，３０及び３２を示す。例えば、絶縁体２０中にウィンドウを開け、第１陥凹部４３中にクロムの層を堆積させる。一般的に、クロム層は真空蒸着によって形成する。次いで、白金及び金の堆積によってゲート構造を完成させる。また、当業者には当然のことだが、これらのオーバー層２８，３０は、ゲート構造形成プロセスの前後のいずれかで形成することができる。実際、チタン／白金／金構造を使用する場合、オーバー層の白金及び金の部分は、ゲート構造の白金及び金の部分３２と同じ処理ステップで形成することができる。したがって、オーバー層２８及び３０はゲートコンタクトの形成の前又は後で形成することができる。さらに、図示するように、ソースコンタクト２６及びｐ＋コンタクトは単一のオーバー層２８を共有して、このオーバー層はソースが高濃度にドープされたｐ導電型領域１４に電気的に結合させる。あるいは、上述したように、第１陥凹部４３は二重陥凹構造でもよく、ゲートをこの二重陥凹構造内に設けることもできる。
次に、図３を参照して、本発明の他の実施形態によるトランジスタの断面図について以下に説明する。なお、同一番号は、先に説明した図面における同一要素を示すもので、これらの要素の詳細な説明は省略する。図３に示すように、まず、基板１０を準備する。この基板１０は、例えば、ＳｉＣ，ＧａＡｓ又はＧａＮでよい。ｐ＋領域１４をデバイスのソースの下に設け、その端部はデバイスのドレインに向かって延びている。本発明のいくつかの実施形態では、ｐ＋導電領域１４は、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３から延び、ｎ＋ドレイン注入領域１７の下まで延びている。また、本発明の他の実施形態では、ｐ＋導電領域１４は、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３から延びているが、ドレインコンタクト２２の下までは延びていない。図３に示すように、本発明の各実施形態では、ｐ＋導電領域１４を基板１０の内部に設ける。
第２バッファ層１６を基板１０及びｐ＋導電領域１４上に設ける。また、ｎ導電型チャネル層１８をこの第２バッファ層１６上に設ける。また、ｎ＋領域１３及び１７を、それぞれデバイスのソース及びドレイン領域中に設ける。さらに、オーミックコンタクト２６及び２２をそれぞれソース注入領域１３及び１７上に設け、ソースコンタクト２６及びドレインコンタクト２２を形成するために各々は隔てられる。また、オーミックコンタクト２５をｐ＋導電領域１４上に設けてｐ＋コンタクト２５を形成する。例えば、ｐ＋オーミックコンタクト２５をソースコンタクト２６に電気的に結合させることによって、このｐ＋導電領域１４をソースと同一電位に維持する。また、酸化膜などの絶縁体層２０をデバイスの露出表面上にさらに設ける。
また、第１陥凹部４３を第１のｎ＋領域１３と第２のｎ＋領域１７の間、すなわち、ソース領域とドレイン領域の間に設ける。この第１陥凹部４３は、ｎ導電型チャネル層１８の内部に延び、このｎ導電型チャネル層１８を露出させる。また、コンタクトビアホール４２をソース領域１３に隣接して設け、ｐ＋領域の少なくとも一部分を露出させる。また、ゲートコンタクト２４を、ソース領域１３とドレイン領域１７の間の第１陥凹部４３中に設ける。さらに、図３に示すように、金属オーバー層２８，３０及び３２を、それぞれ、ｐ＋コンタクト２６及び２５、ドレインコンタクト２２、ならびにゲートコンタクト２４上に設ける。さらに、金属オーバー層２８によってｐ＋領域１４のｐ＋コンタクト２５をソースコンタクト２６に電気的に結合させる。
次に、図４を参照して、本発明の他の実施形態によるトランジスタの断面図にいて、以下に説明する。なお、同一番号は、先に説明した図面の同一要素を示すので、これらの要素の詳細な説明は省略する。図４に示すように、まず、基板１０を準備する。この基板１０は、例えば、ＳｉＣ，ＧａＡｓ又はＧａＮでよい。ｐ＋領域１４をデバイスのソースの下に設け、その端部はデバイスのドレインに向かって延びている。本発明のいくつかの実施形態では、ｐ＋導電領域１４は、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３から延びるが、ｎ＋ドレイン注入領域１７の下までは延びていない。また、本発明の他の実施形態では、ｐ＋導電領域１４は、ソースコンタクト２６の下及び／又はｎ＋ソース注入領域１３から延びるが、ドレインコンタクト２２の下までは延びていない。また、ｐ＋導電領域１４を基板１０の内部に設ける。また、バッファ層１６を基板１０及びｐ＋導電領域１４上に設ける。このバッファ層１６は、例えば、キャリア濃度が約１．５×１０１６ｃｍ−３で、厚さが約０．５μｍのｐ導電型炭化ケイ素でよい。
また、第１のｎ導電型チャネル層１５をバッファ層１６上に設ける。この第１のｎ導電型チャネル層１５は、例えば、キャリア濃度が約３×１０１７ｃｍ−３で、厚さが約０．２８μｍでよい。また、第２のｎ導電型チャネル層１９が、この第１のｎ導電型チャネル層１５上にあってよく、それは、例えば、キャリア濃度が約１×１０１６ｃｍ−３、厚さが約９００Åでよい。
ｎ＋領域１３及び１７を、それぞれデバイスのソース及びドレイン領域中に設ける。オーミックコンタクト２６及び２２をそれぞれソース注入領域１３及び１７上に設け、ソースコンタクト２６及びドレインコンタクト２２を形成するために各々は隔てられる。また、オーミックコンタクト２５をｐ＋導電領域１４上に設けてｐ＋コンタクト２５を形成する。例えば、ｐ＋オーミックコンタクト２５をソースコンタクト２６に電気的に結合させることによって、このｐ＋導電領域１４をソースと同一電位に維持する。また、酸化膜などの絶縁体層２０をデバイスの露出表面上にさらに設ける。これらの第２バッファ層１６、第１のｎ導電型チャネル層１５及び第２のｎ導電型チャネル層１９をエッチングして素子分離メサを形成することができる。図示するように、このメサはトランジスタの周縁部を構成する側壁５５及び５７を含んでいる。
図４に示すように、図４のトランジスタ内に二重陥凹部が設けられる。この二重陥凹構造は、第１のｎ＋領域１３と第２のｎ＋領域１７の間、すなわち、ソース領域とドレイン領域の間に設ける。また、第１陥凹部５３が、第２のｎ導電型チャネル層１９を貫通して第１のｎ導電型チャネル層１５まで延び、第１のｎ導電型チャネル層１５を露出させる床面を備えている。ある実施形態では、この第１陥凹部５３は、第１のｎ導電型チャネル層１５の内部に延びることができる。また、第２陥凹部５４を第１陥凹部の側壁６１と６２の間に設ける。また、第１陥凹部５３の第１側壁６１はソース２６とゲート２４の間にあり、第１陥凹部５３の第２側壁６２はドレイン２２とゲート２４の間にある。さらに、第２陥凹部５４の床面６０は、例えば、約６００Åの距離、第１のｎ導電型チャネル層１５の内部に延びている。
また、ソース領域１３に隣接してコンタクトビアホール４２を設け、ｐ＋領域の少なくとも一部分を露出させる。ゲートコンタクト２４をソース領域１３とドレイン１７の間の第２陥凹部５４中に設ける。さらに、図４に示すように、金属のオーバー層２８，３０及び３２を、それぞれ、ソースコンタクト２６及びｐ＋コンタクト２５上、ドレインコンタクト２２上、ならびにゲートコンタクト２４上に設ける。さらに、金属のオーバー層２８でｐ＋領域１４のｐ＋コンタクト２５をソースコンタクト２６に結合する。
次に、図５を参照して、本発明の他の実施形態によるＭＥＳＦＥＴの断面図について以下に説明する。なお、同一番号は、先に説明した図面の同一要素を示すので、これらの要素の詳細な説明は省略する。図５に示すように、ゲート２４をｎ導電型チャネル層１８上に設け、単一又は二重陥凹部中には設けない。
次に、図６を参照して、本発明のある実施形態によるＭＥＳＦＥＴの平面（上面）図について以下に説明する。図６に示すように、基板１０上に複数の単位セルを設ける。ゲート２４はソース領域２６とドレイン領域２２の間に位置する。図６に示すように、ソースコンタクト２６及びドレインコンタクト２２は、相互に入り込んでいる。オーバー層２８でソースコンタクト２６をコンタクトビアホール４３中に設けたｐ＋コンタクト（図示せず）を介してｐ＋領域（図示せず）に結合させる。
図７Ａ及び図７Ｂは、それぞれ、従来のＭＥＳＦＥＴの低電圧及び高電圧でのドレインの電流−電圧特性をグラフに示す図である。また、図８Ａ及び図８Ｂは、それぞれ、本発明の各実施形態によるＭＥＳＦＥＴの低電圧及び高電圧でのドレインの電流−電圧特性をグラフに示す図である。図７Ａ乃至図８Ｂに示すデータは、同一ウェハ上に製作した従来のＭＥＳＦＥＴデバイス及び本発明の各実施形態によるＭＥＳＦＥＴデバイスから得たものである。これらのデバイスを同一ウェハ上に製作することで、ウェハ特性のばらつきに起因する不確定さの数を減少させることができる。
図７Ａ及び図８Ａを参照すると、従来のＭＥＳＦＥＴ及び本発明の各実施形態によるＭＥＳＦＥＴは、低ドレイン電圧では類似の特性を有している。しかし、図７Ｂ及び図８Ｂに示すように、高ドレイン電圧、すなわち、７０ボルトを超えるドレイン電圧では、従来のＭＥＳＦＥＴは、過剰な漏れ電流及び低い相互コンダクタンスを示す（図７Ｂ）。これらのデバイス特性はこのようなデバイスのパワー出力及び高周波（ＲＦ）利得を劣化させることがある。対照的に、図８Ｂに示すように、ｐ導電型層を含む本発明の各実施形態によるＭＥＳＦＥＴは、高ドレイン電圧で、漏れ電流の低下及び相互コンダクタンスの増大をもたらす。
本発明を、特定の層、領域及び陥凹部を備える特定のＭＥＳＦＥＴに関して、上述したが、本発明の各実施形態は上述したＭＥＳＦＥＴに限定されないことは明らかである。また、ソース領域の下の本発明の各実施形態によるｐ導電型領域を、他のタイプのトランジスタ内に組み込むことができる。例えば、本発明の各実施形態によるｐ導電型領域を、その開示が、あたかも本明細書にその全体が記載されているかのように本明細書に組み込まれている「Silicon Carbide Metal Semiconductor Field Effect Transistors」という名称の本発明の譲受人に譲渡されたＡｌｌｅｎらの特許文献８に記載されたＭＥＳＦＥＴ内に組み込むことができる。
上述したように、本発明の各実施形態によるトランジスタは、トランジスタのソース領域の下に、トランジスタのドレイン領域に向かって延びる端部を備えるｐ導電型領域を設けている。このタイプのｐ導電型領域を存在させることによって、例えば、他のデバイスの動作特性を損なうことなく絶縁破壊電圧が向上したデバイスを提供することができる。これによって、高い絶縁破壊電圧を得るためにデバイスの動作特性を犠牲にすることがある従来の電界効果トランジスタより優れた利点をもたらすことができる。
本発明をＳｉＣ ＭＥＳＦＥＴに関して上述したが、本発明はＳｉＣ ＭＥＳＦＥＴに限定されない。例えば、本発明の各実施形態によるＭＥＳＦＥＴは、例えば、ガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴ又は窒化ガリウム（ＧａＮ）ＭＥＳＦＥＴでよい。具体的には、本発明をＧａＡｓ ＭＥＳＦＥＴに関して説明した場合、ｐ導電型領域はｐ導電型ＧａＡｓ領域、ｎ導電型チャネル層はｎ導電型ＧａＡｓチャネル層などでよいはずである。
図面及び明細書において、本発明の典型的な好ましい各実施形態を開示し、特定の用語を使用したが、これらは一般的に説明的な意味だけに使用したもので、これによって限定されるものではない。本発明の技術的範囲は、特許請求の範囲に記載されている。

Claims (5)

  1. ソースとドレインとゲートとを有し、前記ゲートが前記ソースと前記ドレインとの間及
    びｎ導電型チャネル層上にある金属半導体電界効果トランジスタと、前記ソースの下にあ
    り、前記ドレインに向かって延びている端部を有するｐ導電型領域であって、ｐ導電型介
    在半導体層によって前記ｎ導電型チャネル層から隔てられ、前記ソースに隣接し前記ｐ導
    電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されてい
    るｐ導電型領域とを備え、前記ｐ導電型領域は、ソースコンタクト及び／又はソース注入
    領域の下から延びていてドレインコンタクトの下までは延びていない単位セルの金属半導
    体電界効果トランジスタにおいて、
    前記ｎ導電型チャネル層は、第１及び第２のｎ導電型層を備え、
    第１陥凹部は、前記第１のｎ導電型チャネル層を貫通して前記第２のｎ導電型チャネル
    層まで延びて前記第２のｎ導電型チャネル層を露出させ、
    第２陥凹部は、前記第２のｎ導電型チャネル層内に延び、前記第１陥凹部の第１及び第２の側壁間に設けられ、前記第２陥凹部中にゲートが形成されている金属半導体電界効果トラ
    ンジスタ。
  2. ソースとドレインとゲートとを有し、前記ゲートが前記ソースと前記ドレインとの間及
    びｎ導電型チャネル層上にある金属半導体電界効果トランジスタを形成する方法であって、
    前記ソースの下にあり、前記ドレインに向かって延びている端部を有するｐ導電型領域であって、ｐ導電型介在半導体層によって前記ｎ導電型チャネル層から隔てられ、前記ソースに隣接し前記ｐ導電型領域を露出させるコンタクトビアホールを介して前記ソースに電気的に結合されているｐ導電型領域を形成するステップとを有し、前記ｐ導電型領域を形成するステップは、ソースコンタクト及び／又はソース注入領域の下から延びていてドレインコンタクトの下までは延びていない前記ｐ導電型領域を形成するステップを有し、
    前記ｎ導電型チャネル層を形成するステップは、第１及び第２のｎ導電型層を形成する
    ステップを有し、
    第１陥凹部は、前記第１のｎ導電型チャネル層を貫通して前記第２のｎ導電型チャネル
    層まで延びて前記第２のｎ導電型チャネル層を露出させ、
    第２陥凹部は、前記第２のｎ導電型チャネル層内に延びている金属半導体電界効果トラ
    ンジスタを形成する方法。
  3. ソースとドレインとゲートとを有し、前記ゲートが前記ソースと前記ドレインとの間及
    び半導体材料の第１層上にあるトランジスタと、前記ソースの下にあり、前記ドレインに
    向かって延びている端部を有するｐ導電型領域であって、ｐ導電型介在半導体層によって
    半導体材料の前記第１層から隔てられ、前記ソースに隣接し前記ｐ導電型領域を露出させ
    るコンタクトビアホールを介して前記ソースに電気的に結合されているｐ導電型領域とを
    備え、前記ｐ導電型領域は、ソースコンタクト及び／又はソース注入領域の下から延びて
    いてドレインコンタクトの下までは延びていない単位セルのトランジスタにおいて、
    半導体材料の前記第１層は、第１及び第２のｎ導電型チャネル層を備え、
    第１陥凹部は、前記第１のｎ導電型チャネル層を貫通して前記第２のｎ導電型チャネル
    層まで延びて前記第２のｎ導電型チャネル層を露出させ、
    第２陥凹部は、前記第２のｎ導電型チャネル層内に延びているトランジスタ。
  4. ソースとドレインとゲートとを有し、前記ゲートが前記ソースと前記ドレインとの間及
    びｎ導電型ＳｉＣのチャネル層上にある炭化ケイ素（ＳｉＣ）金属半導体電界効果トラン
    ジスタと、前記ソースの下にあり、前記ドレインに向かって延びている端部を有するｐ導
    電型ＳｉＣ領域であって、ｐ導電型介在半導体層によって前記ｎ導電型ＳｉＣチャネル層
    から隔てられ、前記ソースに隣接し前記ｐ導電型ＳｉＣ領域を露出させるコンタクトビア
    ホールを介して前記ソースに電気的に結合されているｐ導電型ＳｉＣ領域とを備え、前記
    ｐ導電型ＳｉＣ領域は、ソースコンタクト及び／又はソース注入領域の下から延びていて
    ドレインコンタクトの下までは延びていない単位セルの金属半導体電界効果トランジスタ
    において、
    前記ｎ導電型ＳｉＣのチャネル層は、第１及び第２のｎ導電型層を備え、
    第１陥凹部は、前記第１のｎ導電型ＳｉＣのチャネル層を貫通して前記第２のｎ導電型
    ＳｉＣのチャネル層まで延びて前記第２のｎ導電型ＳｉＣのチャネル層を露出させ、
    第２陥凹部は、前記第２のｎ導電型ＳｉＣのチャネル層内に延び、前記第１陥凹部の第１及び第２の側壁間に設けられ、前記第２陥凹部中にゲートが形成されている金属半導体電界
    効果トランジスタ。
  5. ＳｉＣ基板上にｐ導電型注入用のマスクを形成するステップと、
    前記ｐ導電型注入を行い、ｐ導電型ＳｉＣ領域が、ソースの下にあり、ドレインに向かって延びている端部を有するように、アニールで前記ｐ導電型注入を行った領域を活性化し、ｐ導電型ＳｉＣ領域を形成するステップであって、前記ｐ導電型ＳｉＣ領域がｐ導電型バッファ層によってｎ導電型ＳｉＣチャネル層から隔てられ前記ソースに電気的に結合
    されており、前記ｎ導電型ＳｉＣチャネル層は第１のｎ導電型ＳｉＣチャネル層及び第２
    のｎ導電型ＳｉＣチャネル層を含むステップと、
    前記ＳｉＣ基板及び前記ｐ導電型ＳｉＣ領域上に前記バッファ層を形成するステップと、
    前記バッファ層上に前記第１のｎ導電型ＳｉＣチャネル層を形成するステップと、
    前記第１のｎ導電型ＳｉＣチャネル層上に前記第２のｎ導電型ＳｉＣチャネル層を形成
    するステップと、
    ｎ導電型注入用のマスクを形成するステップと、
    前記ｎ導電型注入を行い、前記第２のｎ導電型ＳｉＣチャネル層中でそれぞれソー
    ス及びドレイン領域を形成するためにアニールで前記ｎ導電型注入を行った領域を活性化するステップと、
    メサを形成するために前記第１及び第２のｎ導電型ＳｉＣチャネル層及び前記バッファ
    層をエッチングするステップと、
    第１陥凹部用のマスクを形成し、前記ソース領域と前記ドレイン領域との間に前記第１
    陥凹部をエッチングするステップであって、前記第１陥凹部が前記第１のｎ導電型ＳｉＣ
    チャネル層を露出させ第１及び第２の側壁を有するステップと、
    前記第１及び第２のｎ導電型ＳｉＣチャネル層上、前記ソース及び前記ドレイン領域上
    、ならびに前記第１陥凹部中に酸化膜層を形成するステップと、
    前記酸化膜層中に前記ソースと前記ドレインとｐ導電型ＳｉＣコンタクト用のウィンド
    ウを開けるステップと、
    前記ソース及び前記ドレイン用に開けられた前記ウィンドウ中に第１及び第２のオーミ
    ックコンタクトを形成するステップと、
    第２陥凹部用のマスクを形成し、前記第１陥凹部の前記第１側壁と前記第２側壁との間
    で前記第２のｎ導電型ＳｉＣチャネル層内に前記第２陥凹部をエッチングするステップと
    、
    前記ｐ導電型ＳｉＣ領域を露出させるために、前記ｐ導電型ＳｉＣコンタクト用のウィ
    ンドウによって、前記第１及び第２のｎ導電型チャネル層と第２バッファ層とを貫通して
    エッチングするステップと、
    前記露出したｐ導電型ＳｉＣ領域上に第３のオーミックコンタクトを形成するステップ
    と、
    前記第２陥凹部中にゲートを形成するステップと、
    前記オーミックコンタクト及び前記ゲート上にオーバー層を形成するステップであって
    、前記ソース及び前記ｐ導電型ＳｉＣ領域の前記露出部分が、前記ソース及び前記ｐ導電
    型ＳｉＣ領域を電気的に結合させる単一のオーバー層を共有するステップと
    を有し、
    前記ｐ導電型ＳｉＣ領域を形成するステップは、ソースコンタクト及び／又はソース注
    入領域の下から延びていてドレインコンタクトの下までは延びていない前記ｐ導電型Ｓｉ
    Ｃ領域を形成するステップを有する金属半導体電界効果トランジスタの作製方法。
JP2011284024A 2002-11-26 2011-12-26 ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法 Expired - Lifetime JP5758796B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/304,272 US6956239B2 (en) 2002-11-26 2002-11-26 Transistors having buried p-type layers beneath the source region
US10/304,272 2002-11-26

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004555310A Division JP2006507683A (ja) 2002-11-26 2003-10-02 ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。

Publications (3)

Publication Number Publication Date
JP2012080123A JP2012080123A (ja) 2012-04-19
JP2012080123A5 JP2012080123A5 (ja) 2013-04-18
JP5758796B2 true JP5758796B2 (ja) 2015-08-05

Family

ID=32325171

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004555310A Pending JP2006507683A (ja) 2002-11-26 2003-10-02 ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。
JP2011284024A Expired - Lifetime JP5758796B2 (ja) 2002-11-26 2011-12-26 ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004555310A Pending JP2006507683A (ja) 2002-11-26 2003-10-02 ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。

Country Status (11)

Country Link
US (2) US6956239B2 (ja)
EP (1) EP1565946B1 (ja)
JP (2) JP2006507683A (ja)
KR (1) KR20050086758A (ja)
CN (1) CN100517761C (ja)
AT (1) ATE508477T1 (ja)
AU (1) AU2003277252A1 (ja)
CA (1) CA2502485A1 (ja)
DE (1) DE60337027D1 (ja)
TW (1) TWI329927B (ja)
WO (1) WO2004049454A1 (ja)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP4009106B2 (ja) * 2001-12-27 2007-11-14 浜松ホトニクス株式会社 半導体受光素子、及びその製造方法
JP4109159B2 (ja) * 2003-06-13 2008-07-02 浜松ホトニクス株式会社 半導体受光素子
WO2005015642A1 (ja) * 2003-08-08 2005-02-17 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
US20050139838A1 (en) * 2003-12-26 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US7230274B2 (en) 2004-03-01 2007-06-12 Cree, Inc Reduction of carrot defects in silicon carbide epitaxy
WO2005114746A1 (en) * 2004-05-21 2005-12-01 Nanyang Technological University Novel structures of silicon carbide metal semiconductor field effect transistors for high voltage and high power applications
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7345309B2 (en) * 2004-08-31 2008-03-18 Lockheed Martin Corporation SiC metal semiconductor field-effect transistor
US20060091606A1 (en) * 2004-10-28 2006-05-04 Gary Paugh Magnetic building game
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
US7265399B2 (en) 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7800097B2 (en) * 2004-12-13 2010-09-21 Panasonic Corporation Semiconductor device including independent active layers and method for fabricating the same
US7326962B2 (en) 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
JP4866007B2 (ja) * 2005-01-14 2012-02-01 富士通株式会社 化合物半導体装置
US8203185B2 (en) * 2005-06-21 2012-06-19 Cree, Inc. Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods
US7525122B2 (en) * 2005-06-29 2009-04-28 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US7598576B2 (en) * 2005-06-29 2009-10-06 Cree, Inc. Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices
US7855401B2 (en) * 2005-06-29 2010-12-21 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US7282765B2 (en) * 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US8692324B2 (en) * 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7948011B2 (en) * 2005-09-16 2011-05-24 The Regents Of The University Of California N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor
US7402844B2 (en) * 2005-11-29 2008-07-22 Cree, Inc. Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
US7368971B2 (en) * 2005-12-06 2008-05-06 Cree, Inc. High power, high frequency switch circuits using strings of power transistors
JP5008317B2 (ja) * 2006-02-27 2012-08-22 株式会社豊田中央研究所 ユニポーラダイオード
JP5052807B2 (ja) * 2006-03-29 2012-10-17 古河電気工業株式会社 半導体装置及び電力変換装置
JP2007273640A (ja) * 2006-03-30 2007-10-18 Sanken Electric Co Ltd 半導体装置
CA2584950A1 (en) * 2006-04-26 2007-10-26 Kansai Paint Co., Ltd. Powder primer composition and method for forming coating film
JP5147197B2 (ja) * 2006-06-06 2013-02-20 パナソニック株式会社 トランジスタ
US7646043B2 (en) * 2006-09-28 2010-01-12 Cree, Inc. Transistors having buried p-type layers coupled to the gate
US7880172B2 (en) * 2007-01-31 2011-02-01 Cree, Inc. Transistors having implanted channels and implanted P-type regions beneath the source region
JP5298470B2 (ja) * 2007-07-11 2013-09-25 三菱電機株式会社 半導体装置、半導体装置の製造方法
CN101578705B (zh) * 2007-07-20 2012-05-30 松下电器产业株式会社 碳化硅半导体装置及其制造方法
US7745846B2 (en) * 2008-01-15 2010-06-29 Ciclon Semiconductor Device Corp. LDMOS integrated Schottky diode
JP2009182107A (ja) * 2008-01-30 2009-08-13 Furukawa Electric Co Ltd:The 半導体装置
US7781859B2 (en) * 2008-03-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diode structures having deep wells for improving breakdown voltages
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same
US9711633B2 (en) * 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
JP2010010412A (ja) * 2008-06-27 2010-01-14 Furukawa Electric Co Ltd:The 半導体素子及びその製造方法
JP5524462B2 (ja) * 2008-08-06 2014-06-18 シャープ株式会社 半導体装置
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
JP4683141B2 (ja) * 2009-05-01 2011-05-11 住友電気工業株式会社 横型接合型電界効果トランジスタ
WO2011024367A1 (ja) * 2009-08-27 2011-03-03 パナソニック株式会社 窒化物半導体装置
JP2011238805A (ja) * 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
WO2012082840A1 (en) 2010-12-15 2012-06-21 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation
JP5758132B2 (ja) * 2011-01-26 2015-08-05 株式会社東芝 半導体素子
JP5720000B2 (ja) 2011-02-23 2015-05-20 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
DE102011016900A1 (de) * 2011-04-13 2012-10-18 Friedrich-Alexander-Universität Erlangen-Nürnberg Halbleiterbauelement
JP5877967B2 (ja) * 2011-07-19 2016-03-08 富士通株式会社 化合物半導体装置
US9812338B2 (en) 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US8994073B2 (en) 2012-10-04 2015-03-31 Cree, Inc. Hydrogen mitigation schemes in the passivation of advanced devices
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US9263571B2 (en) * 2012-12-28 2016-02-16 Hitachi, Ltd. Silicon carbide semiconductor device and manufacturing method thereof
JP6143598B2 (ja) 2013-08-01 2017-06-07 株式会社東芝 半導体装置
JP6534791B2 (ja) * 2013-12-16 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
US9794401B2 (en) 2015-01-06 2017-10-17 Tracfone Wireless, Inc. Methods, systems and applications for porting telephone numbers on wireless devices
CN105789282B (zh) * 2016-04-22 2019-01-25 西安电子科技大学 一种具有部分高掺杂沟道4H-SiC金半场效应管
US10192980B2 (en) * 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US11430882B2 (en) * 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10892356B2 (en) * 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US10840334B2 (en) 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10608079B2 (en) * 2018-02-06 2020-03-31 General Electric Company High energy ion implantation for junction isolation in silicon carbide devices
KR20210119511A (ko) * 2019-01-28 2021-10-05 크리 인코포레이티드 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
TWI681530B (zh) * 2019-02-01 2020-01-01 力士科技股份有限公司 金氧半導體元件
US20220367695A1 (en) * 2021-05-17 2022-11-17 Cree, Inc. Circuits and group iii-nitride transistors with buried p-layers and controlled gate voltages and methods thereof
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US20220376105A1 (en) * 2021-05-20 2022-11-24 Wolfspeed, Inc. Field effect transistor with selective channel layer doping
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
CN118743033A (zh) * 2022-02-22 2024-10-01 罗姆股份有限公司 氮化物半导体装置及其制造方法
US20230327026A1 (en) * 2022-03-25 2023-10-12 Wolfspeed, Inc. Power semiconductor device with shallow conduction region

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51424Y2 (ja) 1971-02-02 1976-01-08
DE2324780C3 (de) * 1973-05-16 1978-07-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen eines Halbleiterbauelements
JPS6051213B2 (ja) 1978-05-30 1985-11-13 株式会社フジクラ 伸縮自在なテ−プ電線の製造装置
JPS59134874A (ja) 1983-01-21 1984-08-02 Hitachi Ltd 半導体装置の製造方法
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
JPS60142568A (ja) 1983-12-29 1985-07-27 Sharp Corp 炭化珪素電界効果トランジスタの製造方法
US4737469A (en) * 1984-01-19 1988-04-12 Honeywell Inc. Controlled mode field effect transistors and method therefore
JPS60154674A (ja) 1984-01-25 1985-08-14 Hitachi Ltd 電子装置の製造方法
JPS60189250A (ja) * 1984-03-08 1985-09-26 Fujitsu Ltd 半導体装置
EP0181091B1 (en) * 1984-11-02 1990-06-13 Kabushiki Kaisha Toshiba Schottky gate field effect transistor and manufacturing method thereof
JPH0799752B2 (ja) * 1985-05-22 1995-10-25 株式会社日立製作所 電界効果トランジスタ
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
JPS62291975A (ja) * 1986-06-12 1987-12-18 Matsushita Electric Ind Co Ltd 高周波半導体装置
EP0252179B1 (en) * 1986-07-11 1992-05-27 International Business Machines Corporation Process for producing undercut mask profiles
US5229625A (en) * 1986-08-18 1993-07-20 Sharp Kabushiki Kaisha Schottky barrier gate type field effect transistor
JPS6347983A (ja) * 1986-08-18 1988-02-29 Sharp Corp 炭化珪素電界効果トランジスタ
JPS6459961A (en) * 1987-08-31 1989-03-07 Toshiba Corp Semiconductor device
JPH0797659B2 (ja) 1987-10-20 1995-10-18 三洋電機株式会社 ＳｉＣ青色発光ダイオード
JPH0797660B2 (ja) 1987-10-20 1995-10-18 三洋電機株式会社 ＳｉＣ青色発光ダイオード
US4947218A (en) * 1987-11-03 1990-08-07 North Carolina State University P-N junction diodes in silicon carbide
JPH0798684B2 (ja) 1988-01-19 1995-10-25 日本碍子株式会社 高密度ＳｉＣ焼結体の製造方法
JPH01196873A (ja) 1988-02-02 1989-08-08 Sharp Corp 炭化珪素半導体装置
JP2708178B2 (ja) * 1988-06-01 1998-02-04 三菱電機株式会社 半導体集積回路
JP2612040B2 (ja) 1988-06-28 1997-05-21 株式会社豊田中央研究所 β−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造方法
US5014108A (en) * 1990-05-15 1991-05-07 Harris Corporation MESFET for dielectrically isolated integrated circuits
JPH04225534A (ja) * 1990-12-27 1992-08-14 Fujitsu Ltd 半導体装置及びその製造方法
JPH0547798A (ja) * 1991-01-31 1993-02-26 Texas Instr Inc <Ti> 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ
JPH04267531A (ja) * 1991-02-22 1992-09-24 Hitachi Ltd 化合物半導体集積回路装置
US5289015A (en) * 1991-04-25 1994-02-22 At&T Bell Laboratories Planar fet-seed integrated circuits
US5264713A (en) * 1991-06-14 1993-11-23 Cree Research, Inc. Junction field-effect transistor formed in silicon carbide
US5270554A (en) 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
JPH0745695A (ja) * 1993-06-29 1995-02-14 Yokogawa Electric Corp 電界効果トランジスタ
US5510630A (en) * 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5925895A (en) * 1993-10-18 1999-07-20 Northrop Grumman Corporation Silicon carbide power MESFET with surface effect supressive layer
US5396085A (en) * 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5686737A (en) * 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
SE9404452D0 (sv) * 1994-12-22 1994-12-22 Abb Research Ltd Semiconductor device having an insulated gate
JP3316537B2 (ja) * 1995-02-13 2002-08-19 日本電信電話株式会社 電界効果トランジスタの製造方法
JP3158973B2 (ja) 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
US5972801A (en) * 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JP2728126B2 (ja) * 1995-12-25 1998-03-18 日本電気株式会社 電界効果トランジスタ
JPH09260405A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2763025B2 (ja) * 1996-04-15 1998-06-11 日本電気株式会社 電界効果トランジスタおよびその製造方法
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JPH1027809A (ja) * 1996-07-10 1998-01-27 Murata Mfg Co Ltd 電界効果トランジスタ
DE19644821C1 (de) 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
US5742082A (en) * 1996-11-22 1998-04-21 Motorola, Inc. Stable FET with shielding region in the substrate
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
JPH11150124A (ja) * 1997-09-12 1999-06-02 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP3216804B2 (ja) 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
JPH11265896A (ja) * 1998-03-16 1999-09-28 Toshiba Corp 電界効果トランジスタ及びその製造方法
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6218680B1 (en) * 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
JP2000349096A (ja) * 1999-06-01 2000-12-15 Matsushita Electric Ind Co Ltd 化合物電界効果トランジスタおよびその製造方法
CN1181561C (zh) 2000-03-03 2004-12-22 松下电器产业株式会社 半导体装置
JP4809515B2 (ja) * 2000-04-19 2011-11-09 Ｏｋｉセミコンダクタ株式会社 電界効果トランジスタおよびその製造方法
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP2002252233A (ja) * 2001-02-22 2002-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4779228B2 (ja) * 2001-05-09 2011-09-28 パナソニック株式会社 高周波電力増幅器
US6458640B1 (en) * 2001-06-04 2002-10-01 Anadigics, Inc. GaAs MESFET having LDD and non-uniform P-well doping profiles
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure

Also Published As

Publication number Publication date
TWI329927B (en) 2010-09-01
CA2502485A1 (en) 2004-06-10
WO2004049454A1 (en) 2004-06-10
CN100517761C (zh) 2009-07-22
EP1565946B1 (en) 2011-05-04
KR20050086758A (ko) 2005-08-30
US6956239B2 (en) 2005-10-18
DE60337027D1 (de) 2011-06-16
EP1565946A1 (en) 2005-08-24
AU2003277252A1 (en) 2004-06-18
US7297580B2 (en) 2007-11-20
TW200419803A (en) 2004-10-01
JP2006507683A (ja) 2006-03-02
JP2012080123A (ja) 2012-04-19
US20040099888A1 (en) 2004-05-27
ATE508477T1 (de) 2011-05-15
CN1717811A (zh) 2006-01-04
US20050224809A1 (en) 2005-10-13

Similar Documents

Publication Publication Date Title
JP5758796B2 (ja) ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法
US7348612B2 (en) Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
JP4335283B2 (ja) ソース領域下に埋込みｎ型およびｐ型領域を有するトランジスタ、およびその製造方法
US6906350B2 (en) Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
US6686616B1 (en) Silicon carbide metal-semiconductor field effect transistors
JPH05175239A (ja) 高電力、高周波金属−半導体電界効果トランジスタ
US7943972B2 (en) Methods of fabricating transistors having buried P-type layers coupled to the gate
US7402844B2 (en) Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
JPS59132681A (ja) シヨツトキ−型電界効果トランジスタ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140106

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140109

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140203

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140206

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140303

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140401

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150113

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150527

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150604

R150 Certificate of patent or registration of utility model

Ref document number: 5758796

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term