JP2763025B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半絶縁性基板上に
形成された半導体層の表面領域に第１の導電型半導体層
のソース領域およびドレイン領域が形成され、ソース領
域およびドレイン領域に挟まれたチャネル領域上にゲー
ト電極が形成さる電界効果トランジスタ（以後、ＦＥＴ
と呼ぶ）に関し、特に、基板中の深い準位（以後、トラ
ップと呼ぶ）での電荷の充放電によるトランジスタの特
性への影響を最小に抑えることができる電界効果トラン
ジスタの構造およびその製造方法に関する。
形成された半導体層の表面領域に第１の導電型半導体層
のソース領域およびドレイン領域が形成され、ソース領
域およびドレイン領域に挟まれたチャネル領域上にゲー
ト電極が形成さる電界効果トランジスタ（以後、ＦＥＴ
と呼ぶ）に関し、特に、基板中の深い準位（以後、トラ
ップと呼ぶ）での電荷の充放電によるトランジスタの特
性への影響を最小に抑えることができる電界効果トラン
ジスタの構造およびその製造方法に関する。
【０００２】
【従来の技術】通常、ＧａＡｓなどの化合物半導体を用
いて形成されるＦＥＴは、半絶縁性基板の上につくられ
る。この第１の理由は、これらの半導体では不純物によ
る汚染や自然発生による結晶欠陥のため、低キャリア濃
度の基板をつくることが難しく意図的に高濃度の不純物
を添加しない限り半絶縁性となってしまうからである。
また、第２の理由は、半絶縁性基板では配備されるトラ
ンジスタおよび配線それぞれと基板との間の静電容量が
小さいため、化合物半導体の特徴である高速動作に好都
合であるためである。
いて形成されるＦＥＴは、半絶縁性基板の上につくられ
る。この第１の理由は、これらの半導体では不純物によ
る汚染や自然発生による結晶欠陥のため、低キャリア濃
度の基板をつくることが難しく意図的に高濃度の不純物
を添加しない限り半絶縁性となってしまうからである。
また、第２の理由は、半絶縁性基板では配備されるトラ
ンジスタおよび配線それぞれと基板との間の静電容量が
小さいため、化合物半導体の特徴である高速動作に好都
合であるためである。
【０００３】半絶縁性基板は、例えばＥＬ2 （Electrok
inetic Level 2）と呼ばれるようなドナー型のトラップ
が浅いアクセプタ準位を補償することにより形成される
が、基板中でのトラップの電荷の充放電はトランジスタ
の動作に比べて極めてゆっくりと行われる。つまり、ド
レイン電圧を変化させると、あるトラップされた電荷固
有の時定数でトラップが反応し、トラップにより電子や
ホールの捕獲や放出などの電荷の充放電が起こる。
inetic Level 2）と呼ばれるようなドナー型のトラップ
が浅いアクセプタ準位を補償することにより形成される
が、基板中でのトラップの電荷の充放電はトランジスタ
の動作に比べて極めてゆっくりと行われる。つまり、ド
レイン電圧を変化させると、あるトラップされた電荷固
有の時定数でトラップが反応し、トラップにより電子や
ホールの捕獲や放出などの電荷の充放電が起こる。
【０００４】その結果、ドレイン電流が、ドレイン電圧
の変化した直後（擬似定常状態）から定常状態にかけ
て、変動する。この現象は、パルスＲＦ信号やデジタル
信号などの複数の周波数や広帯域の信号を扱う場合には
トランジスタの特性が過去の履歴に依存するようになる
ため、ノイズマージンの減少、誤動作などの問題を引き
起こす。また、この現象は、トランジスタのドレインラ
グ現象またはドレインコンダクタンス（ＧDS）の周波数
による変動として観測される。ここでは、この現象をド
レインラグと呼ぶ。
の変化した直後（擬似定常状態）から定常状態にかけ
て、変動する。この現象は、パルスＲＦ信号やデジタル
信号などの複数の周波数や広帯域の信号を扱う場合には
トランジスタの特性が過去の履歴に依存するようになる
ため、ノイズマージンの減少、誤動作などの問題を引き
起こす。また、この現象は、トランジスタのドレインラ
グ現象またはドレインコンダクタンス（ＧDS）の周波数
による変動として観測される。ここでは、この現象をド
レインラグと呼ぶ。
【０００５】ドレインラグが起きる原因は、トラップさ
れた電荷による電気力線がＦＥＴのチャネル電荷と連結
するためトラップによるゆっくりした充放電がＦＥＴの
電流を変調することにある。
れた電荷による電気力線がＦＥＴのチャネル電荷と連結
するためトラップによるゆっくりした充放電がＦＥＴの
電流を変調することにある。
【０００６】これを解決するための手段としては、基板
中に存在するトラップからの電気力線が、トランジスタ
機能の中央部を形成するチャネルに伝わらないように、
チャネルの下方に遮蔽層を埋め込む方法が考えられる。
中に存在するトラップからの電気力線が、トランジスタ
機能の中央部を形成するチャネルに伝わらないように、
チャネルの下方に遮蔽層を埋め込む方法が考えられる。
【０００７】例えば、図３はこの方法により作製される
電界効果トランジスタの構造の一例を示す断面説明図で
ある。
電界効果トランジスタの構造の一例を示す断面説明図で
ある。
【０００８】図示される電界効果トランジスタは、内部
にトラップが存在する半絶縁性基板１０１、ｐ型の導電
型半導体層による遮蔽層１０２、ｎ型の導電型半導体層
によるドレイン領域１０４、チャネル領域１０５、およ
びソース領域１０６、ならびに金属によるドレイン電極
１０７、ゲート電極１０８、ソース電極１０９、および
絶縁領域１１０で構成されている。
にトラップが存在する半絶縁性基板１０１、ｐ型の導電
型半導体層による遮蔽層１０２、ｎ型の導電型半導体層
によるドレイン領域１０４、チャネル領域１０５、およ
びソース領域１０６、ならびに金属によるドレイン電極
１０７、ゲート電極１０８、ソース電極１０９、および
絶縁領域１１０で構成されている。
【０００９】この構成により、導電層である遮蔽層１０
２が、チャネル領域１０５とトラップの存在する場所と
の間に設けられ、この導電層の電位を固定することによ
り、トラップからの電気力線を遮断している。
２が、チャネル領域１０５とトラップの存在する場所と
の間に設けられ、この導電層の電位を固定することによ
り、トラップからの電気力線を遮断している。
【００１０】なお、化合物半導体における一般的な半絶
縁性基板９１内には現実的には常にＥＬ2 と称されるト
ラップが存在する。また、このトラップをトランジスタ
のチャネル領域１０５から遠くへ持っていくには、エピ
タキシャル成長法を用いる場合、厚いエピタキシャル成
長層を高純度で形成する必要があるが、ＭＢＥ（分子線
エピタキシャル）などのエピタキシャル成長法を用いて
も高純度層を形成することは困難で、実用的には不可能
に近い。
縁性基板９１内には現実的には常にＥＬ2 と称されるト
ラップが存在する。また、このトラップをトランジスタ
のチャネル領域１０５から遠くへ持っていくには、エピ
タキシャル成長法を用いる場合、厚いエピタキシャル成
長層を高純度で形成する必要があるが、ＭＢＥ（分子線
エピタキシャル）などのエピタキシャル成長法を用いて
も高純度層を形成することは困難で、実用的には不可能
に近い。
【００１１】次に、図２を参照して、遮蔽層の電位固定
について説明する。ここでは、ＭＥＳＦＥＴ（Metal Se
miconductor ＦＥＴ）を例に挙げて説明する。
について説明する。ここでは、ＭＥＳＦＥＴ（Metal Se
miconductor ＦＥＴ）を例に挙げて説明する。
【００１２】図示されている電界効果トランジスタは、
トラップが存在する半絶縁性基板１０１、第２の導電型
半導体層による遮蔽層１０２、第１の導電型半導体層に
よるドレイン領域１０４、チャネル領域１０５、および
ソース領域１０６、ならびに金属部材によるドレイン電
極１０７、ゲート電極１０８、およびソース電極１０９
により構成されているものとする。ここで、第１の導電
型はｎ型であり、また第２の導電型はｐ型であるものと
する。
トラップが存在する半絶縁性基板１０１、第２の導電型
半導体層による遮蔽層１０２、第１の導電型半導体層に
よるドレイン領域１０４、チャネル領域１０５、および
ソース領域１０６、ならびに金属部材によるドレイン電
極１０７、ゲート電極１０８、およびソース電極１０９
により構成されているものとする。ここで、第１の導電
型はｎ型であり、また第２の導電型はｐ型であるものと
する。
【００１３】図示されているように、遮蔽層１０２は各
電極から浮遊しているので、その電位Ｖp は、ソース領
域１０６とドレイン領域１０４との電位によってほぼ決
定される。定常状態での電位ＶpDC には、ドレイン領域
１０４と遮蔽層１０２との間の抵抗Ｒd 、ソース領域１
０６と遮蔽層１０２との間の抵抗Ｒs 、遮蔽層１０２に
対して、ソース領域１０６およびドレイン領域１０４そ
れぞれの重なり面積Ｓs ，Ｓd および単位面積あたりの
各抵抗率ｒs ，ｒd 、ならびに、ソース領域１０６およ
びドレイン領域１０４それぞれの電位Ｖs ，Ｖd とする
と、下記数式１が成り立つ。 ＶpDC ＝｛Ｒs ／（Ｒs ＋Ｒd ）｝( Ｖd −Ｖs ） ＝｛（ｒs Ｓs ／（ｒs Ｓs ＋ｒd Ｓd ）｝( Ｖｄ−Ｖs ）…［１］ 定常の際には、ソース領域１０６およびドレイン領域１
０４それぞれと遮蔽層１０２との間はｐｎ接合であるた
め整流性があり一般に抵抗率ｒs は抵抗率ｒdと比較し
て非常に小さいので、電位ＶpDC は、面積Ｓs ，Ｓd の
値にかかわらずソース領域１０６の電位Ｖs の“０Ｖ”
に近い値となる。
電極から浮遊しているので、その電位Ｖp は、ソース領
域１０６とドレイン領域１０４との電位によってほぼ決
定される。定常状態での電位ＶpDC には、ドレイン領域
１０４と遮蔽層１０２との間の抵抗Ｒd 、ソース領域１
０６と遮蔽層１０２との間の抵抗Ｒs 、遮蔽層１０２に
対して、ソース領域１０６およびドレイン領域１０４そ
れぞれの重なり面積Ｓs ，Ｓd および単位面積あたりの
各抵抗率ｒs ，ｒd 、ならびに、ソース領域１０６およ
びドレイン領域１０４それぞれの電位Ｖs ，Ｖd とする
と、下記数式１が成り立つ。 ＶpDC ＝｛Ｒs ／（Ｒs ＋Ｒd ）｝( Ｖd −Ｖs ） ＝｛（ｒs Ｓs ／（ｒs Ｓs ＋ｒd Ｓd ）｝( Ｖｄ−Ｖs ）…［１］ 定常の際には、ソース領域１０６およびドレイン領域１
０４それぞれと遮蔽層１０２との間はｐｎ接合であるた
め整流性があり一般に抵抗率ｒs は抵抗率ｒdと比較し
て非常に小さいので、電位ＶpDC は、面積Ｓs ，Ｓd の
値にかかわらずソース領域１０６の電位Ｖs の“０Ｖ”
に近い値となる。
【００１４】一方、過渡状態の場合、例えば、ドレイン
電圧をソース領域１０６の電位Ｖsの“０Ｖ”から一気
に電位Ｖd に変化させた場合には、遮蔽層１０２の過渡
的電位ＶpTR は、図１に示される遮蔽層１０２に対する
ソース領域１０６およびドレイン領域１０４それぞれと
の間の容量Ｃs ，Ｃd で決まる。ここで、単位面積あた
りの各容量ｃs ，ｃd に対して、初期状態では過渡的電
位ＶpTR が“０Ｖ”であったので、ドレイン電圧印加直
後の過渡的電位ＶpTR には下記数式２が成り立つ。 ＶpTR ＝｛Ｃd ／（Ｃs ＋Ｃd ）｝（Ｖd −Ｖs ） ＝［（ｃd Ｓd ）／｛（ｃs Ｓs ）＋（ｃd Ｓd ）｝］（Ｖd −Ｖs ） …［２］ ここで、ドレイン領域１０４側では、遮蔽層１０２と基
板１０１との間に空乏層が存在するものの、ソース領域
１０６およびドレイン領域１０４それぞれと遮蔽層１０
２との間の距離に比較すると、空乏層の幅は小さく、空
乏層が単位面積当たりの容量ｃd に与える影響は、無視
することができ、容量ｃs は容量ｃd と等しくすること
ができる。従って、下記数式３が成り立つ。 ＶpTR ＝｛Ｓd ／（Ｓs ＋Ｓd ）｝（Ｖd −Ｖs ） …［３］ 過渡的電位ＶpTR はトラップでの充放電によりゆっくり
と遷移するが、この変動がチャネルの電流を変調して周
波数分散を引き起こす。従って、遮蔽層１０２と重なり
合うドレイン領域１０４の重なり合い面積Ｓd ／（Ｓs
＋Ｓd ）をゼロに近づければ、過渡的な電位変動をゼロ
に近づけることが出来る。すなわち図２に示されるよう
に、ソース領域１０６の重なり合い面積Ｓs に対してド
レイン領域１０４の重なり合い面積Ｓd を狭くすること
により、周波数分散を抑制することができる。
電圧をソース領域１０６の電位Ｖsの“０Ｖ”から一気
に電位Ｖd に変化させた場合には、遮蔽層１０２の過渡
的電位ＶpTR は、図１に示される遮蔽層１０２に対する
ソース領域１０６およびドレイン領域１０４それぞれと
の間の容量Ｃs ，Ｃd で決まる。ここで、単位面積あた
りの各容量ｃs ，ｃd に対して、初期状態では過渡的電
位ＶpTR が“０Ｖ”であったので、ドレイン電圧印加直
後の過渡的電位ＶpTR には下記数式２が成り立つ。 ＶpTR ＝｛Ｃd ／（Ｃs ＋Ｃd ）｝（Ｖd −Ｖs ） ＝［（ｃd Ｓd ）／｛（ｃs Ｓs ）＋（ｃd Ｓd ）｝］（Ｖd −Ｖs ） …［２］ ここで、ドレイン領域１０４側では、遮蔽層１０２と基
板１０１との間に空乏層が存在するものの、ソース領域
１０６およびドレイン領域１０４それぞれと遮蔽層１０
２との間の距離に比較すると、空乏層の幅は小さく、空
乏層が単位面積当たりの容量ｃd に与える影響は、無視
することができ、容量ｃs は容量ｃd と等しくすること
ができる。従って、下記数式３が成り立つ。 ＶpTR ＝｛Ｓd ／（Ｓs ＋Ｓd ）｝（Ｖd −Ｖs ） …［３］ 過渡的電位ＶpTR はトラップでの充放電によりゆっくり
と遷移するが、この変動がチャネルの電流を変調して周
波数分散を引き起こす。従って、遮蔽層１０２と重なり
合うドレイン領域１０４の重なり合い面積Ｓd ／（Ｓs
＋Ｓd ）をゼロに近づければ、過渡的な電位変動をゼロ
に近づけることが出来る。すなわち図２に示されるよう
に、ソース領域１０６の重なり合い面積Ｓs に対してド
レイン領域１０４の重なり合い面積Ｓd を狭くすること
により、周波数分散を抑制することができる。
【００１５】次に遮蔽層のパターンニング法のプロセス
について述べる。ここで遮蔽層１０２の導電型はｐ型で
あり、チャネル領域１０５の導電型であるｎ型と反対で
あるものとする。
について述べる。ここで遮蔽層１０２の導電型はｐ型で
あり、チャネル領域１０５の導電型であるｎ型と反対で
あるものとする。
【００１６】まず、最初のプロセスは、遮蔽層１０２と
なる領域とチャネル領域１０５とをイオン注入により作
成後、ゲート電極１０８を形成する。このゲート電極１
０８は、後述する遮蔽層１０２形成用のイオン注入のマ
スクになるような金属（Ａu等）を選ぶ。次のプロセス
は、ゲート電極１０８の側壁に酸化膜をつけた後、ソー
ス領域１０６からゲート電極１０８上にかけてレジスト
を塗布する。このときゲート電極１０８上にレジストの
端があればよい。このレジストの厚さは、遮蔽層の形成
時に使用するイオン注入のマスクとなるように十分厚く
なければならない。
なる領域とチャネル領域１０５とをイオン注入により作
成後、ゲート電極１０８を形成する。このゲート電極１
０８は、後述する遮蔽層１０２形成用のイオン注入のマ
スクになるような金属（Ａu等）を選ぶ。次のプロセス
は、ゲート電極１０８の側壁に酸化膜をつけた後、ソー
ス領域１０６からゲート電極１０８上にかけてレジスト
を塗布する。このときゲート電極１０８上にレジストの
端があればよい。このレジストの厚さは、遮蔽層の形成
時に使用するイオン注入のマスクとなるように十分厚く
なければならない。
【００１７】次のプロセスは、そのレジストおよびゲー
ト電極をマスクにして、チャネルと同一型の導電型のイ
オン注入を行う。このとき、遮蔽層１０２の導電型がチ
ャネル領域１０５の導電型に変わるように注入エネルギ
ーを制御してイオンは深めに注入される。これで、遮蔽
層１０２が完成する。
ト電極をマスクにして、チャネルと同一型の導電型のイ
オン注入を行う。このとき、遮蔽層１０２の導電型がチ
ャネル領域１０５の導電型に変わるように注入エネルギ
ーを制御してイオンは深めに注入される。これで、遮蔽
層１０２が完成する。
【００１８】次のプロセスは、チャネル領域１０５と導
通する程度に、ソース領域１０６とドレイン領域１０４
とにチャネル領域１０５と同じ導電型で浅目にイオン注
入を行う。
通する程度に、ソース領域１０６とドレイン領域１０４
とにチャネル領域１０５と同じ導電型で浅目にイオン注
入を行う。
【００１９】その後のプロセスは、ゲートの側壁酸化膜
を除去し、ゲート端での電界緩和効果のために、ゲート
端からソース領域１０６およびドレイン領域１０４にか
けてチャネル領域１０５と同じ導電型でイオン注入を行
う。最後にドレイン電極１０７およびソース電極１０９
を形成してプロセスは終了する。
を除去し、ゲート端での電界緩和効果のために、ゲート
端からソース領域１０６およびドレイン領域１０４にか
けてチャネル領域１０５と同じ導電型でイオン注入を行
う。最後にドレイン電極１０７およびソース電極１０９
を形成してプロセスは終了する。
【００２０】この構造により、遮蔽層１０２は、常にソ
ース電位とほぼ同じ電位を保持しているので、ソース領
域１０６との容量Ｃs の増大は回路の高速性を損なうこ
とはないが、遮蔽層１０２の電位はドレイン電位に対し
て変動するので、ドレイン領域との容量Ｃd の増大は高
速動作の阻害要因となる。また、遮蔽層１０２によるト
ラップの遮蔽効果とドレイン領域１０４に対する容量Ｃ
d の増大とは、相反するものである。ところで、電荷の
トラップを遮蔽するためには、チャネル領域１０５のみ
遮蔽層１０２があればよい。
ース電位とほぼ同じ電位を保持しているので、ソース領
域１０６との容量Ｃs の増大は回路の高速性を損なうこ
とはないが、遮蔽層１０２の電位はドレイン電位に対し
て変動するので、ドレイン領域との容量Ｃd の増大は高
速動作の阻害要因となる。また、遮蔽層１０２によるト
ラップの遮蔽効果とドレイン領域１０４に対する容量Ｃ
d の増大とは、相反するものである。ところで、電荷の
トラップを遮蔽するためには、チャネル領域１０５のみ
遮蔽層１０２があればよい。
【００２１】
【発明が解決しようとする課題】上述した、従来の電界
効果トランジスタ（ＦＥＴ）では、チャネル領域とトラ
ップの存在する場所との間に遮蔽層として導電層が設け
られ、この遮蔽層とソース領域とのオーバーラップ面積
がドレイン領域とのオーバーラップ面積より、実質的に
広く形成されている。この構造により、遮蔽層とソース
領域との間の容量を遮蔽層とドレイン領域との間の容量
より大きくすることができ、遮蔽層の電位が常にソース
領域の電位に固定される。その結果、ドレイン電圧変化
後の遮蔽層の電位が変動せず、ドレイン電流の変動を抑
えている。
効果トランジスタ（ＦＥＴ）では、チャネル領域とトラ
ップの存在する場所との間に遮蔽層として導電層が設け
られ、この遮蔽層とソース領域とのオーバーラップ面積
がドレイン領域とのオーバーラップ面積より、実質的に
広く形成されている。この構造により、遮蔽層とソース
領域との間の容量を遮蔽層とドレイン領域との間の容量
より大きくすることができ、遮蔽層の電位が常にソース
領域の電位に固定される。その結果、ドレイン電圧変化
後の遮蔽層の電位が変動せず、ドレイン電流の変動を抑
えている。
【００２２】通常、このようにソース側とドレイン側と
で非対称に遮蔽層を形成する場合、ドレイン電極と遮蔽
層とがオーバーラップを持つ限りにおいて、できるだけ
広い面積の遮蔽層を絶縁化するように、ドレイン電極上
から絶縁用のイオン注入を行う。
で非対称に遮蔽層を形成する場合、ドレイン電極と遮蔽
層とがオーバーラップを持つ限りにおいて、できるだけ
広い面積の遮蔽層を絶縁化するように、ドレイン電極上
から絶縁用のイオン注入を行う。
【００２３】しかし、この方法では、わずかにオーバー
ラップがあるようにマスク用のレジストをドレイン電極
上に乗せなければならなくなり、マスクの高度の設計精
度が要求される。また、絶縁化が成功できたとしても、
依然、ドレイン電極およびゲート電極の間の下方にある
遮蔽層とドレイン電極との間に寄生容量が存在し、高周
波特性を劣化させるという問題点がある。
ラップがあるようにマスク用のレジストをドレイン電極
上に乗せなければならなくなり、マスクの高度の設計精
度が要求される。また、絶縁化が成功できたとしても、
依然、ドレイン電極およびゲート電極の間の下方にある
遮蔽層とドレイン電極との間に寄生容量が存在し、高周
波特性を劣化させるという問題点がある。
【００２４】従って、本発明は、トラップの遮蔽効果の
ある条件において、ドレイン領域に対する容量Ｃd を最
小にする製造方法を目的とし、この製造された構造によ
り高速性の低下を最低限に抑えている。
ある条件において、ドレイン領域に対する容量Ｃd を最
小にする製造方法を目的とし、この製造された構造によ
り高速性の低下を最低限に抑えている。
【００２５】すなわち、本発明の課題は、基板中のトラ
ップに存在する電荷の充放電によるトランジスタの特性
への影響を最小に抑えるため、遮蔽層とドレイン電極と
の間の寄生容量を最小限にして高周波特性を維持し、か
つドレインラグを防止できる電界効果トランジスタの構
造、およびこの構造を容易に得ることができる製造方法
を提供することである。
ップに存在する電荷の充放電によるトランジスタの特性
への影響を最小に抑えるため、遮蔽層とドレイン電極と
の間の寄生容量を最小限にして高周波特性を維持し、か
つドレインラグを防止できる電界効果トランジスタの構
造、およびこの構造を容易に得ることができる製造方法
を提供することである。
【００２６】
【課題を解決するための手段】本発明による電界効果ト
ランジスタは、半絶縁性基板上に形成された半導体層の
表面領域に第１の導電型半導体層のソース領域およびド
レイン領域が形成されソース領域およびドレイン領域に
挟まれたチャネル領域上にゲート電極が形成されている
電界効果トランジスタにおいて、前記ソース領域および
前記チャネル領域の下方にこれらの領域から離間して低
抵抗半導体により形成される第２の導電型半導体層の遮
蔽部を備え、前記ドレイン領域が下方の該遮蔽部に達す
るまで形成されている。
ランジスタは、半絶縁性基板上に形成された半導体層の
表面領域に第１の導電型半導体層のソース領域およびド
レイン領域が形成されソース領域およびドレイン領域に
挟まれたチャネル領域上にゲート電極が形成されている
電界効果トランジスタにおいて、前記ソース領域および
前記チャネル領域の下方にこれらの領域から離間して低
抵抗半導体により形成される第２の導電型半導体層の遮
蔽部を備え、前記ドレイン領域が下方の該遮蔽部に達す
るまで形成されている。
【００２７】また、本発明による電界効果トランジスタ
の製造方法は、まず、ソース領域、ドレイン領域および
チャネル領域の下方にこれらの領域から離間して第２の
導電型半導体層による遮蔽用の低抵抗半導体層を形成
し、次いで、ソース領域からゲート電極上にかけてレジ
ストをのせて、イオン注入法により前記ドレイン領域側
のゲート端からドレイン領域下の遮蔽用の前記低抵抗半
導体層に達するまで第１の導電型半導体層を形成してい
る。
の製造方法は、まず、ソース領域、ドレイン領域および
チャネル領域の下方にこれらの領域から離間して第２の
導電型半導体層による遮蔽用の低抵抗半導体層を形成
し、次いで、ソース領域からゲート電極上にかけてレジ
ストをのせて、イオン注入法により前記ドレイン領域側
のゲート端からドレイン領域下の遮蔽用の前記低抵抗半
導体層に達するまで第１の導電型半導体層を形成してい
る。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２９】図１は、本発明の実施の一形態を製造プロ
セス示す断面説明図である。
セス示す断面説明図である。
【００３０】図１（Ａ）に示される状態までのプロセス
において、まず遮蔽層２は、ｐ型とし、加速エネルギー
５０ｋｅＶおよびドーズ量４．０×１０12ｃｍ-2のベリ
リューム（Ｂe ）イオン注入で形成される。次に、チャ
ネル層３は、加速エネルギー３０ｋｅＶ、ドーズ量１．
０×１０13ｃｍ-2でのケイ素（Ｓi ）イオン注入で形成
される。
において、まず遮蔽層２は、ｐ型とし、加速エネルギー
５０ｋｅＶおよびドーズ量４．０×１０12ｃｍ-2のベリ
リューム（Ｂe ）イオン注入で形成される。次に、チャ
ネル層３は、加速エネルギー３０ｋｅＶ、ドーズ量１．
０×１０13ｃｍ-2でのケイ素（Ｓi ）イオン注入で形成
される。
【００３１】次いで素子間の分離のため、ボロン（Ｂ）
イオン注入が加速エネルギー１００ｋｅＶ、ドーズ量
１．０×１０12ｃｍ-2で行われ、絶縁領域１０が素子の
境界部分に形成される。ゲート電極４は、スパッタ法を
用いて金（Ａu ）を０．５μｍの厚さに堆積し、プラズ
マエッチングで形成される。次にゲート電極４の側壁に
は、酸化膜１１（Ｓi Ｏ2 ）が付着される。
イオン注入が加速エネルギー１００ｋｅＶ、ドーズ量
１．０×１０12ｃｍ-2で行われ、絶縁領域１０が素子の
境界部分に形成される。ゲート電極４は、スパッタ法を
用いて金（Ａu ）を０．５μｍの厚さに堆積し、プラズ
マエッチングで形成される。次にゲート電極４の側壁に
は、酸化膜１１（Ｓi Ｏ2 ）が付着される。
【００３２】図１（Ｂ）に示される状態までのプロセス
においては、ソース領域６に予定される領域からゲート
電極４の上面にかけてレジスト１２が塗布される。レジ
スト１２の厚さは１．５μｍとした。この際、レジスト
１２の端はゲート電極４上にあればよい。
においては、ソース領域６に予定される領域からゲート
電極４の上面にかけてレジスト１２が塗布される。レジ
スト１２の厚さは１．５μｍとした。この際、レジスト
１２の端はゲート電極４上にあればよい。
【００３３】次に、レジスト１２およびゲート電極４を
マスクにして加速エネルギー１００ｋｅＶ、ドーズ量
１．０×１０14ｃｍ-2でケイ素（Ｓi ）イオン注入が行
われ、ｎ＋型のドレイン領域５が形成される。この際、
遮蔽層２の導電型がチャネル領域３の導電型に変わるよ
うに注入条件が制御され深めに注入される。またゲート
電極４である金（Ａu ）は、０．５μｍとマスクとして
十分に厚く、ゲート電極４の下にイオン注入されること
はない。これで、遮蔽層２が完成する。
マスクにして加速エネルギー１００ｋｅＶ、ドーズ量
１．０×１０14ｃｍ-2でケイ素（Ｓi ）イオン注入が行
われ、ｎ＋型のドレイン領域５が形成される。この際、
遮蔽層２の導電型がチャネル領域３の導電型に変わるよ
うに注入条件が制御され深めに注入される。またゲート
電極４である金（Ａu ）は、０．５μｍとマスクとして
十分に厚く、ゲート電極４の下にイオン注入されること
はない。これで、遮蔽層２が完成する。
【００３４】図１（Ｃ）に示される状態までのプロセス
においては、レジスト１２およびゲート電極４をマスク
にして、チャネル領域３と導通する程度に加速エネルギ
ー３０ｋｅＶ、ドーズ量１．０×１０14ｃｍ-2で浅めに
ケイ素（Ｓi ）イオン注入を行いソース領域６を形成す
る。
においては、レジスト１２およびゲート電極４をマスク
にして、チャネル領域３と導通する程度に加速エネルギ
ー３０ｋｅＶ、ドーズ量１．０×１０14ｃｍ-2で浅めに
ケイ素（Ｓi ）イオン注入を行いソース領域６を形成す
る。
【００３５】その後、図１（Ｄ）に示される状態までの
プロセスにおいては、ゲート電極４の側壁の酸化膜１１
を除去し、ゲート電極４の端部での電界緩和効果のため
に、ゲート電極４の端部からドレイン領域５およびソー
ス領域６それぞれにかけて加速エネルギー５０ｋｅＶ、
ドーズ量２．５×１０13ｃｍ-2でケイ素（Ｓi ）イオン
注入を行い、ｎ−型領域７が形成される。イオン注入
後、各注入の活性化の為に、窒素雰囲気中、９００℃、
０．１秒のランプアニールを行う。最後に、合金（Ａu
Ｇe Ｎi ）でドレイン電極８およびソース電極９を形成
して完成する。
プロセスにおいては、ゲート電極４の側壁の酸化膜１１
を除去し、ゲート電極４の端部での電界緩和効果のため
に、ゲート電極４の端部からドレイン領域５およびソー
ス領域６それぞれにかけて加速エネルギー５０ｋｅＶ、
ドーズ量２．５×１０13ｃｍ-2でケイ素（Ｓi ）イオン
注入を行い、ｎ−型領域７が形成される。イオン注入
後、各注入の活性化の為に、窒素雰囲気中、９００℃、
０．１秒のランプアニールを行う。最後に、合金（Ａu
Ｇe Ｎi ）でドレイン電極８およびソース電極９を形成
して完成する。
【００３６】このプロセスにより製造された電界効果ト
ランジスタは、図１（Ｄ）に示されるように、半絶縁性
基板１の上に形成された半導体層の表面領域にｎ＋型の
導電型半導体層のソース領域６およびドレイン領域５、
ならびにソース領域６およびドレイン領域５に挟まれた
ｎ型の導電型半導体層のチャネル領域３が形成され、ソ
ース領域６およびチャネル領域３の下方にこれらの領域
から離間して低抵抗半導体により形成されるｐ＋型の導
電型半導体層の遮蔽層２を備えると共に、ドレイン領域
５が下方の遮蔽層２に達するまで形成されている構造を
有する。
ランジスタは、図１（Ｄ）に示されるように、半絶縁性
基板１の上に形成された半導体層の表面領域にｎ＋型の
導電型半導体層のソース領域６およびドレイン領域５、
ならびにソース領域６およびドレイン領域５に挟まれた
ｎ型の導電型半導体層のチャネル領域３が形成され、ソ
ース領域６およびチャネル領域３の下方にこれらの領域
から離間して低抵抗半導体により形成されるｐ＋型の導
電型半導体層の遮蔽層２を備えると共に、ドレイン領域
５が下方の遮蔽層２に達するまで形成されている構造を
有する。
【００３７】
【発明の効果】以上説明したように本発明によれば、ソ
ース領域およびチャネル領域の下方にこれらの領域から
離間して低抵抗半導体により形成されるｐ型の導電型半
導体層の遮蔽部と、下方のこの遮蔽部に達するまで深く
形成されているドレイン領域とを備えている電界効果ト
ランジスタが得られる。
ース領域およびチャネル領域の下方にこれらの領域から
離間して低抵抗半導体により形成されるｐ型の導電型半
導体層の遮蔽部と、下方のこの遮蔽部に達するまで深く
形成されているドレイン領域とを備えている電界効果ト
ランジスタが得られる。
【００３８】この構造により、遮蔽層に対するソース領
域とのオーバーラップ面積をドレイン領域とのオーバー
ラップ面積より実質的に広くしているので、遮蔽層とド
レイン領域との間の寄生容量を小さくすることができ、
この結果、高周波特性の劣化が防止できると共に、ドレ
インラグを防止することができる。
域とのオーバーラップ面積をドレイン領域とのオーバー
ラップ面積より実質的に広くしているので、遮蔽層とド
レイン領域との間の寄生容量を小さくすることができ、
この結果、高周波特性の劣化が防止できると共に、ドレ
インラグを防止することができる。
【００３９】また、ゲート電極上にレジストの端部を合
わすことを利用して、遮蔽層を自己整合的に容易に形成
する製造方法が得られる。この製造方法により、その遮
蔽層とドレイン領域との間の寄生容量を最も小さくする
ことが容易にできる。
わすことを利用して、遮蔽層を自己整合的に容易に形成
する製造方法が得られる。この製造方法により、その遮
蔽層とドレイン領域との間の寄生容量を最も小さくする
ことが容易にできる。
【図１】本発明の実施の一形態の製造プロセスを示す断
面説明図である。
面説明図である。
【図２】遮蔽層の電位固定について説明する断面説明図
である。
である。
【図３】従来の一改良案を示す断面説明図である。
１ 半絶縁性基板 ２ 遮蔽層 ３ チャネル領域 ４ ゲート電極 ５ ドレイン領域 ６ ソース領域 ７ ｎ−型領域 ８ ドレイン電極 ９ ソース電極 １０ 絶縁領域 １１ 酸化膜 １２ レジスト
Claims (4)
- 【請求項１】 半絶縁性基板上に形成された半導体層の
表面領域に第１の導電型半導体層のソース領域およびド
レイン領域が形成され、ソース領域およびドレイン領域
に挟まれたチャネル領域上にゲート電極が形成される電
界効果トランジスタにおいて、前記ソース領域および前
記チャネル領域の下方にこれらの領域から離間して低抵
抗半導体により形成される第２の導電型半導体層の遮蔽
部を備え、前記ドレイン領域が下方の該遮蔽部に達する
まで形成されていることを特徴とする電界効果トランジ
スタ。 - 【請求項２】 請求項１において、前記遮蔽部を形成す
る第２の導電型半導体層は、低抵抗半導体層に第２の導
電型不純物をドープして生成された半導体層であること
を特徴とする電界効果トランジスタ。 - 【請求項３】 請求項１において、前記ゲート電極が金
（Ａu ）であることを特徴とする電界効果トランジス
タ。 - 【請求項４】 半絶縁性基板上に形成された半導体層の
表面領域に第１の導電型半導体層のソース領域およびド
レイン領域が形成され、ソース領域およびドレイン領域
に挟まれたチャネル領域上にゲート電極が形成される電
界効果トランジスタの製造方法において、まず、ソース
領域、ドレイン領域およびチャネル領域の下方にこれら
の領域から離間して第２の導電型半導体層による遮蔽用
の低抵抗半導体層を形成し、次いで、ソース領域からゲ
ート電極上にかけてレジストをのせて、イオン注入法に
より前記ドレイン領域側のゲート端からドレイン領域下
の遮蔽用の前記低抵抗半導体層に達するまで第１の導電
型半導体層を形成することを特徴とする電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262996A JP2763025B2 (ja) | 1996-04-15 | 1996-04-15 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262996A JP2763025B2 (ja) | 1996-04-15 | 1996-04-15 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283536A JPH09283536A (ja) | 1997-10-31 |
| JP2763025B2 true JP2763025B2 (ja) | 1998-06-11 |
Family
ID=14059744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9262996A Expired - Lifetime JP2763025B2 (ja) | 1996-04-15 | 1996-04-15 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763025B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803287B2 (en) | 1999-09-24 | 2004-10-12 | Nec Corporation | Method for forming a semiconductor device having contact wires of different sectional areas |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314731B1 (ko) * | 1998-10-28 | 2002-06-20 | 박종섭 | 멀티비트플래쉬메모리장치의제조방법 |
| US6956239B2 (en) * | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
-
1996
- 1996-04-15 JP JP9262996A patent/JP2763025B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803287B2 (en) | 1999-09-24 | 2004-10-12 | Nec Corporation | Method for forming a semiconductor device having contact wires of different sectional areas |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283536A (ja) | 1997-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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