JPS62291975A - 高周波半導体装置 - Google Patents
高周波半導体装置Info
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- JPS62291975A JPS62291975A JP13650686A JP13650686A JPS62291975A JP S62291975 A JPS62291975 A JP S62291975A JP 13650686 A JP13650686 A JP 13650686A JP 13650686 A JP13650686 A JP 13650686A JP S62291975 A JPS62291975 A JP S62291975A
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- gaas
- electrode
- fet
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- 239000000758 substrate Substances 0.000 claims abstract description 24
- 150000001875 compounds Chemical class 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 32
- 239000004020 conductor Substances 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 abstract 3
- 238000005498 polishing Methods 0.000 description 8
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、ＦＥＴとストリップ線路がＧ ａ Ａ ８等
の化合物半導体基板上に一体形成された高周波半導体装
置に関する。
の化合物半導体基板上に一体形成された高周波半導体装
置に関する。
従来の技術
１０ＧＨｚ以上の高周波においては、半絶縁性Ｇ ａ
Ａ ｓ基板を誘電体として用いることによりストリップ
線路をコンパクトに形成できるので、ＦＥＴとストリッ
プ線路を同−Ｇ ａ Ａ ｓ基板上に一体形成してもチ
ップサイズはそれほど大きくならず、しかもＦＥＴの入
出力インピーダンスをストリップ線路を用いたインピー
ダンス整合回路に上り５０Ωにスムーズに上げられ、損
失の少ない高周波回路を構成できる。半絶縁性Ｇ ａ
Ａ ｓ基板にＦＥＴとストリップ線路を一体形成したこ
の種の高周波半導体装置は、表面にある接地すべき電極
（ノース接地で用いる場合にはＦＥＴのソース電極、ゲ
ート接地する場合にはＦＥＴのゲート電極等）をどうい
う方法で半絶縁性Ｇ ａ Ａ ｓ基板裏面の接地電極に
接続するかが大きな問題となる。
Ａ ｓ基板を誘電体として用いることによりストリップ
線路をコンパクトに形成できるので、ＦＥＴとストリッ
プ線路を同−Ｇ ａ Ａ ｓ基板上に一体形成してもチ
ップサイズはそれほど大きくならず、しかもＦＥＴの入
出力インピーダンスをストリップ線路を用いたインピー
ダンス整合回路に上り５０Ωにスムーズに上げられ、損
失の少ない高周波回路を構成できる。半絶縁性Ｇ ａ
Ａ ｓ基板にＦＥＴとストリップ線路を一体形成したこ
の種の高周波半導体装置は、表面にある接地すべき電極
（ノース接地で用いる場合にはＦＥＴのソース電極、ゲ
ート接地する場合にはＦＥＴのゲート電極等）をどうい
う方法で半絶縁性Ｇ ａ Ａ ｓ基板裏面の接地電極に
接続するかが大きな問題となる。
基板表面にあるＦＥＴのソース電啄等を接地する場合ニ
は、ボンディング・ワイヤーもしくは基板のパイヤホー
ルを用いる方法が一般に用いられている。パイヤホール
を用いて接地する場合には、半絶縁性Ｇ ａ Ａ ｓ基
板の厚みは薄い程形成が容易となるが、ス） ＩＪツブ
線路の損失は半絶縁性ＧａＡｓ基板が薄い程大きくなる
為、一般的には１５０μｍ程度の厚さに裏面側より研磨
される。しかしながら、パイヤホールを用いた接地方法
は、裏面側よりバイアホールが完全に裏面に貫通するま
で研磨する必要があり、パイヤホールに表面から形成し
た電極が研磨時に損傷をうけやすく、裏面の接地電極と
の接続が難しい。又、半絶縁性Ｇ ａ Ａ ｓ基板の厚
みが１５０μｍ程度と薄く基板の機械的強度が不足する
等、素子を安定に形成する上で大きな問題があった。
は、ボンディング・ワイヤーもしくは基板のパイヤホー
ルを用いる方法が一般に用いられている。パイヤホール
を用いて接地する場合には、半絶縁性Ｇ ａ Ａ ｓ基
板の厚みは薄い程形成が容易となるが、ス） ＩＪツブ
線路の損失は半絶縁性ＧａＡｓ基板が薄い程大きくなる
為、一般的には１５０μｍ程度の厚さに裏面側より研磨
される。しかしながら、パイヤホールを用いた接地方法
は、裏面側よりバイアホールが完全に裏面に貫通するま
で研磨する必要があり、パイヤホールに表面から形成し
た電極が研磨時に損傷をうけやすく、裏面の接地電極と
の接続が難しい。又、半絶縁性Ｇ ａ Ａ ｓ基板の厚
みが１５０μｍ程度と薄く基板の機械的強度が不足する
等、素子を安定に形成する上で大きな問題があった。
第２図は、従来のバイアホールを用いた高周波半導体装
置の平面図及び断面構造図である。第２図ａ）に示しだ
平面図において、半絶縁性のＧａＡｓ基板上には入力側
整合回路１、出力側整合回路２及びＦＥＴ３が一体形成
されており、ＦＥＴ０入力及び出力インピーダンスは整
合回路により６ｏΩまで引き上げられる。第２図ｂ）は
、第２図ａ）のＡ−Ａ／線での断面構造図である。半絶
縁性ＧａＡ ｓ層４の表面部には活性層５、ドレイン領
域６及びソース領域７とから構成されるＦＥＴが形成さ
れ、それぞれゲート電極Ｇ、ドレイン電槙り、７−ス電
極Ｓとして外部に接続される。表面側よｐｖ溝８が形成
され、ソース電極ＳはとのＶ溝８の側面部にも連続的に
形成され、バイアホールとして機能する。半絶縁性Ｇ
ａ Ａ ｓ層４は、表面側に素子が形成された後、裏面
側よｐ１５０１１ｍ程度の厚さまで薄く研磨され、■溝
８を裏面まで貫通状態にし、裏面接地電極９を形成しソ
ース電極Ｓと接続する。
置の平面図及び断面構造図である。第２図ａ）に示しだ
平面図において、半絶縁性のＧａＡｓ基板上には入力側
整合回路１、出力側整合回路２及びＦＥＴ３が一体形成
されており、ＦＥＴ０入力及び出力インピーダンスは整
合回路により６ｏΩまで引き上げられる。第２図ｂ）は
、第２図ａ）のＡ−Ａ／線での断面構造図である。半絶
縁性ＧａＡ ｓ層４の表面部には活性層５、ドレイン領
域６及びソース領域７とから構成されるＦＥＴが形成さ
れ、それぞれゲート電極Ｇ、ドレイン電槙り、７−ス電
極Ｓとして外部に接続される。表面側よｐｖ溝８が形成
され、ソース電極ＳはとのＶ溝８の側面部にも連続的に
形成され、バイアホールとして機能する。半絶縁性Ｇ
ａ Ａ ｓ層４は、表面側に素子が形成された後、裏面
側よｐ１５０１１ｍ程度の厚さまで薄く研磨され、■溝
８を裏面まで貫通状態にし、裏面接地電極９を形成しソ
ース電極Ｓと接続する。
発明が解決しようとする問題点
第２図に示した従来の高周波半導体装置においては、表
面に素子を形成しＶ溝８にソース電極Ｓを配置した後半
絶縁性Ｇ ａ Ａ ａ層４の裏面より研磨し、Ｖ溝８を
裏面まで貫通状態にする為、ソース電極Ｓが研磨時に破
損し易く、しかも裏面接地電極９とソース電極Ｓとの接
続が不安定となシ接続抵抗が大きくなる。又、ウェーハ
ーを均一に研磨することは非常に困難で、■溝８がウェ
ーハー内で裏面に貫通しない領域も存在し、歩留りを低
下させる原因となる。さらに、研磨後の半絶縁性ＧａＡ
ｓ層４は１５０μｍ程度となるがこの厚みでは機械的強
度が不足し、チップ及びウェーハーの取り扱いに注意し
ないと割れの原因となるなど、高周波半導体装置の特性
をそろえ、しかも安定に製作することは極めて困難であ
った。
面に素子を形成しＶ溝８にソース電極Ｓを配置した後半
絶縁性Ｇ ａ Ａ ａ層４の裏面より研磨し、Ｖ溝８を
裏面まで貫通状態にする為、ソース電極Ｓが研磨時に破
損し易く、しかも裏面接地電極９とソース電極Ｓとの接
続が不安定となシ接続抵抗が大きくなる。又、ウェーハ
ーを均一に研磨することは非常に困難で、■溝８がウェ
ーハー内で裏面に貫通しない領域も存在し、歩留りを低
下させる原因となる。さらに、研磨後の半絶縁性ＧａＡ
ｓ層４は１５０μｍ程度となるがこの厚みでは機械的強
度が不足し、チップ及びウェーハーの取り扱いに注意し
ないと割れの原因となるなど、高周波半導体装置の特性
をそろえ、しかも安定に製作することは極めて困難であ
った。
本発明はかかる点に鑑みてなされたもので、バイアホー
ルを介して表面にちる電極を接地する場合、接続抵抗等
の変動が小さく安定で、しかも裏面を研磨しても歩留り
の低下することが小さく、しかも十分な機械的強度を有
した高周波半導体装置を提供することを目的としている
。
ルを介して表面にちる電極を接地する場合、接続抵抗等
の変動が小さく安定で、しかも裏面を研磨しても歩留り
の低下することが小さく、しかも十分な機械的強度を有
した高周波半導体装置を提供することを目的としている
。
問題点を解決するための手段
本発明は上記間頂点を解決するため、ＦＥＴとス） Ｉ
Ｊノブ線路を同一化合物半導体基板上に一体形成した高
周波半導体装置において、基板を導電性を有する低抵抗
のＧ ａ Ａ ｓ等の第１化合物半導体層と、第１化合
物半導体層上に形成された半絶縁性のＧ ａ Ａ ｓ等
の第２化合物半導体層とから襦成し、基板主面側より第
２化合物半導体層を貫通し第１化合物半導体層に達する
凹部を形成し、この凹部に形成した金属電極を介して、
ＦＥＴのソース電極又はゲート電極を第１ Ｇ ａ Ａ
ｉｔ層と電気的に接続する。
Ｊノブ線路を同一化合物半導体基板上に一体形成した高
周波半導体装置において、基板を導電性を有する低抵抗
のＧ ａ Ａ ｓ等の第１化合物半導体層と、第１化合
物半導体層上に形成された半絶縁性のＧ ａ Ａ ｓ等
の第２化合物半導体層とから襦成し、基板主面側より第
２化合物半導体層を貫通し第１化合物半導体層に達する
凹部を形成し、この凹部に形成した金属電極を介して、
ＦＥＴのソース電極又はゲート電極を第１ Ｇ ａ Ａ
ｉｔ層と電気的に接続する。
作 用
本発明は上記した構成により、ストリップ線路の特性は
第２ Ｇ ａ Ａ ｓ層の厚さによって決定され、第１
ＧａＡｓ層は裏面導体として作用するので、研磨により
半絶縁性の第２ＧａＡｇ層を研磨により薄くする必要が
なく、研磨は導電性を有する第１Ｇ ａ Ａ ｓ層のみ
で良い。しかも、凹部が裏面に貫通するまで薄く研磨す
る必要はないので基板として十分な機械的強度を保持で
き割れ等の問題を大福に軽減できる。
第２ Ｇ ａ Ａ ｓ層の厚さによって決定され、第１
ＧａＡｓ層は裏面導体として作用するので、研磨により
半絶縁性の第２ＧａＡｇ層を研磨により薄くする必要が
なく、研磨は導電性を有する第１Ｇ ａ Ａ ｓ層のみ
で良い。しかも、凹部が裏面に貫通するまで薄く研磨す
る必要はないので基板として十分な機械的強度を保持で
き割れ等の問題を大福に軽減できる。
さらに、凹部が裏面に貫通するまで薄くする必要がない
ので、表面のソース電極又はゲート電うと裏面電極との
接続部が機械的に破損することはなく、又その接続抵抗
も安定で小さくなる。
ので、表面のソース電極又はゲート電うと裏面電極との
接続部が機械的に破損することはなく、又その接続抵抗
も安定で小さくなる。
実施例
第１図は本発明の高周波半導体装置の一実施例を示す平
面図及び断面図である。第１図において、第２図と等価
な構成部分には同一の参照番号及び記号を付して示す。
面図及び断面図である。第１図において、第２図と等価
な構成部分には同一の参照番号及び記号を付して示す。
第１図ａ）に示した本発明の一実施例は、入力側整合回
路１及び出力側整合回路２がＦＥＴ３の前後に付加され
た高周波回路で、ＦＥＴ３はディプレッション型のＭＥ
ＳＦＥＴである。第１図ｂ）は、第１図ａ）のＡ−Ａ／
線での断面構造図である。第１図ｂ）において、ＦＥＴ
及びストリップ線路が形成されるＧ ａ Ａ ｓ基板は
、導電性Ｇ ａ Ａ ｓ層１ｏと、この導電性Ｇ ａ
Ａ ｓ層１ｏの上に連続的に形成された半絶縁性Ｇ ａ
Ａ ｓ層４の２層から構成される。Ｖ溝８は、半絶縁
性Ｇ ａ Ａ ｓ層４を貫通し、導電性Ｇ ａ Ａ ａ
層１０に達するように形成され、このＶ溝８の側面にそ
ってソース電極Ｓが配置され、表面のソース領域７が低
抵抗で導電性Ｇ ａ Ａ ｓ層１ｏに接続される。導電
性Ｇ Ｂ Ａ ｓ層１゜は高濃度に不純物をドープし低
抵抗であるので、この部分の抵抗はほとんど無視できる
。ストリップ線路に対しては、この導電性＜ｉ ａ Ａ
８層１０と裏面接地電極９が実質的な裏面電極として
機能する。
路１及び出力側整合回路２がＦＥＴ３の前後に付加され
た高周波回路で、ＦＥＴ３はディプレッション型のＭＥ
ＳＦＥＴである。第１図ｂ）は、第１図ａ）のＡ−Ａ／
線での断面構造図である。第１図ｂ）において、ＦＥＴ
及びストリップ線路が形成されるＧ ａ Ａ ｓ基板は
、導電性Ｇ ａ Ａ ｓ層１ｏと、この導電性Ｇ ａ
Ａ ｓ層１ｏの上に連続的に形成された半絶縁性Ｇ ａ
Ａ ｓ層４の２層から構成される。Ｖ溝８は、半絶縁
性Ｇ ａ Ａ ｓ層４を貫通し、導電性Ｇ ａ Ａ ａ
層１０に達するように形成され、このＶ溝８の側面にそ
ってソース電極Ｓが配置され、表面のソース領域７が低
抵抗で導電性Ｇ ａ Ａ ｓ層１ｏに接続される。導電
性Ｇ Ｂ Ａ ｓ層１゜は高濃度に不純物をドープし低
抵抗であるので、この部分の抵抗はほとんど無視できる
。ストリップ線路に対しては、この導電性＜ｉ ａ Ａ
８層１０と裏面接地電極９が実質的な裏面電極として
機能する。
本発明においては導電性Ｇ ａ Ａ ｓ層１０が基板の
第１層として位置している為、従来必要であった、■溝
８が裏面に貫通するまで裏面より研磨する工程は必要な
い。従って、１５０μｍ程度の厚みを有する半絶縁性Ｇ
ａ Ａ １１層４と１００μｍ程度の厚みを有する導
電性Ｇ ａ Ａ ｓ層１０の合計は２５０μｍと厚く、
機械的強度も十分でチップ及びウェーハーの割れ等の心
配もなくなる。又、■溝８を裏面まで露出させないので
、■溝８及びソース電極Ｓが研磨により破損したシ接続
抵抗が大きくなることもない。
第１層として位置している為、従来必要であった、■溝
８が裏面に貫通するまで裏面より研磨する工程は必要な
い。従って、１５０μｍ程度の厚みを有する半絶縁性Ｇ
ａ Ａ １１層４と１００μｍ程度の厚みを有する導
電性Ｇ ａ Ａ ｓ層１０の合計は２５０μｍと厚く、
機械的強度も十分でチップ及びウェーハーの割れ等の心
配もなくなる。又、■溝８を裏面まで露出させないので
、■溝８及びソース電極Ｓが研磨により破損したシ接続
抵抗が大きくなることもない。
本発明の一実施例として、Ｇ ａ Ａ ｓ基板が導電性
Ｇ ａ Ａ ｇ層と半絶縁性Ｇ ａ Ａ ｓ層の２層か
らなる構成を例にとり説明を加えたが、半絶縁性Ｇ ａ
Ａ ｓ層の上にＦＥＴの活性層として０．２μｍ程度
の厚さを有する導電層をエピタキシャル成長させる層構
造としても同様な効果が得られ、イオン注入を用いてＦ
ＥＴの活性層を形成する必要がなくなるなど工程数も減
少できる。
Ｇ ａ Ａ ｇ層と半絶縁性Ｇ ａ Ａ ｓ層の２層か
らなる構成を例にとり説明を加えたが、半絶縁性Ｇ ａ
Ａ ｓ層の上にＦＥＴの活性層として０．２μｍ程度
の厚さを有する導電層をエピタキシャル成長させる層構
造としても同様な効果が得られ、イオン注入を用いてＦ
ＥＴの活性層を形成する必要がなくなるなど工程数も減
少できる。
なお、Ｇ ａ Ａ ｓ等に限らず他の化合物半導体を用
いても本発明の適用は可能である。
いても本発明の適用は可能である。
発明の効果
以上述べてきたように、本発明によれば次の効果がもた
らされる。
らされる。
１）基板の第１層が導電性ＧａＡｓ層であり、裏面から
の研磨によりＶ溝を裏面まで貫通させる必要がないので
Ｖ溝及びＶ溝側面に配置した電極が破損したり接続抵抗
が大きくなる等の問題が少ない。
の研磨によりＶ溝を裏面まで貫通させる必要がないので
Ｖ溝及びＶ溝側面に配置した電極が破損したり接続抵抗
が大きくなる等の問題が少ない。
２）導電性を有する第１ ＧａＡｓ層と半絶縁性の第２
ＧａＡｓ＋層の合計の厚さを厚く確保できるので十分な
機械的強度を保持でき、チップ及びウェーハーの割れの
問題を大幅に軽減できる。
ＧａＡｓ＋層の合計の厚さを厚く確保できるので十分な
機械的強度を保持でき、チップ及びウェーハーの割れの
問題を大幅に軽減できる。
第１図（ａ）は本発明の高周波半導体装置の一実施例を
示す平面図、第１回出）は第１図ｆａ）のＡ −Ａ／線
断面図、第２図（ａ）は従来の高周波半導体装置を示す
平面図、第２図（ｂ）は第２図（ａ）のＢ−Ｂ’線断面
図である。 １・・・・・・入力側整合回路、２・・・・・・出力側
整合回路、４・・・・・・半絶縁性Ｇ ａ Ａ ｓ層、
７・・・・・・ソース領域、８・・・・・・Ｖ溝、９・
・・・・・裏面接地電極、１ｏ・・・・・・導電性Ｇａ
Ａｓ層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
示す平面図、第１回出）は第１図ｆａ）のＡ −Ａ／線
断面図、第２図（ａ）は従来の高周波半導体装置を示す
平面図、第２図（ｂ）は第２図（ａ）のＢ−Ｂ’線断面
図である。 １・・・・・・入力側整合回路、２・・・・・・出力側
整合回路、４・・・・・・半絶縁性Ｇ ａ Ａ ｓ層、
７・・・・・・ソース領域、８・・・・・・Ｖ溝、９・
・・・・・裏面接地電極、１ｏ・・・・・・導電性Ｇａ
Ａｓ層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (2)
- （１）化合物半導体基板上にＦＥＴとストリップ線路が
一体形成されており、前記基板が導電性を有する低抵抗
の第１化合物半導体層と、前記第１化合物半導体層上に
形成された半絶縁性の第２化合物半導体層から構成され
ていると共に、前記基板の主面側より前記第２化合物半
導体層を貫通し、第１化合物半導体層中に達する凹部有
しており、この凹部に形成された金属電極を介してＦＥ
Ｔのソース又はゲートが前記第１化合物半導体層と電気
的に接続されている高周波半導体装置。 - （２）第２化合物半導体層上に、ＦＥＴのチャンネル領
域となる導電性を有する第３化合物層を有している特許
請求の範囲第１項記載の高周波半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13650686A JPS62291975A (ja) | 1986-06-12 | 1986-06-12 | 高周波半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13650686A JPS62291975A (ja) | 1986-06-12 | 1986-06-12 | 高周波半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291975A true JPS62291975A (ja) | 1987-12-18 |
Family
ID=15176755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13650686A Pending JPS62291975A (ja) | 1986-06-12 | 1986-06-12 | 高周波半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01185942A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | 半導体装置 |
| JP2006507683A (ja) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。 |
-
1986
- 1986-06-12 JP JP13650686A patent/JPS62291975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01185942A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | 半導体装置 |
| JP2006507683A (ja) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。 |
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