JP2549795B2 - 化合物半導体集積回路及びその製造方法 - Google Patents
化合物半導体集積回路及びその製造方法Info
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- JP2549795B2 JP2549795B2 JP4060374A JP6037492A JP2549795B2 JP 2549795 B2 JP2549795 B2 JP 2549795B2 JP 4060374 A JP4060374 A JP 4060374A JP 6037492 A JP6037492 A JP 6037492A JP 2549795 B2 JP2549795 B2 JP 2549795B2
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合型デバイスの
集積化技術に関し、特にＨＥＭＴ−ＩＣ（High Electro
n Mobility Transistor ）等に使用される小型化が可能
で、しかも高周波特性の良好な化合物半導体集積回路に
関する。
集積化技術に関し、特にＨＥＭＴ−ＩＣ（High Electro
n Mobility Transistor ）等に使用される小型化が可能
で、しかも高周波特性の良好な化合物半導体集積回路に
関する。
【０００２】
【従来の技術】近年、ＧａＡｓ（ひ化ガリウム）−ＦＥ
Ｔ以上の高周波、低雑音、高出力動作を目的として、Ａ
ｌＧａＡｓとＧａＡｓのヘテロ接合界面の電子をキャリ
ヤとしたＦＥＴ、即ちＨＥＭＴが開発されている。
Ｔ以上の高周波、低雑音、高出力動作を目的として、Ａ
ｌＧａＡｓとＧａＡｓのヘテロ接合界面の電子をキャリ
ヤとしたＦＥＴ、即ちＨＥＭＴが開発されている。
【０００３】図２に、従来のＨＥＭＴの断面構造を示
す。
す。
【０００４】同図において従来のＨＥＭＴは、半絶縁性
ＧａＡｓ基板２１上に数μｍのバッファ層と称する高抵
抗バッファ層７と、その上に不純物の混入を極力なくし
たアンドープＧａＡｓ層６を厚さ０．２〜０．３μｍ程
度成長させ、更にその上へ、ｎ形Ａｌx Ｇａ1-x Ａｓ５
（ｘ≒０．３）を成長させ、更にオーミックをとりやす
くするためにｎ＋ＧａＡｓ層４を成長させた構造となっ
ている。また、ソース電極１及びドレイン電極２をｎ＋
ＧａＡｓ４層上に形成した後に、ゲート電極３を、リセ
スエッチングしてｎＡｌＧａＡｓ層５の上に形成してい
る。
ＧａＡｓ基板２１上に数μｍのバッファ層と称する高抵
抗バッファ層７と、その上に不純物の混入を極力なくし
たアンドープＧａＡｓ層６を厚さ０．２〜０．３μｍ程
度成長させ、更にその上へ、ｎ形Ａｌx Ｇａ1-x Ａｓ５
（ｘ≒０．３）を成長させ、更にオーミックをとりやす
くするためにｎ＋ＧａＡｓ層４を成長させた構造となっ
ている。また、ソース電極１及びドレイン電極２をｎ＋
ＧａＡｓ４層上に形成した後に、ゲート電極３を、リセ
スエッチングしてｎＡｌＧａＡｓ層５の上に形成してい
る。
【０００５】このような構造を有する従来のＨＥＭＴに
おいては、超高周波用の素子として、ソース、ドレイ
ン、及びゲートをボンディングして使われ、高周波特性
を良くするために、ソースのボンディングワイヤを極力
短くして使用されている。
おいては、超高周波用の素子として、ソース、ドレイ
ン、及びゲートをボンディングして使われ、高周波特性
を良くするために、ソースのボンディングワイヤを極力
短くして使用されている。
【０００６】また、一部ＭＭＩＣ化も検討され、ソース
インダクタンスを低減するために、ソースパッドに裏面
から穴を開口して接続するビアホール等の技術が使用さ
れている。このプロセスは、ＧａＡｓ基板を１００μｍ
以下の厚さに削って割れ易くなっている状態に対し、更
にその厚さ１００μｍを異方性ドライエッチングで削る
という製造上難しい作業を伴っていた。
インダクタンスを低減するために、ソースパッドに裏面
から穴を開口して接続するビアホール等の技術が使用さ
れている。このプロセスは、ＧａＡｓ基板を１００μｍ
以下の厚さに削って割れ易くなっている状態に対し、更
にその厚さ１００μｍを異方性ドライエッチングで削る
という製造上難しい作業を伴っていた。
【０００７】また、普通にソース電極１から配線を引い
てきて、パッドを作ってボンディングすると、ソースイ
ンダクタンスが増大して高周波特性が劣化する。
てきて、パッドを作ってボンディングすると、ソースイ
ンダクタンスが増大して高周波特性が劣化する。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
化合物半導体集積回路では、超高周波で使用されるＨＥ
ＭＴをＩＣ化する場合に、ソースインダクタンスの低減
が重要であり、裏面から穴を開けてソースパッドにつな
げるビアホールの技術では、裏面から深く穴を開ける必
要があり、製造上難しい作業を伴うという欠点があっ
た。
化合物半導体集積回路では、超高周波で使用されるＨＥ
ＭＴをＩＣ化する場合に、ソースインダクタンスの低減
が重要であり、裏面から穴を開けてソースパッドにつな
げるビアホールの技術では、裏面から深く穴を開ける必
要があり、製造上難しい作業を伴うという欠点があっ
た。
【０００９】本発明は、上記問題点を解決するもので、
その目的は、接地が取りやすく、パッド数や配線数のよ
り少ない化合物半導体集積回路を提供することである。
その目的は、接地が取りやすく、パッド数や配線数のよ
り少ない化合物半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１記載の発明は、Ｎ型化合物半導体基板と、
前記Ｎ型化合物半導体基板の一主面上に形成された高抵
抗バッファ層と、前記高抵抗バッファ層上に形成された
動作層と、前記Ｎ型化合物半導体基板の他の主面上に形
成された裏面電極とから構成される化合物半導体集積回
路であって、前記高抵抗バッファ層及び動作層をメサエ
ッチングして複数のＦＥＴ部を形成し、前記ＦＥＴ部そ
れぞれの前記動作上にソース電極が設けられた化合物半
導体集積回路において、前記Ｎ型化合物半導体基板上の
前記ＦＥＴ部以外の部分に形成された複数の接地電極
と、前記Ｎ型化合物半導体基板、高抵抗バッファ層及び
動作層の全面を覆う絶縁膜と、前記絶縁膜上に形成され
た配線メタルとを有し、前記ＦＥＴ部のソース電極は、
該ソース電極から最も近い前記接地電極に前記配線メタ
ルを介して接続されることを特徴とする。
めに請求項１記載の発明は、Ｎ型化合物半導体基板と、
前記Ｎ型化合物半導体基板の一主面上に形成された高抵
抗バッファ層と、前記高抵抗バッファ層上に形成された
動作層と、前記Ｎ型化合物半導体基板の他の主面上に形
成された裏面電極とから構成される化合物半導体集積回
路であって、前記高抵抗バッファ層及び動作層をメサエ
ッチングして複数のＦＥＴ部を形成し、前記ＦＥＴ部そ
れぞれの前記動作上にソース電極が設けられた化合物半
導体集積回路において、前記Ｎ型化合物半導体基板上の
前記ＦＥＴ部以外の部分に形成された複数の接地電極
と、前記Ｎ型化合物半導体基板、高抵抗バッファ層及び
動作層の全面を覆う絶縁膜と、前記絶縁膜上に形成され
た配線メタルとを有し、前記ＦＥＴ部のソース電極は、
該ソース電極から最も近い前記接地電極に前記配線メタ
ルを介して接続されることを特徴とする。
【００１１】請求項２記載の発明は、請求項１記載の化
合物半導体集積回路において、前記動作層は、ＨＥＭＴ
の層構造であることを特徴とする。
合物半導体集積回路において、前記動作層は、ＨＥＭＴ
の層構造であることを特徴とする。
【００１２】請求項３記載の発明は、Ｎ型化合物半導体
基板の一主面上に高抵抗バッファ層を形成し、さらに、
前記高抵抗バッファ層上に動作層を形成する第１の工程
と、前記高抵抗バッファ層及び動作層をメサエッチング
し、前記Ｎ型化合物半導体基板上に複数のＦＥＴ部を形
成する第２の工程と、前記前記Ｎ型化合物半導体基板、
高抵抗バッファ層及び動作層の全面を絶縁膜により覆う
第３の工程と、前記絶縁膜を開口し、前記Ｎ型化合物半
導体基板上の前記ＦＥＴ部以外の部分に複数の接地電極
を、前記ＦＥＴ部のそれぞれの前記動作上にソース電極
を形成する第４の工程と、前記ＦＥＴ部のソース電極
を、該ソース電極から最も近い前記接地電極に配線メタ
ルを介して接続する第５の工程とを少なくとも有するこ
とを特徴とする。
基板の一主面上に高抵抗バッファ層を形成し、さらに、
前記高抵抗バッファ層上に動作層を形成する第１の工程
と、前記高抵抗バッファ層及び動作層をメサエッチング
し、前記Ｎ型化合物半導体基板上に複数のＦＥＴ部を形
成する第２の工程と、前記前記Ｎ型化合物半導体基板、
高抵抗バッファ層及び動作層の全面を絶縁膜により覆う
第３の工程と、前記絶縁膜を開口し、前記Ｎ型化合物半
導体基板上の前記ＦＥＴ部以外の部分に複数の接地電極
を、前記ＦＥＴ部のそれぞれの前記動作上にソース電極
を形成する第４の工程と、前記ＦＥＴ部のソース電極
を、該ソース電極から最も近い前記接地電極に配線メタ
ルを介して接続する第５の工程とを少なくとも有するこ
とを特徴とする。
【００１３】
【作用】本発明の化合物半導体集積回路では、酸化膜等
でアイソレーションした後、裏面とメサエッチング後の
Ｎ型基板８上にオーミックメタルでオーミック電極によ
る接地電極１１とソース電極１形成し、これらを配線メ
タルで接続する。
でアイソレーションした後、裏面とメサエッチング後の
Ｎ型基板８上にオーミックメタルでオーミック電極によ
る接地電極１１とソース電極１形成し、これらを配線メ
タルで接続する。
【００１４】これにより、ソース電極１から配線をソー
スパッドまで引き回すことなく接地でき、またソースパ
ッドも省けるのでチップサイズを縮小できる。更に接地
の為の配線を引き回すことがないので、ソースインダク
タンスを低減でき、結果として、高周波特性の向上した
化合物半導体集積回路を実現できる。
スパッドまで引き回すことなく接地でき、またソースパ
ッドも省けるのでチップサイズを縮小できる。更に接地
の為の配線を引き回すことがないので、ソースインダク
タンスを低減でき、結果として、高周波特性の向上した
化合物半導体集積回路を実現できる。
【００１５】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１６】図１に本発明の第１の実施例に係る化合物
半導体集積回路の断面構造図を示す。図１において、図
２（従来例）と重複する部分には同一の符号を附す。
半導体集積回路の断面構造図を示す。図１において、図
２（従来例）と重複する部分には同一の符号を附す。
【００１７】同図において本実施例の化合物半導体集積
回路は、化合物半導体のＮ＋ＧａＡｓ８上に成長した高
抵抗のバッファ層７と、前記バッファ層７のＨＥＭＴを
形成する動作層（アンドープＧａＡｓ層６／ｎＡｌＧａ
Ａｓ層５／ｎ＋ＧａＡｓ層４）と、裏面とメサエッチン
グ後のＮ型基板８上に形成された裏面電極１０、ソース
電極１、ドレイン電極２、及び接地電極１１とを有する
構造となっており、ソース電極１と接地電極１１を配線
メタルで接続して接地されている。
回路は、化合物半導体のＮ＋ＧａＡｓ８上に成長した高
抵抗のバッファ層７と、前記バッファ層７のＨＥＭＴを
形成する動作層（アンドープＧａＡｓ層６／ｎＡｌＧａ
Ａｓ層５／ｎ＋ＧａＡｓ層４）と、裏面とメサエッチン
グ後のＮ型基板８上に形成された裏面電極１０、ソース
電極１、ドレイン電極２、及び接地電極１１とを有する
構造となっており、ソース電極１と接地電極１１を配線
メタルで接続して接地されている。
【００１８】このような構造の化合物半導体集積回路
は、以下の方法で製造される。
は、以下の方法で製造される。
【００１９】（１）Ｎ＋ＧａＡｓ基板８上に高抵抗バッ
ファ層７を１μｍ成長させ、その上にアンドープＧａＡ
ｓ層６を０．３μｍ成長させ、更にその上にｎ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層５を３００Å成長させ、その上にｎ
型ＧａＡｓ層４を１０００Å成長させる。
ファ層７を１μｍ成長させ、その上にアンドープＧａＡ
ｓ層６を０．３μｍ成長させ、更にその上にｎ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層５を３００Å成長させ、その上にｎ
型ＧａＡｓ層４を１０００Å成長させる。
【００２０】（２）ＦＥＴ部以外の部分をＮ＋ＧａＡｓ
基板８のＮ＋層までメサエッチングする。
基板８のＮ＋層までメサエッチングする。
【００２１】（３）全面をＣＶＤ膜で覆い、裏面にオー
ミックメタルを付けて裏面電極１０とし、上面のソース
電極１、ドレイン電極２、及び接地電極１１のＣＶＤを
開口してオーミックメタルを付けて熱処理する。
ミックメタルを付けて裏面電極１０とし、上面のソース
電極１、ドレイン電極２、及び接地電極１１のＣＶＤを
開口してオーミックメタルを付けて熱処理する。
【００２２】（４）その後、ゲートをリセスエッチング
して作り、層間膜を付けてコンタクト部を開口した後
に、配線メタルを付ける。この時、ソース電極１はすぐ
近くの接地電極１１と配線メタルで接続する。
して作り、層間膜を付けてコンタクト部を開口した後
に、配線メタルを付ける。この時、ソース電極１はすぐ
近くの接地電極１１と配線メタルで接続する。
【００２３】
【発明の効果】以上のように本発明によれば、酸化膜等
でアイソレーションした後、裏面とメサエッチング後の
Ｎ型基板上に接地電極とソース電極を形成し、これらを
配線メタルで接続して接地をとることとしたので、ソー
スの配線をソースパッドまで引き回すことなく接地で
き、またソースパッドも省けるのでチップサイズが縮小
でき、更に、接地の為の配線を引き回すことがないの
で、ソースインダクタンスを低減でき、結果として、小
型化が可能で高周波特性の向上した化合物半導体集積回
路を提供することができる。
でアイソレーションした後、裏面とメサエッチング後の
Ｎ型基板上に接地電極とソース電極を形成し、これらを
配線メタルで接続して接地をとることとしたので、ソー
スの配線をソースパッドまで引き回すことなく接地で
き、またソースパッドも省けるのでチップサイズが縮小
でき、更に、接地の為の配線を引き回すことがないの
で、ソースインダクタンスを低減でき、結果として、小
型化が可能で高周波特性の向上した化合物半導体集積回
路を提供することができる。
【図１】本発明の一実施例に係る化合物半導体集積回路
の断面構造図である。
の断面構造図である。
【図２】従来の化合物半導体集積回路の断面構造図であ
る。
る。
１ ソース電極 ２ ドレイン電極 ３ ゲート電極 ４ ｎ＋ＧａＡｓ層 ５ ｎＡｌ0.3 Ｇａ0.7 Ａｓ層 ６ アンドープＧａＡｓ層 ７ 高抵抗バッファ層 ８ Ｎ＋ＧａＡｓ層 １０ 裏面電極 １１ 接地電極 １２ ＣＶＤ膜 １３ 配線 ２１ 半絶縁性ＧａＡｓ基板
Claims (3)
- 【請求項１】 Ｎ型化合物半導体基板と、前記Ｎ型化合
物半導体基板の一主面上に形成された高抵抗バッファ層
と、前記高抵抗バッファ層上に形成された動作層と、前
記Ｎ型化合物半導体基板の他の主面上に形成された裏面
電極とから構成される化合物半導体集積回路であって、 前記高抵抗バッファ層及び動作層をメサエッチングして
複数のＦＥＴ部を形成し、前記ＦＥＴ部それぞれの前記
動作上にソース電極が設けられた化合物半導体集積回路
において、 前記Ｎ型化合物半導体基板上の前記ＦＥＴ部以外の部分
に形成された複数の接地電極と、 前記Ｎ型化合物半導体基板、高抵抗バッファ層及び動作
層の全面を覆う絶縁膜と、 前記絶縁膜上に形成された配線メタルとを有し、 前記ＦＥＴ部のソース電極は、該ソース電極から最も近
い前記接地電極に前記配線メタルを介して接続されるこ
とを特徴とする化合物半導体集積回路。 - 【請求項２】 前記動作層は、ＨＥＭＴの層構造である
ことを特徴とする請求項１記載の化合物半導体集積回
路。 - 【請求項３】 Ｎ型化合物半導体基板の一主面上に高抵
抗バッファ層を形成し、さらに、前記高抵抗バッファ層
上に動作層を形成する第１の工程と、 前記高抵抗バッファ層及び動作層をメサエッチングし、
前記Ｎ型化合物半導体基板上に複数のＦＥＴ部を形成す
る第２の工程と、 前記前記Ｎ型化合物半導体基板、高抵抗バッファ層及び
動作層の全面を絶縁膜により覆う第３の工程と、 前記絶縁膜を開口し、前記Ｎ型化合物半導体基板上の前
記ＦＥＴ部以外の部分に複数の接地電極を、前記ＦＥＴ
部のそれぞれの前記動作上にソース電極を形成する第４
の工程と、 前記ＦＥＴ部のソース電極を、該ソース電極から最も近
い前記接地電極に配線メタルを介して接続する第５の工
程とを少なくとも有することを特徴とする化合物半導体
集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060374A JP2549795B2 (ja) | 1992-03-17 | 1992-03-17 | 化合物半導体集積回路及びその製造方法 |
| KR1019930004039A KR970003902B1 (ko) | 1992-03-17 | 1993-03-17 | 화합물반도체 집적회로 및 그 제조방법 |
| US08/032,278 US5329154A (en) | 1992-03-17 | 1993-03-17 | Compound semiconductor integrated circuit having improved electrode bonding arrangements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060374A JP2549795B2 (ja) | 1992-03-17 | 1992-03-17 | 化合物半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637119A JPH0637119A (ja) | 1994-02-10 |
| JP2549795B2 true JP2549795B2 (ja) | 1996-10-30 |
Family
ID=13140299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060374A Expired - Fee Related JP2549795B2 (ja) | 1992-03-17 | 1992-03-17 | 化合物半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549795B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52111195A (en) * | 1976-03-15 | 1977-09-17 | Mitsubishi Heavy Ind Ltd | Inboard working tower |
| JPS6053089A (ja) * | 1983-09-02 | 1985-03-26 | Nec Corp | 半導体装置 |
| JPS6159875A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 相補型半導体装置 |
| JP2551203B2 (ja) * | 1990-06-05 | 1996-11-06 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-03-17 JP JP4060374A patent/JP2549795B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637119A (ja) | 1994-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |