JPH06236903A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06236903A JPH06236903A JP5021236A JP2123693A JPH06236903A JP H06236903 A JPH06236903 A JP H06236903A JP 5021236 A JP5021236 A JP 5021236A JP 2123693 A JP2123693 A JP 2123693A JP H06236903 A JPH06236903 A JP H06236903A
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- electrode
- ground
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【目的】 チップの小形化、素子特性、製造の容易度、
及び接地状態の安定度の面で優れた半導体装置を提供す
ることである。 【構成】 複数の半導体素子を有する半導体回路領域の
外周部に設けられ該半導体回路領域を接地するためのグ
ランド電極を備えた半導体装置において、前記グランド
電極は、Ｎ+ 層上にオーミック電極及びパッドメタルを
順次形成した構成にし、前記半導体素子のうち抵抗を介
して接地する素子はその半導体のＮ層またはＮ+ 層と前
記グランド電極のＮ+ 層とを接続し、また直接接地する
素子は配線メタルを介して前記グランド電極のパッドメ
タルに接続し、このグランド電極をフリップチップ法に
より接地する。
及び接地状態の安定度の面で優れた半導体装置を提供す
ることである。 【構成】 複数の半導体素子を有する半導体回路領域の
外周部に設けられ該半導体回路領域を接地するためのグ
ランド電極を備えた半導体装置において、前記グランド
電極は、Ｎ+ 層上にオーミック電極及びパッドメタルを
順次形成した構成にし、前記半導体素子のうち抵抗を介
して接地する素子はその半導体のＮ層またはＮ+ 層と前
記グランド電極のＮ+ 層とを接続し、また直接接地する
素子は配線メタルを介して前記グランド電極のパッドメ
タルに接続し、このグランド電極をフリップチップ法に
より接地する。
Description
【０００１】
【産業上の利用分野】本発明は、超高周波用のＭＭＩＣ
（マイクロ波モノリシックＩＣ）等に使用される半導体
装置に関し、特にその接地手法を改善した半導体装置に
関するものである。
（マイクロ波モノリシックＩＣ）等に使用される半導体
装置に関し、特にその接地手法を改善した半導体装置に
関するものである。
【０００２】
【従来の技術】従来一般的に、ＭＭＩＣ等において接地
をとる手法としては、図４に示すようなものがあった。
をとる手法としては、図４に示すようなものがあった。
【０００３】図４は、ボンディングワイヤを使用した従
来のＭＭＩＣの接地（グランド）の状況を示す概要図で
ある。
来のＭＭＩＣの接地（グランド）の状況を示す概要図で
ある。
【０００４】同図において、ＭＭＩＣチップ１０１内に
は、電界効果トランジスタ（ＦＥＴ）１０２などの半導
体素子が複数形成されており、例えばそのソース電極１
０３がＭＭＩＣ１０１のペレットの端部まで引き出さ
れ、ボンディングワイヤ１０４を介して外部に接地され
ている。こうしたボンディングワイヤを使用する接地手
法は製造上容易であることから、従来より多用されてい
る。
は、電界効果トランジスタ（ＦＥＴ）１０２などの半導
体素子が複数形成されており、例えばそのソース電極１
０３がＭＭＩＣ１０１のペレットの端部まで引き出さ
れ、ボンディングワイヤ１０４を介して外部に接地され
ている。こうしたボンディングワイヤを使用する接地手
法は製造上容易であることから、従来より多用されてい
る。
【０００５】しかし、この手法では、ボンディングワイ
ヤや引き出された電極の長さがインダクタンスとして作
用し、超高周波用として使用した場合は、出力電力や雑
音指数などの高周波特性が低下するという問題があっ
た。さらに、ボンディングワイヤの長さや配線の形状の
影響で各素子とグランドとの間に作用するインダクタン
スがばらつき、その値が設計値と異なるものになってし
まうという問題があった。
ヤや引き出された電極の長さがインダクタンスとして作
用し、超高周波用として使用した場合は、出力電力や雑
音指数などの高周波特性が低下するという問題があっ
た。さらに、ボンディングワイヤの長さや配線の形状の
影響で各素子とグランドとの間に作用するインダクタン
スがばらつき、その値が設計値と異なるものになってし
まうという問題があった。
【０００６】そこで、このような問題を解決するものと
して、図５に示すようなバイヤホールを設ける接地手法
が知られている。
して、図５に示すようなバイヤホールを設ける接地手法
が知られている。
【０００７】図５は、バイヤホールを使用した従来のＭ
ＭＩＣの接地の状況を示す概要断面図である。
ＭＩＣの接地の状況を示す概要断面図である。
【０００８】この手法は、同図に示すように例えば基板
１１１に裏面側から穴を開け、基板１１１の表面上のグ
ランド電極１１２に対して裏面メタル１１３をして裏面
側から導通するバイヤホール１１４を形成するものであ
る。確かに、この手法はボンディングワイヤを使用せ
ず、電極を引き出すこともないので、インダクタンスに
起因する前述の問題は生じないものの、裏面から穴を開
ける技術は製造上容易ではなく、また、グランド電極１
１２の厚さがウェーハの厚さと同等程度必要であり、チ
ップの小形化の面でも問題があった。
１１１に裏面側から穴を開け、基板１１１の表面上のグ
ランド電極１１２に対して裏面メタル１１３をして裏面
側から導通するバイヤホール１１４を形成するものであ
る。確かに、この手法はボンディングワイヤを使用せ
ず、電極を引き出すこともないので、インダクタンスに
起因する前述の問題は生じないものの、裏面から穴を開
ける技術は製造上容易ではなく、また、グランド電極１
１２の厚さがウェーハの厚さと同等程度必要であり、チ
ップの小形化の面でも問題があった。
【０００９】この点について、チップの外周を接地導体
で囲むことにより、バイヤホールの個数を少なくしてチ
ップサイズの小形化を図ったものが、特開平２−１１４
５５７号公報に提案されている。
で囲むことにより、バイヤホールの個数を少なくしてチ
ップサイズの小形化を図ったものが、特開平２−１１４
５５７号公報に提案されている。
【００１０】また、この種の技術に関連して、チップ外
周を接地導体で囲む手法は、特開昭６３−１２０４４６
号公報、特開平３−１８００５２号公報、及び特開平３
−８４９４６号公報等によっても既に提案されている。
周を接地導体で囲む手法は、特開昭６３−１２０４４６
号公報、特開平３−１８００５２号公報、及び特開平３
−８４９４６号公報等によっても既に提案されている。
【００１１】特開昭６３−１２０４４６号公報の装置で
は、チップ外周の電源配線層と接地配線層とを絶縁膜を
介して重ね合わせて配線させ、電源、接地の各配線層間
に容量を形成させる。特開平３−１８００５２号公報の
装置では、チップの最外周に配置した接地配線とその内
側に周状に配置した電源配線との間にボンディングパッ
トを配置したものである。また、特開平３−８４９４６
号公報では、チップの素子領域の周囲を取り囲んだ高濃
度の導電型不純物領域を設け、これらの領域をボンディ
ングパットで接続したものである。
は、チップ外周の電源配線層と接地配線層とを絶縁膜を
介して重ね合わせて配線させ、電源、接地の各配線層間
に容量を形成させる。特開平３−１８００５２号公報の
装置では、チップの最外周に配置した接地配線とその内
側に周状に配置した電源配線との間にボンディングパッ
トを配置したものである。また、特開平３−８４９４６
号公報では、チップの素子領域の周囲を取り囲んだ高濃
度の導電型不純物領域を設け、これらの領域をボンディ
ングパットで接続したものである。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
特開平２−１１４５５７号公報の手法では、バイヤホー
ルの個数を少なくしたとしても依然としてバイヤホール
を形成する必要があり、製造上容易ではない点について
は解決されていない。さらに、裏面メタルとグランド電
極との接触面積（接地面積）が十分でなくなり、安定し
たグランド状態を実現できないという問題があった。
特開平２−１１４５５７号公報の手法では、バイヤホー
ルの個数を少なくしたとしても依然としてバイヤホール
を形成する必要があり、製造上容易ではない点について
は解決されていない。さらに、裏面メタルとグランド電
極との接触面積（接地面積）が十分でなくなり、安定し
たグランド状態を実現できないという問題があった。
【００１３】また、特開昭６３−１２０４４６号公報、
特開平３−１８００５２号公報、及び特開平３−８４９
４６号公報等に提案されているチップ外周を接地導体で
囲む手法においても、いずれも接地面積が十分でなく、
安定した接地状態を実現できないという問題があった。
特開平３−１８００５２号公報、及び特開平３−８４９
４６号公報等に提案されているチップ外周を接地導体で
囲む手法においても、いずれも接地面積が十分でなく、
安定した接地状態を実現できないという問題があった。
【００１４】さらに、素子から抵抗を介して接地するよ
うなケースはＭＭＩＣにおいても多く存在し、この場合
において、上記従来例のいずれも回路面積を縮小するよ
うな工夫が成されておらず、チップの小形化を図る面で
改善される余地が残されていた。
うなケースはＭＭＩＣにおいても多く存在し、この場合
において、上記従来例のいずれも回路面積を縮小するよ
うな工夫が成されておらず、チップの小形化を図る面で
改善される余地が残されていた。
【００１５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、チップの小形
化、素子特性、製造の難易度、及び接地状態の安定度の
面で優れた半導体装置を提供することである。
するためになされたもので、その目的は、チップの小形
化、素子特性、製造の難易度、及び接地状態の安定度の
面で優れた半導体装置を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、複数の半導体素子を有する半導体
回路領域の外周部に設けられ該半導体回路領域を接地す
るためのグランド電極を備えた半導体装置において、前
記グランド電極は、Ｎ+ 層上にオーミック電極及びパッ
ドメタルを順次形成した構成にし、前記半導体素子のう
ち抵抗を介して接地する素子はその半導体のＮ層または
Ｎ+ 層と前記グランド電極のＮ+ 層とを接続し、また直
接接地する素子は配線メタルを介して前記グランド電極
のパッドメタルに接続し、このグランド電極をフリップ
チップ法により接地するものである。
に、本発明の特徴は、複数の半導体素子を有する半導体
回路領域の外周部に設けられ該半導体回路領域を接地す
るためのグランド電極を備えた半導体装置において、前
記グランド電極は、Ｎ+ 層上にオーミック電極及びパッ
ドメタルを順次形成した構成にし、前記半導体素子のう
ち抵抗を介して接地する素子はその半導体のＮ層または
Ｎ+ 層と前記グランド電極のＮ+ 層とを接続し、また直
接接地する素子は配線メタルを介して前記グランド電極
のパッドメタルに接続し、このグランド電極をフリップ
チップ法により接地するものである。
【００１７】
【作用】上述の如き構成によれば、半導体素子のうち抵
抗を介して接地する素子はその半導体のＮ層またはＮ+
層とグランド電極のＮ+ 層とを接続するので、所望の抵
抗をグランド電極内の領域で得ることができ、その分、
回路面積が縮小される。さらに、グランド電極をフリッ
プチップ法により接地するので、接地面積が十分確保で
き、安定した接地状態が実現される。
抗を介して接地する素子はその半導体のＮ層またはＮ+
層とグランド電極のＮ+ 層とを接続するので、所望の抵
抗をグランド電極内の領域で得ることができ、その分、
回路面積が縮小される。さらに、グランド電極をフリッ
プチップ法により接地するので、接地面積が十分確保で
き、安定した接地状態が実現される。
【００１８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１及び図２は本発明を実施した半導体装置
（チップ）の概要図であり、図１はチップの平面概要
図、図２はグランド電極の断面概要図である。
明する。図１及び図２は本発明を実施した半導体装置
（チップ）の概要図であり、図１はチップの平面概要
図、図２はグランド電極の断面概要図である。
【００１９】図１において、図中１は例えばＧａＡｓ基
板４（図２参照）に形成されたＭＭＩＣのチップであ
り、このチップ１内にはＦＥＴ等の複数の半導体素子が
形成されており、そのチップ１の外周部の内側には幅７
０μｍのグランド電極２が形成されている。チップ１内
の素子のうち、その電極を直接接地するものは、配線メ
タル３を介してこのグランド電極２と接続される。
板４（図２参照）に形成されたＭＭＩＣのチップであ
り、このチップ１内にはＦＥＴ等の複数の半導体素子が
形成されており、そのチップ１の外周部の内側には幅７
０μｍのグランド電極２が形成されている。チップ１内
の素子のうち、その電極を直接接地するものは、配線メ
タル３を介してこのグランド電極２と接続される。
【００２０】図２において、前記ＧａＡｓ基板４上に形
成されるグランド電極２は、Ｎ+ 層５と、オーミック電
極６と、パッドメタル７とが順次、層形成されて構成さ
れている。そして、直接接地する素子の場合、パッドメ
タル７は、配線メタル３を介してチップ１内の素子の電
極に接続される。また、チップ１内の素子のうち、抵抗
を介して接地するものは、当該素子のＮ層（またはＮ+
層）とグランド電極２のＮ+ 層５と接続することにより
当該抵抗をグランド電極２の領域内で形成する様になっ
ている。
成されるグランド電極２は、Ｎ+ 層５と、オーミック電
極６と、パッドメタル７とが順次、層形成されて構成さ
れている。そして、直接接地する素子の場合、パッドメ
タル７は、配線メタル３を介してチップ１内の素子の電
極に接続される。また、チップ１内の素子のうち、抵抗
を介して接地するものは、当該素子のＮ層（またはＮ+
層）とグランド電極２のＮ+ 層５と接続することにより
当該抵抗をグランド電極２の領域内で形成する様になっ
ている。
【００２１】このようにして、ＭＭＩＣ上の素子で接地
するものは全て前記グランド電極２と接続する。
するものは全て前記グランド電極２と接続する。
【００２２】本実施例において、グランド電極２を接地
する場合の接続手法は、フリップチップ法によって行
う。
する場合の接続手法は、フリップチップ法によって行
う。
【００２３】図３は、このフリップチップ法によりグラ
ンド電極２を接地する場合の接続状態を示す断面図であ
る。
ンド電極２を接地する場合の接続状態を示す断面図であ
る。
【００２４】図３において、まず、外周部に設けられた
グランド電極２の周形状に対応するバンプ１１ａを有す
るフリップチップ１１を予め用意する。一方、ＭＭＩＣ
基板４上の素子のドレイン電極１２及びゲート電極１３
上には、それぞれ配線層１４，１５及び絶縁層１６，１
７が形成されている。そして、フリップチップ１１のバ
ンプ１１ａがＭＭＩＣ基板４上のグランド電極２に対応
するように、フリップチップ１１とＭＭＩＣ基板上４と
を位置合わせしてバンプ１１ａとグランド電極２とを熱
圧着することにより、ボンディングを行う。
グランド電極２の周形状に対応するバンプ１１ａを有す
るフリップチップ１１を予め用意する。一方、ＭＭＩＣ
基板４上の素子のドレイン電極１２及びゲート電極１３
上には、それぞれ配線層１４，１５及び絶縁層１６，１
７が形成されている。そして、フリップチップ１１のバ
ンプ１１ａがＭＭＩＣ基板４上のグランド電極２に対応
するように、フリップチップ１１とＭＭＩＣ基板上４と
を位置合わせしてバンプ１１ａとグランド電極２とを熱
圧着することにより、ボンディングを行う。
【００２５】本実施例では、チップ１の外周部の内側に
グランド電極２を形成したので、グランド電極２が外側
の広い範囲にわたって形成され、前述のフリップチップ
法による実装が容易となる。また、フリップチップ法に
より、グランド電極２が広い面積で接地されているの
で、安定した接地状態が実現できる。
グランド電極２を形成したので、グランド電極２が外側
の広い範囲にわたって形成され、前述のフリップチップ
法による実装が容易となる。また、フリップチップ法に
より、グランド電極２が広い面積で接地されているの
で、安定した接地状態が実現できる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明で
は、複数の半導体素子を有する半導体回路領域の外周部
に設けられ該半導体回路領域を接地するためのグランド
電極を備えた半導体装置において、前記グランド電極
は、Ｎ+ 層上にオーミック電極及びパッドメタルを順次
形成した構成にし、前記半導体素子のうち抵抗を介して
接地する素子はその半導体のＮ層またはＮ+ 層と前記グ
ランド電極のＮ+ 層とを接続し、また直接接地する素子
は配線メタルを介して前記グランド電極のパッドメタル
に接続し、このグランド電極をフリップチップ法により
接地するようにしたので、ボンデングワイヤやバイヤホ
ールを使用することなく接地でき、良好な素子特性を維
持しつつ容易に接地することができ、しかも接地面積が
十分確保できるため、安定した接地状態を実現できる。
さらに、所望の抵抗をグランド電極内の領域で得ること
ができ、その分、回路面積を縮小してチップの小形化を
図ることができる。
は、複数の半導体素子を有する半導体回路領域の外周部
に設けられ該半導体回路領域を接地するためのグランド
電極を備えた半導体装置において、前記グランド電極
は、Ｎ+ 層上にオーミック電極及びパッドメタルを順次
形成した構成にし、前記半導体素子のうち抵抗を介して
接地する素子はその半導体のＮ層またはＮ+ 層と前記グ
ランド電極のＮ+ 層とを接続し、また直接接地する素子
は配線メタルを介して前記グランド電極のパッドメタル
に接続し、このグランド電極をフリップチップ法により
接地するようにしたので、ボンデングワイヤやバイヤホ
ールを使用することなく接地でき、良好な素子特性を維
持しつつ容易に接地することができ、しかも接地面積が
十分確保できるため、安定した接地状態を実現できる。
さらに、所望の抵抗をグランド電極内の領域で得ること
ができ、その分、回路面積を縮小してチップの小形化を
図ることができる。
【図１】本発明を実施した半導体装置の平面概要図であ
る。
る。
【図２】図１のグランド電極の断面概要図である。
【図３】フリップチップ法によりグランド電極を接地す
る場合の接続状態を示す断面図である。
る場合の接続状態を示す断面図である。
【図４】ボンディングワイヤを使用した従来のＭＭＩＣ
の接地の状況を示す概要図である。
の接地の状況を示す概要図である。
【図５】バイヤホールを使用した従来のＭＭＩＣの接地
の状況を示す概要断面図である。
の状況を示す概要断面図である。
１ ＭＭＩＣ ２ グランド電極 ３ 配線メタル ４ ＧａＡｓ基板 ５ Ｎ+ 層 ６ オーミック電極 ７ パッドメタル １１ フリップチップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本明 謙二 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (1)
- 【請求項１】 複数の半導体素子を有する半導体回路領
域の外周部に設けられ該半導体回路領域を接地するため
のグランド電極を備えた半導体装置において、 前記グ
ランド電極は、Ｎ+ 層上にオーミック電極及びパッドメ
タルを順次形成した構成にし、 前記半導体素子のうち抵抗を介して接地する素子はその
半導体のＮ層またはＮ+ 層と前記グランド電極のＮ+ 層
とを接続し、また直接接地する素子は配線メタルを介し
て前記グランド電極のパッドメタルに接続し、 このグランド電極をフリップチップ法により接地するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021236A JPH06236903A (ja) | 1993-02-09 | 1993-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021236A JPH06236903A (ja) | 1993-02-09 | 1993-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236903A true JPH06236903A (ja) | 1994-08-23 |
Family
ID=12049414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021236A Pending JPH06236903A (ja) | 1993-02-09 | 1993-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236903A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869903A (en) * | 1996-07-15 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Sealed semiconductor device including opposed substrates and metal wall |
-
1993
- 1993-02-09 JP JP5021236A patent/JPH06236903A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869903A (en) * | 1996-07-15 | 1999-02-09 | Mitsubishi Denki Kabushiki Kaisha | Sealed semiconductor device including opposed substrates and metal wall |
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