KR100620929B1 - 화합물 반도체 장치의 제조 방법 - Google Patents

화합물 반도체 장치의 제조 방법 Download PDF

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Abstract

화합물 반도체 장치에서는 안전을 위해 패드 전극 아래에 최종 공정까지 실리콘 질화막을 남겨 두었으나, 기판과 실리콘 질화막이 단단하기 때문에 본딩 시에 실리콘 질화막이 균열되기 쉬운 결점을 갖고 있었다. 패드 전극 및 배선층 아래 또는 주단부 아래에 고농도 영역을 형성하여 패드 전극 아래의 질화막을 제거한다. 고농도 영역에 의해 질화막을 제거하여도 소정의 아이솔레이션을 확보할 수 있기 때문에, 균열을 방지하기 위한 금 도금 공정을 생략할 수 있다. 또한, 각 패드와 배선층의 이격 거리를 축소할 수 있고, 칩 수축을 실현하는 제조 방법을 제공할 수 있다.
아이솔레이션, 게이트 전극층, 질화막, 절연화층, 패드 전극

Description

화합물 반도체 장치의 제조 방법{MANUFACTURING METHOD OF COMPOUND SEMICONDUCTOR DEVICE}
도 1은 본 발명을 설명하기 위한 단면도.
도 2는 본 발명을 설명하기 위한 단면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 단면도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 단면도.
도 9는 본 발명을 설명하기 위한 단면도.
도 10은 본 발명을 설명하기 위한 도면으로, 10(a)는 단면도, 10(b)는 단면도, 10(c)는 평면도.
도 11은 종래예를 설명하기 위한 도면으로, 11(a)는 단면도, 11(b)는 회로도.
도 12는 종래예를 설명하기 위한 단면도.
도 13은 종래예를 설명하기 위한 단면도.
도 14는 종래예를 설명하기 위한 단면도.
도 15는 종래예를 설명하기 위한 단면도.
도 16은 종래예를 설명하기 위한 단면도.
도 17은 종래예를 설명하기 위한 단면도.
도 18은 종래예를 설명하기 위한 단면도.
도 19는 종래예를 설명하기 위한 단면도.
도 20은 종래예를 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
41 : 버퍼층
44 : 채널 영역
45 : 절연화층
52 : 채널층
56 : 소스 영역
57 : 드레인 영역
75 : 소스
76 : 드레인 전극
77 : 패드 전극
80 : 본딩 와이어
본 발명은 화합물 반도체 장치의 제조 방법, 특히 GaAs 기판을 이용한 화합물 반도체 장치의 제조 방법에 관한 것이다.
휴대 전화 등의 이동 통신 기기에서는 ㎓대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환시키기 위한 스위치 소자가 이용되는 것이 많다(예를 들면, 특개평9-181642호). 그 소자로서는 고주파를 다루기 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 것이 많아, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
도 11(a)는 GaAs FET의 단면도를 도시하고 있다. 비도핑의 GaAs 기판(31)의 표면 부분에 n형 불순물을 도핑하여 n형의 채널 영역(32)을 형성하고, 채널 영역(32) 표면에 쇼트키 접촉하는 게이트 전극(33)을 배치하고, 게이트 전극(33)의 양 옆에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극(34, 35)을 배치한다. 이 트랜지스터는 게이트 전극(33)의 전위에 의해 바로 아래의 채널 영역(32) 내에 공핍층을 형성하고, 소스 전극(34)과 드레인 전극(35) 사이의 채널 전류를 제어한다.
도 11(b)는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로도를 도시하고 있다.
제1 및 제2 FET FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl- 1, Ctl-2에 접속되고, 각 FET의 드레인(또는 소스)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호로서, H 레벨의 신호가 인가된 FET가 ON하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
이러한 화합물 반도체 스위치 회로 장치의 FET, 패드 및 배선의 제조 방법을 도 12∼도 20에 도시한다.
도 12에서는 기판(1) 표면에 채널층(2)을 형성한다.
즉, 기판(1) 전면을 약 100Å 두께의 스루 이온 주입용 실리콘 질화막(3)으로 피복한다. 다음으로, 예정된 채널층(2) 상의 레지스트층(4)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(4)을 마스크로 하여 예정된 채널층(2)으로 동작층을 선택하기 위해서 p-형을 공급하는 불순물의 이온 주입 및 n형을 공급하는 불순물의 이온 주입을 행한다. 이 결과, 비도핑 기판(1)에는 p-형 영역(5)과, 그 위에 n형 채널층(2)이 형성된다.
도 13에서는 기판(1) 표면에 채널층의 양단에 인접하여 소스 영역(6) 및 드레인 영역(7)을 형성한다.
전(前)공정에서 이용한 레지스트층(4)을 제거하고, 새롭게 예정된 소스 영역(6) 및 드레인 영역(7) 상의 레지스트층(8)을 선택적으로 창 내기하는 포토리 소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(8)을 마스크로 하여 예정된 소스 영역(6) 및 드레인 영역(7)에 n형을 공급하는 불순물의 이온 주입을 행하여, n+형의 소스 영역(6) 및 드레인 영역(7)을 형성한다.
도 14에서는 소스 영역(6) 및 드레인 영역(7)에 제1층째 전극으로서 오믹 금속층(10)을 부착하여 제1 소스 전극(11) 및 제1 드레인 전극(12)을 형성한다.
예정된 제1 소스 전극(11) 및 제1 드레인 전극(12)을 형성하는 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 예정된 제1 소스 전극(11) 및 제1 드레인 전극(12) 상에 있는 실리콘 질화막(3)을 CF4 플라즈마에 의해 제거하고 이어서 오믹 금속층(10)이 되는 AnGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(13)을 제거하고, 리프트 오프에 의해 소스 영역(6) 및 드레인 영역(7) 상에 제1 소스 전극(11) 및 제1 드레인 전극(12)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(11)과 소스 영역(6) 및 제1 드레인 전극(12)과 드레인 영역(7)의 오믹 접합을 형성한다.
도 15에서는 예정된 게이트 전극(16) 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다.
도 16에서는 노출된 질화막(3)을 드라이 에칭한 후, 게이트 금속층(18)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(14)을 제거하고 리프트 오프에 의해 채널층(2)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(16) 및 제1 패드 전극(17)을 형성한다.
도 17에서는 패시베이션막(19)을 형성한 후, 제2 소스 및 드레인 전극(23, 24)과 배선층(25)을 형성한다.
게이트 전극(16)을 형성한 후, 게이트 전극(16) 주변의 채널층(2)을 보호하기 위해서, 기판(1) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(19)으로 피복된다. 이 패시베이션막(19) 상에 포토리소그래피 프로세스를 행하고, 제1 소스 및 드레인 전극(11, 12)과의 컨택트부 및 게이트 전극(16)과의 컨택트부에 대하여 선택적으로 레지스트의 창 내기를 행하고, 그 부분의 패시베이션막(19)을 드라이 에칭한다. 그 후, 레지스트층은 제거된다.
그 후, 제2 소스 및 드레인 전극(23, 24)과 배선층(25)을 형성한다. 기판(1) 전면에 새로운 포토리소그래피 프로세스를 행하고, 제1 소스 전극(11), 제1 드레인 전극(12) 부분과, 예정된 배선층(25) 상의 패시베이션막(19)을 노출하고 나머지 부분을 레지스트층(20)으로 덮는다. 계속해서, 전면에 제3층째 전극으로서의 배선 금속층(21)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 레지스트층(20)은 그대로 마스크로서 이용되기 때문에, 제1 소스 전극(11), 제1 드레인 전극(12)에 컨택트하는 제2 소스 전극(23) 및 제2 드레인 전극(24)과 배선층(25)이 형성된다. 배선 금속층(21)의 다른 부분은 레지스트층(20) 상에 부착되기 때문에, 레지스트층(20)을 제거하여 리프트 오프에 의해 제2 소스 전극(23) 및 제2 드레인 전극(24)과 배선층(25)만을 남기고, 나머지는 제거된다. 또, 일부 배선 부분은 이 배선 금속층(21)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 배선 금속층(21)은 남겨진다.
도 18에서는 층간 절연막용 질화막(26)을 형성하여, 도금용 전극(27)을 형성한다.
다층 배선화를 위해서, 기판(1) 표면은 실리콘 질화막으로 이루어지는 층간 절연막(26)으로 피복된다. 층간 절연막(26) 상에 포토리소그래피 프로세스를 행하여 제2 소스 및 드레인 전극(23, 24)과의 컨택트 부분 및 배선 전극(25)의 컨택트 부분에 대하여 선택적으로 레지스트의 창 내기를 행하고, 그 부분의 패시베이션막(19)을 드라이 에칭한다. 그 후, 레지스트층은 제거된다.
그 후, 도금용 전극(27)을 형성한다. 전면에 도금용 전극(27)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 제2 소스 및 드레인 전극(23, 24) 및 배선 전극(25)의 소정 부분에는 컨택트홀이 설치되어 있기 때문에, 도금용 전극(27)이 컨택트된다.
도 19에서는 금 도금을 실시하고, 제3 소스 및 드레인 전극(28, 29)과 본딩 와이어를 고착하기 위한 패드 전극(31)을 형성한다.
기판(1)에 포토리소그래피 프로세스를 행하고, 예정된 제3 소스 전극(28), 제3 드레인 전극(29) 및 예정된 패드 전극(31) 부분의 도금용 전극(27)을 노출하여, 나머지 부분을 레지스트층(30)으로 덮은 후, 전해 금 도금을 행한다. 이 때, 레지스트층(30)이 마스크가 되어 도금용 전극(27)이 노출된 부분만 금 도금이 부착된다. 즉, 제2 소스 전극(23), 제2 드레인 전극(24)에 컨택트하는 제3 소스 전극(28) 및 제3 드레인 전극(29)과 본딩 와이어를 고착하기 위한 패드 전극(31)이 형성된다.
도 20에서는 패드 전극(31)을 최종적으로 형성하고, 그 위에 본딩 와이어(40)를 압착한다.
레지스트(30)를 제거한 후, 전면에 노출된 불필요한 도금용 전극(27)을 제거한다. 금 도금이 실시된 제3 소스 전극(28), 제3 드레인 전극(29) 및 패드 전극(31) 이외의 도금용 전극은 불필요하다. Ar 플라즈마에 의한 이온 밀링을 행하면 금 도금이 실시되어 있지 않은 부분의 도금용 전극이 깎여 층간 절연막(26)이 노출된다. 금 도금 부분도 다소 깎이지만, 2∼3㎛ 정도의 두께가 있기 때문에 문제없다. 또, 일부 배선 부분은 이 금 도금을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 도금용 전극(27) 및 금 도금은 남겨진다.
화합물 반도체 스위치 회로 장치는 전공정을 완성하면, 조립을 행하는 후(後)공정으로 이행된다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별적으로 반도체 칩 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어(40)로 반도체 칩의 패드 전극(31)과 소정의 리드(도시 생략)를 접속한다. 본딩 와이어(40)로서는 금 세선을 이용하여 주지의 볼 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
상기한 화합물 반도체 장치의 제조 방법에 따르면, GaAs 기판에 이온 주입함으로써 채널층을 형성하고 있다. 또, 이것 이외에도 GaAs 기판 상에 누설을 방지하기 위한 버퍼층이 되는 에피택셜층을 형성하여, n형 에피택셜층을 더욱 성장시키는 것도 알려져 있다. 이 제조 방법에 따르면, n형 에피택셜층을 채널층으로서 이 용하기 때문에, FET의 특성이 향상하는 이점이 있지만, FET의 채널 영역 이외는, 붕소 등의 불순물을 이온 주입하여 절연화한 영역으로 하고 있다.
GaAs 기판, 또는 채널 형성용 에피택셜층에 붕소 등을 주입하여 절연화한 영역(이하, 절연화층이라 함)은 반 절연성이기는 하지만, 이들 위에 와이어 본딩용 패드 전극층을 직접 형성하면, 인접한 전극간의 전기적 상호 작용은 여전히 존재한다. 예를 들면, 절연 강도가 약하기 때문에 정전 파괴가 발생하거나, 고주파 신호가 누설되어 아이솔레이션이 악화되는 등, 특성적으로 문제가 많아진다. 그 때문에 종래의 제조 방법에서는 배선층이나 패드 전극층 아래에 질화막을 깔고 있었다.
그러나, 질화막은 딱딱하기 때문에, 본딩 시의 압력으로 패드 부분에 균열이 발생한다. 이것을 억제하기 위해서 질화막 상의 본딩 전극에는 금 도금을 실시하여 대응하고 있지만, 금 도금 공정은 공정 수도 증가하고, 비용도 늘게 된다.
또한, 종래의 화합물 반도체 장치에서는 패드나 배선층을 반 절연성 GaAs 기판 또는 절연화층에 접촉하여 형성할 때, 아이솔레이션을 확보하기 위해서 인접하는 패턴에 있어서 20㎛ 이상의 이격 거리를 두고 있었다. 이 이론적 배경은 부족하지만, 지금까지 반 절연성 GaAs 기판 또는 절연화층은 절연 기판이라는 개념에서, 내압은 무한대라고 생각되고 있었다. 그러나, 실측으로, 내압이 유한하다는 것을 알 수 있었다. 이 때문에 반 절연성 GaAs 기판 또는 절연화층 중에서 공핍층이 신장하여 고주파 신호에 따른 공핍층 거리의 변화에 의해 공핍층이 인접하는 패턴까지 도달하면, 거기서 고주파 신호의 누설이 발생되는 것으로 생각된다. 이 때문에, 패드 전극층 및 배선층 등은 20㎛ 이상의 이격 거리를 두고 배치되어 있었 다.
그러나, 상술한 화합물 반도체 장치에서는 5개의 패드가 반도체 칩의 절반 가까이를 차지하고 있어, 칩 사이즈를 저감시킬 수 없는 큰 요인으로 되어 있었다.
현재는, 실리콘 반도체 칩의 성능의 향상도 놀랍고, 고주파대에서의 이용 가능성이 높아지고 있다. 종래에는 실리콘 칩은 고주파대에서의 이용이 어렵고, 고가의 화합물 반도체 칩이 이용되고 있었지만, 실리콘 반도체의 이용 가능성이 높아지면, 당연히 웨이퍼 가격이 높은 화합물 반도체 칩은 가격 경쟁에서 밀린다. 이 때문에 칩 사이즈를 축소시켜 비용을 억제할 필요가 있어, 칩 사이즈의 저감은 불가피하다.
본 발명은 상술한 제반 사정을 감안하여 이루어진 것으로, 패드 전극 아래의 질화막을 제거하여 와이어 본드 시의 압력에 의한 영향을 억제하고, 패드 전극 아래에 고농도 영역을 형성하고, 또한 배선으로 이용한 게이트 금속 아래에 고농도 영역을 형성함으로써, 인접하는 패드 전극, 배선 전극의 이격 거리를 축소하여 칩 사이즈를 축소시킬 수 있는 패드 구조, 배선 전극 구조를, 공정 수를 늘리지 않고 실현하는 화합물 반도체 장치의 제조 방법을 제공하는 데 특징이 있다.
즉, GaAs 기판 상에 버퍼층과 일 도전형 에피택셜층을 적층하고, 상기 일 도전형의 에피택셜층을 채널층으로 하여 그 채널층에 인접한 소스 및 드레인 영역을 형성하여 FET의 채널 영역을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 고농도 영역을 형성하는 공정과, 상기 채널 영역 및 상기 고농도 영 역을 제외한 전면에 절연화층을 형성하는 공정과, 상기 소스 및 드레인 영역에 제1층째 전극으로서의 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과, 상기 채널층 및 상기 고농도 영역 상에 제2층째 전극으로서의 게이트 금속층을 부착하여 게이트 전극 및 제1 패드 전극 및 배선층을 형성하는 공정과, 제1 소스 및 제1 드레인 전극과 상기 제1 패드 전극 상에 제3층째 전극으로서의 패드 금속층을 부착하여 제2 소스 및 제2 드레인 전극과 제2 패드 전극을 형성하는 공정과, 상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정을 포함하는 것을 특징으로 한다.
〈실시예〉
이하, 본 발명의 실시예에 대하여 도 1 내지 도 10을 참조하여 설명한다.
본 발명은, GaAs 기판(51) 상에 버퍼층(41)과 일 도전형 에피택셜층(42)을 적층하고, 상기 일 도전형 에피택셜층(42)에 의한 채널층(52)에 인접한 소스 및 드레인 영역(56, 57)을 형성하여 FET의 채널 영역(44)을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 고농도 영역(60, 61)을 형성하는 공정과, 상기 채널 영역(44) 및 상기 고농도 영역(60, 61)을 제외한 전면에 절연화층(45)을 형성하는 공정과, 상기 소스 및 드레인 영역(56, 57)에 제1층째 전극으로서의 오믹 금속층(64)을 부착하여 제1 소스 및 제1 드레인 전극(56, 57)을 형성하는 공정과, 상기 채널층(52) 및 상기 고농도 영역(60, 61) 상에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69) 및 제1 패드 전극(70) 및 배선층(62)을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극(65, 66)과 상기 제1 패드 전극 상(70)에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 및 제2 드레인 전극(75, 76)과 제2 패드 전극(77)을 형성하는 공정과, 상기 제2 패드 전극(77) 상에 본딩 와이어(80)를 압착하는 공정을 포함한다.
본 발명의 제1 공정은, 도 1에 도시한 바와 같이, 비도핑의 GaAs 기판(51) 상에 버퍼층(41)과 일 도전형 에피택셜층(42)을 적층하고, 일 도전형 에피택셜층(42)에 의한 채널층(52)에 인접한 소스 및 드레인 영역(56, 57)을 형성하여 FET의 채널 영역(44)을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 고농도 영역(60, 61)을 형성하는데 있다.
본 공정은, 본 발명의 제1 특징이 되는 공정이다. 즉, 도 1(a)와 같이, GaAs 등으로 형성되는 비도핑의 화합물 반도체 기판(51) 상에, 누설을 억제하기 위한 버퍼층(41)을 6000Å 정도 형성한다. 이 버퍼층(41)은 비도핑 또는 불순물이 도입된 에피택셜층이다. 그 위에 n형 에피택셜층(42)(2×1017㎝-3, 1100Å)을 성장시킨다. 그 후, 전면을 약 100Å 내지 200Å 두께의 스루 이온 주입용 실리콘 질화막(53)으로 피복한다.
전면에 레지스트층(54)을 형성하고, 예정된 소스 영역(56), 드레인 영역(57), 예정된 배선층(62) 및 패드 영역(70) 상의 레지스트층(54)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(54)을 마스크로 하여 예정된 소스 영역(56) 및 드레인 영역(57), 예정된 배선층(62) 및 패드 전극(70) 아래의 n형 에피택셜층(42) 표면에 n형을 공급하는 불순물(29Si+) 이 온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 예정된 패드 영역(70) 및 배선층(62) 아래의 n형 에피택셜층(42) 표면에 고농도 영역(60, 61)을 형성한다.
소스 영역(56) 및 드레인 영역(57)은, n형 에피택셜층(42)에 의한 채널층(52)에 인접하여 형성된다. 도 1에서는 1조의 소스, 드레인 영역(56, 57) 및 채널층(52)을 나타내고 있지만, 실제로는 소스 영역(56) 또는 드레인 영역(57)을 공통으로 하여 복수 인접하여 FET의 채널 영역(44)을 형성하고 있다.
n형 에피택셜층(42)을 채널층(52)으로 이용하면, FET의 채널층을 이온 주입에 의해 형성한 경우에 비하여, 큰 이점이 있다.
즉, 이온 주입에 의해 채널층을 형성하면, 채널층 중의 불순물 농도의 프로파일은 산 모형이 되지만, n형 에피택셜층을 성장시키면 채널층의 농도는 균일하게 된다. 예를 들면, 동일 핀치 오프 전압, 동일 게이트 폭이면, n형 에피택셜층으로 이루어지는 채널층을 갖는 FET쪽이 Idss가 증가한다. 또한, 동일 Idss, 동일 게이트 폭이면, n형 에피택셜층으로 이루어지는 채널층을 갖는 FET 쪽의 핀치 오프 전압을 작게 할 수 있다. 예를 들면, 스위치 회로에 이용하는 FET에서, 그 최대 선형 입력 파워는 송신측(ON측) FET에서는 Idss가 크면 파워도 커지고, 수신측(OFF측) FET에서는 핀치 오프 전압이 작은 쪽이 큰 파워에 견딜 수 있는 FET가 된다.
즉, 이온 주입에 의해 형성하는 것보다, n형 에피택셜층에 의해 채널층을 형성하는 것이, 스위치 회로에 채용하는 FET로서 최대 선형 입력 파워를 증가시킬 수 있는 것이다.
또한, 동일 핀치 오프 전압, 동일 Idss이면, 게이트 폭을 작게 할 수 있으므로 기생 용량을 저감시킬 수 있고, 고주파 신호의 누설을 억제하여 아이솔레이션을 향상시킬 수 있다.
또한, 스위치 용도에 한정되지 않고, 예를 들면 증폭기에 이용하는 FET라도 핀치 오프 전압이 작은 것이, 증폭기 특성이 양호해지는 이점이 있다.
여기서 중요한 것은, 고농도 영역(60, 61)은 예정된 패드 전극(70) 및 배선층(62)보다 돌출되도록 레지스트층(54)을 제거하는 것이다. 이에 의해, 다음 공정에서 형성되는 패드 전극(70) 및 배선층(62) 아래에 이들 영역보다 큰 고농도 영역(60, 61)이 형성된다.
기판 표면은 n형 에피택셜층이기 때문에, 채널 영역(44)을 다른 영역과 분리할 필요가 있어, 채널 영역(44) 이외의 기판 표면은 다음 공정에서 절연화층(45)이 형성된다. 이 절연화층(45)은, n형 에피택셜층에 붕소 등의 불순물을 이온 주입한 에피택셜층이기 때문에, 전기적으로 완전한 절연층이 아니라 내압은 유한하다. 즉, 그 위에 패드 전극 또는 배선층을 직접 형성하면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 전극 또는 배선층까지 도달하면, 거기서 고주파 신호의 누설이 발생되는 것으로 생각된다.
그러나, 패드 전극(70) 및 배선층(62) 아래의 GaAs 표면에 n+형의 고농도 영역(60, 61)이 형성되면, 불순물 농도가 높아진다(이온 종류는 29Si+이고 농도는 1∼5×1018㎝-3). 이에 의해, 배선층(62) 및 패드 전극(70)과 절연화층(45)은 분리되고, 절연화층(45)에의 공핍층이 신장되지 않기 때문에, 인접하는 패드 전극(70), 배선층(62)은 서로의 이격 거리를 대폭 근접시켜 형성될 수 있다.
구체적으로는, 이격 거리를 4㎛로 하면, 20㏈ 이상의 아이솔레이션을 확보하기 위해서는 충분하다고 산출되었다. 또한, 전자계 시뮬레이션에 있어서도 4㎛ 정도의 이격 거리를 두면 2.4㎓에서 40dB 정도의 아이솔레이션을 얻을 수 있는 것을 알 수 있다.
즉, 패드 전극(70) 및 배선층(62) 아래에, 이들 영역보다 돌출되도록 고농도 영역(60, 61)을 형성함으로써, 아이솔레이션을 충분히 확보할 수 있기 때문에, 종래에 안전을 위해서 형성되는 질화막을 제거할 수 있다.
질화막이 불필요하면, 본딩 와이어의 압착 시에 질화막이 균열되는 것을 고려하지 않아도 되므로, 종래에 필요한 금 도금 공정을 생략할 수 있다. 금 도금 공정은 공정 수도 많고 비용도 많이 드는 공정이므로, 이 공정을 생략할 수 있으면, 제조 공정의 간소화 및 비용 삭감에 크게 기여할 수 있다.
또한, 상호 인접하는 패드 전극(70) 또는 배선층(62)의 이격 거리가 4㎛까지 근접하여도, 20dBm의 아이솔레이션을 확보하기 위해서는 충분하다. 예를 들면, 5개의 패드가 반도체 칩의 절반 가까이를 차지하고 있는 화합물 반도체 장치에서는 칩 사이즈를 대폭 축소할 수 있어, 화합물 반도체 장치의 저가격화를 실현할 수 있다.
또한, 도 1(b)에 도시한 바와 같이, FET부의 채널층(52)이 되는 n형 에피택셜층 표면에 비도핑 에피택셜층(43)을 1000Å 정도 적층하여도 된다. 후에 상세하게 설명하지만, 게이트 전극 형성 공정으로 게이트 전극을 매립하는 경우에, 비도핑 에피택셜층(43)의 하단 부근까지 게이트 전극을 매립함으로써, 기생 용량을 억제한 게이트 전극을 형성할 수 있다. 여기서, 비도핑 에피택셜층(43)은 GaAs라도 되고, InGaP라도 된다.
본 발명의 제2 공정은, 도 2에 도시한 바와 같이 상기 채널 영역(44) 및 상기 고농도 영역(60, 61)을 제외한 전면에 절연화층(45)을 형성하는 것이다.
상술한 바와 같이, n형 에피택셜층(42)에 선택적으로 n+형 고농도 영역을 형성하여 채널 영역(44) 및 고농도 영역(60, 61)을 형성하고 있기 때문에 이들을 분리할 필요가 있다. 즉, 전면에 새로운 레지스트층(58)을 형성하고, FET의 채널 영역(44) 및 배선층 아래, 패드 전극 아래의 고농도 영역(60, 61) 상의 레지스트층(58)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(58)을 마스크로 하여 GaAs 표면에, 도우즈량 1×1013㎝-2, 가속 전압 100KeV 정도로 불순물(B+ 또는 H+) 이온 주입을 행한다. 그 후, 레지스트층(58)을 제거하여 활성화 어닐링을 행한다. 이에 의해, 소스 및 드레인 영역(56, 57)과 고농도 영역(60, 61)은 활성화되고, 채널 영역(44) 및 고농도 영역(60, 61)을 분리하는 절연화층(45)이 형성된다. 앞에서도 설명하였지만, 이 절연화층(45)은 전기적인 절연층이 아니라, 불순물이 이온 주입된 에피택셜층이다.
본 발명의 제3 공정은 도 3에 도시한 바와 같이 상기 소스 영역(56) 및 드레인 영역(57)에 제1층째 전극으로서의 오믹 금속층(64)을 부착하여 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 것이다.
우선, 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66) 상에 있는 실리콘 질화막(53)을 CF4 플라즈마에 의해 제거하고, 이어서 오믹 금속층(64)이 되는 AnGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(63)을 제거하고, 리프트 오프에 의해 소스 영역(56) 및 드레인 영역(57) 상에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(65)과 소스 영역(56), 및 제1 드레인 전극(66)과 드레인 영역(57)의 오믹 접합을 형성한다.
본 발명의 제4 공정은 도 4 내지 도 6에 도시한 바와 같이 상기 채널층(52) 및 상기 고농도 영역(60, 61) 상에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69), 제1 패드 전극(70) 및 배선층(62)을 형성하는 것이다.
본 공정은 본 발명의 제2 특징이 되는 공정이다. 제1 실시예로서, 우선 도 4에서는 예정된 게이트 전극(69), 패드 전극(70) 및 배선층(62) 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 예정된 게이트 전극(69), 패드 전극(70) 및 배선층(62) 부분으로부터 노출한 실리콘 질화막(53)을 드라이 에칭하여 예정된 게이트 전극(69) 부분의 채널층(52)을 노출하고, 예정된 배선층(62) 및 예정된 패드 전극(70) 부분의 GaAs를 노출한다.
예정된 게이트 전극(69) 부분의 개구부는 0.5㎛로 하여 미세화된 게이트 전극(69)을 형성할 수 있도록 한다. 이 때, 제1 공정에서 설명한 바와 같이 종래에서는 아이솔레이션을 확보하기 위해서 필요한 질화막을 고농도 영역(60, 61)을 형성함으로써 제거할 수 있기 때문에, 본딩 와이어의 압착 시의 충격에 의해, 질화막 및 기판이 균열되지 않는다.
도 5에서는 채널층(52) 및 노출된 GaAs에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69), 배선층(62) 및 제1 패드 전극(70)을 형성한다.
즉, GaAs에 제2층째 전극으로서의 게이트 금속층(68)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(67)을 제거하여 리프트 오프에 의해 채널층(52)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(69)과, 제1 패드 전극(70) 및 배선층(62)을 형성한다.
또한, 본 공정의 제2 실시예로서, 도 6(a)에 도시한 바와 같이 게이트 전극(69)의 일부를 채널층(52)에 매립하여도 된다. 그 경우는 게이트 금속층(68)으로서 Pt/Ti/Pt/Au의 4층을 순차적으로 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해, 게이트 전극(69), 제1 패드 전극(70) 및 배선층(62)을 형성한 후, Pt를 매립하는 열 처리를 실시한다. 이에 의해, 도 6에 도시한 바와 같이 게이트 전극(69)은 GaAs와의 쇼트키 접합을 유지한 채 채널층(52)에 일부가 매설된다. 여기서, 이 경우 채널층(52)의 깊이는 제1 공정의 n형 에피택셜층(42)의 적층 시에, 이 게이트 전극(69)의 매립 분량을 고려하여, 소망의 FET 특성을 얻을 수 있도록 깊게 형성해 둔다.
채널층(52) 표면(예를 들면, 표면으로부터 500Å∼1000Å 정도)은 자연 공핍층이 발생하거나, 결정이 불균일한 영역 등으로 전류가 흐르지 않아, 채널로서는 유효하지 않다. 게이트 전극(69)의 일부를 채널 영역(52)에 매립함으로써, 게이트 전극(69) 바로 아래의 전류가 흐르는 부분이 채널 영역(52) 표면으로부터 내려 간다. 채널 영역(52)은 사전에 소망의 FET 특성이 얻어지도록 게이트 전극(69)의 매설 분량을 고려하여 깊게 형성되어 있기 때문에, 채널로서 유효하게 활용할 수 있다. 구체적으로는, 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선되는 이점을 갖는다.
또한, 본 발명의 제1 공정에서도 진술한 바와 같이, 도 6(b)와 같이, n형 에피택셜층(42) 상에 GaAs 또는 InGAP의 비도핑 에피택셜층(43)을 적층하여도 된다. 실제로 FET로서 동작하는 부분은 게이트 전극(69)과 채널층(52)이 접촉한 부분이기 때문에, 게이트 전극(69)을 매립한 경우에 그 측벽은 기생 용량의 증가 부분이 된다. 그 때문에, 비도핑 에피택셜층(43)을 형성하여 그 하단 부근까지 게이트 전극(69)을 매립함으로써, 게이트 전극(69) 측벽에서의 기생 용량을 억제하여, 게이트 전극(69)을 매립하는 효과를 보다 발휘할 수 있는 것이다.
어느 경우라도, 패드 전극(70) 및 배선층(62) 아래의 질화막을 제거할 수 있기 때문에, 균열의 발생이 없어진다. 또한, 종래에는 정전 파괴의 방지나 아이솔레이션 확보를 위해서도 필요하였지만, 패드 전극(70) 아래 및 배선층(62) 아래에 고농도 영역(60, 61)을 형성함으로써, 공핍층의 확대를 억제하고, 소정의 아이솔레이션을 확보할 수 있다.
이와 같이 질화막이 불필요하면, 그 균열을 억제하기 위해서 준비되어 있던 금 도금 공정이 불필요하게 되므로, 비용을 대폭 삭감시킬 수 있고, 제조 공정도 간소화할 수 있다.
본 발명의 제5 공정은 도 7 및 도 8에 도시한 바와 같이 상기 제1 소스 전극(65) 및 제1 드레인 전극(66)과 상기 제1 패드 전극(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 및 제2 드레인 전극(75, 76)과 제2 패드 전극(77)을 형성하는 것이다.
도 7에서는 제1 소스 전극(65) 및 제1 드레인 전극(66)과 제1 패드 전극(70) 상의 패시베이션막(72)에 컨택트홀을 형성한다.
게이트 전극(69), 배선층(62) 및 제1 패드 전극(70)을 형성한 후, 게이트 전극(69) 주변의 채널층(52)을 보호하기 위해서, 기판(51) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(72)으로 피복된다. 이 패시베이션막(72) 상에 포토리소그래피 프로세스를 행하고, 제1 소스 전극(65), 제1 드레인 전극(66), 및 제1 패드 전극(70)과의 컨택트부에 대하여 선택적으로 레지스트의 창 내기를 행하고, 그 부분의 패시베이션막(72)을 드라이 에칭한다. 그 후, 레지스트층(71)은 제거된다.
도 8에서는 제1 소스 전극(65) 및 제1 드레인 전극(66)과 제1 패드 전극(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77)을 형성한다.
기판(51) 전면에 새로운 레지스트층(73)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77) 상의 레지스트를 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째 전극으로서의 패드 금속층(74)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하고, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 패드 전극(70)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77)이 형성된다. 패드 금속층(74)의 다른 부분은 레지스트층(73) 상에 부착되기 때문에, 레지스트층(73)을 제거하여 리프트 오프에 의해 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77)만을 남기고, 나머지는 제거된다. 또, 일부 배선 부분은 이 패드 금속층(74)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 패드 금속층(74)은 남겨진다.
본 발명의 제6 공정은 도 9에 도시한 바와 같이 상기 제2 패드 전극(77) 상에 본딩 와이어(80)를 압착하는 것이다. 도 9(a)는 본 발명의 제1 실시예의 경우이고, 도 9(b), 9(c)는 본 발명의 제2 실시예의 경우이다.
본 공정에서는 상술한 바와 같이 고농도 영역(60, 61)에 의해 제1 패드 전극(70) 및 제2 패드 전극(77) 아래의 질화막을 제거할 수 있기 때문에, 본딩 와이어의 압착 시에 크랙이 들어가는 것을 방지할 수 있다.
화합물 반도체 스위치 회로 장치는 전공정을 완성하면, 조립을 행하는 후공정으로 이행한다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별적으로 반도체 칩 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착시킨 후, 본딩 와이어(80)로 반도체 칩의 제2 패드 전극(77)과 소정의 리드(도시 생략)를 접속한다. 본딩 와이어(80)로서는 금 세선을 이용하여 주지의 볼 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
또한, 고농도 영역은 도 10(a), 도 10(b)에 도시한 바와 같이 포토리소그래피 프로세스에 의해 선택적으로 레지스트에 창 내기를 행하고, 예정된 배선층(62)의 주단부(周端部) 아래 및 예정된 패드 전극(70)의 주단부 아래에 일부가 돌출되도록 형성되어도 된다. 이 경우, 패드(70) 및 배선층(62) 바로 아래에는 절연층(45)으로 되어 있지만, 고농도 영역(60, 61)에 의해 패드에 인가되는 고주파 신호가 절연화층(45)을 통해 배선층(62)에 전달되는 것을 방지할 수 있다.
도 10(c)에는 고농도 영역(60, 61)의 배치예를 도시한다. 고농도 영역(60, 61)은 패드 전극(70) 및 배선층(62)의 주위를 둘러싸도록 형성하여도 되지만, 도 10(c)와 같이 형성하여도 된다. 즉, 패드 전극(70a)은 윗변을 제외하고 3변을 따라 고농도 영역(60)을 형성하며, 패드 전극(70b)은 GaAs 기판의 코너 부분을 제외하고 변측적인 오각형의 4변을 따라 C자 형상으로 고농도 영역(60)을 형성하고 있다. 고농도 영역(40)을 형성하지 않은 부분은 어느 것이나 GaAs 기판의 주단에 면한 부분이고, 공핍층이 넓어져도 인접하는 패드나 배선과 충분한 이격 거리가 있어, 누설이 문제되지 않는 부분이다.
또한, 고농도 영역(61)은 패드 전극(70a, 70b)에 근접한 측의 배선층(62) 아래에 선택적으로 형성된다.
이들의 배치예는 일례이고, 패드 전극(70)에 인가되는 고주파 신호를 절연층 을 통해 배선층(62)에 전달하는 것을 방지하는 기능이 있으면 된다. 또한, 도 10에서는 생략하였지만, 본 발명의 제2 실시예와 같이 게이트 전극(69)을 채널층(52) 표면에 매립하여도 된다.
이상으로 상술한 바와 같이, 본 발명에 따르면 다음 효과를 얻을 수 있다.
첫째, 기판에 형성된 고농도 영역에 의해, 패드 전극 및 배선층과 기판과의 분리가 가능해지므로, 종래에 충분한 아이솔레이션을 확보하기 위해서 형성되어 있던 질화막을 제거할 수 있다. 질화막이 불필요하면, 본딩 시에 질화막의 균열을 방지하기 위해서 행하고 있었던 금 도금 공정을 생략할 수 있다. 금 도금 공정은 공정 수도 많고, 비용도 높기 때문에, 이 공정을 생략할 수 있으면 저비용으로 공정 플로우를 간소화한 화합물 반도체 장치의 제조 방법을 실현할 수 있다.
둘째, 고농도 영역에 의해 절연화층의 분리를 할 수 있어, 절연 파괴나 간섭을 방지하기 위한, 상호 인접하는 이격 거리를 대폭 축소할 수 있다. 구체적으로는, 20dBm의 아이솔레이션을 확보하는 경우에서는 4㎛까지는 근접 배치할 수 있어, 칩 사이즈의 축소에 크게 기여할 수 있다. 즉, 저비용으로 고품질의 화합물 반도체 장치를 제조할 수 있다.
셋째, 게이트 금속층은 Pt/Ti/Pt/Au를 이용하여, 열 처리에 의해 게이트 전극의 일부를 채널층에 매설함으로써, 게이트 전극 바로 아래의 전류가 흐르는 부분을 채널 영역 표면으로부터 낮출 수 있다. 채널 표면은 자연 공핍층으로 채널로서 유효하지 않은 영역이고, 게이트 전극을 매설함으로써 채널을 유효하게 활용할 수 있기 때문에, 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선되는 화합물 반도체 장치의 제조 방법을 제공할 수 있다.
넷째, FET의 채널층을 n형 에피택셜층으로 형성함으로써, Idss의 증가나, 핀치 오프 전압을 작게 할 수 있다. 이에 의해, 예를 들면 스위치 회로에 채용하는 FET에서는 최대 선형 입력 파워의 증가나, 게이트 폭의 축소에 의한 아이솔레이션의 향상이 실현된다. 또, 스위치 용도에 한정되지 않고, 증폭기에 채용하는 경우라도 핀치 오프 전압을 낮게 할 수 있으면 증폭기 특성을 향상시킬 수 있다.
다섯째, 채널층의 게이트 전극이 매설되는 부분을 비도핑의 에피택셜층으로 한 2단의 에피택셜층으로 이루어지는 채널층으로 함으로써, 게이트 전극이 매설된 경우에 측면에서의 기생 용량의 발생을 억제할 수 있다. 즉, FET로서의 특성을 향상시킬 수 있는 화합물 반도체 장치의 제조 방법을 제공할 수 있는 이점을 갖는다.

Claims (14)

  1. 일 도전형의 에피택셜층에 게이트 전극을 형성하는 게이트 금속층을 부착하는 공정 이전에 예정된 패드 영역 아래의 에피택셜층 표면에 도전성을 갖는 고농도 영역을 형성하는 공정과,
    상기 고농도 영역과 인접하는 절연화층을 형성하는 공정과,
    상기 고농도 영역 상에 상기 게이트 금속층을 부착하여 제1 패드 전극을 형성하는 공정과,
    상기 제1 패드 전극 상에 패드 금속층을 부착하여 제2 패드 전극을 형성하는 공정과,
    상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  2. 일 도전형의 에피택셜층에 게이트 전극을 형성하는 게이트 금속층을 부착하는 공정 이전에 예정된 패드 영역 아래 및 예정된 배선층 아래의 에피택셜층 표면에 도전성을 갖는 고농도 영역을 형성하는 공정과,
    상기 인접하는 고농도 영역 사이에 절연화층을 형성하는 공정과,
    상기 고농도 영역 상에 상기 게이트 금속층을 부착하여 제1 패드 전극 및 배선층을 형성하는 공정과,
    상기 제1 패드 전극 상에 패드 금속층을 부착하여 제2 패드 전극을 형성하는 공정과,
    상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  3. GaAs 기판 상에 버퍼층과 일 도전형 에피택셜층을 적층하고, 상기 일 도전형 에피택셜층에 의한 채널층에 인접한 소스 및 드레인 영역을 형성하여 FET의 채널 영역을 형성하고, 동시에 예정된 패드 영역 아래에 상기 소스 영역 및 드레인 영역과 동일한 도전성을 갖는 고농도 영역을 형성하는 공정과,
    상기 채널 영역 및 상기 고농도 영역을 제외한 전면에 절연화층을 형성하는 공정과,
    상기 소스 및 드레인 영역에 제1층째 전극으로서의 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과,
    상기 채널층 및 상기 고농도 영역 상에 제2층째 전극으로서의 게이트 금속층을 부착하여 게이트 전극 및 제1 패드 전극을 형성하는 공정과,
    상기 제1 소스 및 제1 드레인 전극과 상기 제1 패드 전극 상에 제3층째 전극으로서 패드 금속층을 부착하여 제2 소스 및 제2 드레인 전극과 제2 패드 전극을 형성하는 공정과,
    상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  4. GaAs 기판 상에 버퍼층과 일 도전형 에피택셜층을 적층하고, 상기 일 도전형 에피택셜층에 의한 채널층에 인접한 소스 및 드레인 영역을 형성하여 FET의 채널 영역을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 상기 소스 영역 및 드레인 영역과 동일한 도전성을 갖는 고농도 영역을 형성하는 공정과,
    상기 채널 영역 및 상기 고농도 영역을 제외한 전면에 절연화층을 형성하는 공정과,
    상기 소스 및 드레인 영역에 제1층째 전극으로서의 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과,
    상기 채널층 및 상기 고농도 영역 상에 제2층째 전극으로서의 게이트 금속층을 부착하여 게이트 전극 및 제1 패드 전극 및 배선층을 형성하는 공정과,
    상기 제1 소스 및 제1 드레인 전극과 상기 제1 패드 전극 상에 제3층째 전극으로서의 패드 금속층을 부착하여 제2 소스 및 제2 드레인 전극과 제2 패드 전극을 형성하는 공정과,
    상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정
    을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 버퍼층은 에피택셜 성장에 의해 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  6. 제1항 또는 제3항에 있어서,
    상기 고농도 영역은 상기 패드 전극보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  7. 제2항 또는 제4항에 있어서,
    상기 고농도 영역은 상기 패드 전극 및 상기 배선층보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제1항 또는 제3항에 있어서,
    상기 고농도 영역은 상기 패드 전극 주단부(周端部) 아래에 일부가 상기 패드 전극보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제2항 또는 제4항에 있어서,
    상기 고농도 영역은 상기 패드 전극 주단부 및 상기 배선층 주단부 아래에서 일부가 상기 패드 전극 및 상기 배선층보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 절연화층은 이온 주입에 의해 형성되는 것을 특징으로 하는 화합물 반 도체 장치의 제조 방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 게이트 금속층은 최하층이 Pt가 되는 금속 다층막을 증착한 후, 열 처리하여 상기 게이트 전극의 일부를 상기 일 도전형 에피택셜층 표면에 매립하는 공정을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 일 도전형 에피택셜층 표면에 비도핑 에피택셜층을 적층하고, 상기 게이트 전극은 상기 비도핑 에피택셜층 하단 부근까지 매립되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 비도핑 에피택셜층은 InGaP에 의해 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 고농도 영역은 이온 주입에 의해 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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