CN112234030A - 一种三相逆变功率芯片及其制备方法 - Google Patents

一种三相逆变功率芯片及其制备方法 Download PDF

Info

Publication number
CN112234030A
CN112234030A CN201910635287.8A CN201910635287A CN112234030A CN 112234030 A CN112234030 A CN 112234030A CN 201910635287 A CN201910635287 A CN 201910635287A CN 112234030 A CN112234030 A CN 112234030A
Authority
CN
China
Prior art keywords
bonding pad
forming
layer
pad
metal part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910635287.8A
Other languages
English (en)
Other versions
CN112234030B (zh
Inventor
陈道坤
敖利波
史波
曾丹
曹俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gree Electric Appliances Inc of Zhuhai
Original Assignee
Gree Electric Appliances Inc of Zhuhai
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gree Electric Appliances Inc of Zhuhai filed Critical Gree Electric Appliances Inc of Zhuhai
Priority to CN201910635287.8A priority Critical patent/CN112234030B/zh
Priority to US17/624,930 priority patent/US11901840B2/en
Priority to EP20840520.9A priority patent/EP3975237A4/en
Priority to PCT/CN2020/097755 priority patent/WO2021008317A1/zh
Publication of CN112234030A publication Critical patent/CN112234030A/zh
Application granted granted Critical
Publication of CN112234030B publication Critical patent/CN112234030B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H02M7/53875—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及芯片技术领域，公开了一种三相逆变功率芯片及其制备方法，该制备方法包括在衬底上形成有源区和位于有源区之外的隔离区，在每个有源区中形成晶体管的源极、漏极和栅极，在隔离区形成第一焊盘、第二焊盘、第三焊盘和第四焊盘，将芯片的源极、漏极和栅极均延伸至与之对应的第一焊盘、第二焊盘、第三焊盘或第四焊盘，并将晶体管的源极、漏极和栅极和与之对应的第一焊盘、第二焊盘、第三焊盘或第四焊盘电性连接。采用本发明提供的三相逆变功率芯片的制备方法制备的三相逆变功率芯片，提高了集成度且减小了芯片间的寄生电感，从而提高了电路的工作效率。

Description

一种三相逆变功率芯片及其制备方法
技术领域
本发明涉及芯片技术领域，特别涉及一种三相逆变功率芯片及其制备方法。
背景技术
三相逆变桥广泛应用于变频器、电机驱动、逆变器等电力电子设备中，其中一种三相逆变桥的电路结构示意图如图1所示，该三相逆变桥由6个氮化镓(GaN)高电子迁移率晶体管(HEMT)组成，其中高侧的3个GaN HEMT的漏极连接在一起，且每个桥臂位于高侧的GaNHEMT的源极和位于低侧的GaN HEMT的漏极连接在一起，GaN HEMT具有高压、高频、低导通损耗和零反向恢复的优异特性，在三相逆变桥中采用GaN HEMT可以减少三相逆变桥中元器件个数，降低封装难度。同时可以增大工作频率，改善输出波形，提高逆变效率等，但是该三相逆变桥中6个GaN HEMT芯片之间通过焊线进行电学连接，集成度低，封装复杂，且过多焊线会引入过大的寄生电感，影响电路工作效率。
发明内容
本发明提供了一种三相逆变功率芯片及其制备方法，采用上述三相逆变功率芯片的制备方法制备的三相逆变功率芯片，提高了集成度且减少了芯片间的寄生电感，从而提高了电路的工作效率。
为达到上述目的，本发明提供以下技术方案：
一种三相逆变功率芯片的制备方法，包括：
依次在衬底的一侧表面形成沟道层和势垒层，并通过隔离工艺在所述沟道层和势垒层之上形成沿第一方向排列的三对有源区对，每一对所述有源区对内包括沿垂直于所述第一方向排列的两个有源区，其中，每一对所述有源区对中包括的两个有源区中，一个有源区为用于形成高侧晶体管的有源区，另一个为用于形成低侧晶体管的有源区；所述沟道层和势垒层背离所述衬底的一侧还形成位于所述有源区之外的隔离区；
在所述势垒层上形成芯片器件层，所述芯片器件层与每一个所述有源区对应的部位均包括源极、漏极和栅极；所述芯片器件层位于所述隔离区的部位包括第一焊盘、与每个所述有源区对一一对应的第二焊盘、与每个所述有源区对一一对应的第三焊盘、以及与每个所述有源区一一对应的第四焊盘；每组相互对应的有源区对、第一焊盘、第二焊盘、第三焊盘以及第四焊盘中，用于形成高侧晶体管的有源区中的漏极分别与所述第一焊盘电性连接，用于形成高侧晶体管的有源区的源极分别与第二焊盘电性连接，用于形成低侧晶体管的有源区中的漏极分别与第二焊盘电性连接，用于形成低侧晶体管的有源区中的源极分别与第三焊盘电性连接，且每个所述有源区中的栅极分别与第四焊盘电性连接；
在所述芯片器件层上形成钝化介质层；
刻蚀所述钝化介质层以露出所述第一焊盘、第二焊盘、第三焊盘和第四焊盘。
上述三相逆变功率芯片的制备方法中，在一个衬底上形成有源区和隔离区，在每个有源区中形成晶体管，在隔离区形成第一焊盘、第二焊盘、第三焊盘和第四焊盘，在晶体管制作过程中，将晶体管的源极、漏极和栅极均延伸至与之对应的第一焊盘、第二焊盘、第三焊盘或第四焊盘，并将晶体管的源极、漏极和栅极和与之对应的第一焊盘、第二焊盘、第三焊盘或第四焊盘电性连接，从而形成一个三相逆变功率芯片，在该三相逆变功率芯片的制备方法中，用于组成三相逆变桥的六个晶体管是直接制作在一个衬底上，实现了高度的集成化、降低了三相逆变功率芯片的封装难度，且在制作过程中通过布局实现了将晶体管的源极、漏极和栅极均延伸至与之对应的第一焊盘、第二焊盘、第三焊盘或第四焊盘并电性连接，取代了现有技术中晶体管之间通过焊线连接的连接方式，避免了过多焊线增加寄生电感，降低了寄生参数对逆变效率的影响，提高了电路的工作效率。
优选地，在所述势垒层上形成芯片器件层，包括：
在势垒层背离衬底的一侧形成欧姆金属层，并通过构图工艺形成源极和漏极；
在势垒层背离衬底的一侧形成栅极金属层，并通过构图工艺形成栅极；
在所述源极、漏极和栅极背离衬底的一侧形成第一介质层，并在所述第一介质层与所述源极、漏极和栅极相对应的部位形成第一过孔；
在所述第一介质层背离衬底的一侧形成第一金属层，所述第一金属层与所述第一过孔相对的部位沉入所述第一过孔，并通过构图工艺使所述第一金属层在所述隔离区形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部和第四焊盘的第一金属部、在与源极相对的部位形成用于连接源极与第二焊盘的第一金属部或第三焊盘的第一金属部的源极第一金属部、在与漏极相对的部位形成用于连接漏极与第一焊盘的第一金属部或第二焊盘的第一金属部的漏极第一金属部、在与栅极相对的部位形成栅极第一金属部；
在所述第一金属层背离衬底的一侧形成第二介质层，并在所述第二介质层与所述第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、第四焊盘的第一金属部、源极、漏极和栅极相对应的部位形成第二过孔；
在所述第二介质层背离衬底的一侧形成第二金属层，所述第二金属层与所述第二过孔相对的部位沉入所述第二过孔，并通过构图工艺使所述第二金属层在所述隔离区形成第一焊盘的第二金属部、第二焊盘的第二金属部、第三焊盘的第二金属部和第四焊盘的第二金属部，在与源极相对的部位形成源极第二金属部、在与漏极相对的部位形成漏极第二金属部、在与栅极相对的部位形成用于连接栅极第一金属部与第四焊盘的第二金属部的栅极第二金属部。
优选地，在所述势垒层上形成芯片器件层，包括：
在势垒层背离衬底的一侧形成欧姆金属层，并通过构图工艺形成源极和漏极；
在势垒层背离衬底的一侧形成栅极金属层，并通过构图工艺形成栅极；
在所述源极、漏极和栅极背离衬底的一侧形成第一介质层，并在所述第一介质层与所述源极、漏极和栅极相对应的部位形成第一过孔；
在所述第一介质层背离衬底的一侧形成第一金属层，所述第一金属层与所述第一过孔相对的部位沉入所述第一过孔，并通过构图工艺使所述第一金属层在所述隔离区形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部和第四焊盘的第一金属部、在与源极相对的部位形成源极第一金属部、在与漏极相对的部位形成漏极第一金属部、在与栅极相对的部位形成用于连接栅极与第四焊盘的第一金属部的栅极第一金属部；
在所述第一金属层背离衬底的一侧形成第二介质层，并在所述第二介质层与所述第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、第四焊盘的第一金属部、源极、漏极和栅极相对应的部位形成第二过孔；
在所述第二介质层背离衬底的一侧形成第二金属层，所述第二金属层与所述第二过孔相对的部位沉入所述第二过孔，并通过构图工艺使所述第二金属层在所述隔离区形成第一焊盘的第二金属部、第二焊盘的第二金属部、第三焊盘的第二金属部和第四焊盘的第二金属部、在与源极相对的部位形成用于连接源极第一金属部与第二焊盘的第二金属部或第三焊盘的第二金属部的源极第二金属部、在与漏极相对的部位形成用于连接漏极第一金属部与第一焊盘的第二金属部或第二焊盘的第二金属部的漏极第二金属部、在与栅极相对的部位形成栅极第二金属部。
优选地，所述隔离工艺包括台面刻蚀工艺，刻蚀深度为100-500nm。
优选地，所述隔离工艺包括离子注入工艺，离子注入深度为100-500nm。
本发明还提供了一种三相逆变功率芯片，包括：
衬底；
依次形成于所述衬底一侧表面的沟道层和势垒层，所述沟道层和所述势垒层之上包括沿第一方向排列的三对有源区对，每一对所述有源区对内包括沿垂直于所述第一方向排列的两个有源区，其中，每一对所述有源区对中包括的两个有源区中，一个有源区为用于形成高侧晶体管的有源区，另一个为用于形成低侧晶体管的有源区；形成于所述沟道层和势垒层背离所述衬底的一侧、且位于所述有源区之外的隔离区；
形成于所述势垒层背离所述沟道层一侧的芯片器件层，所述芯片器件层与每一个所述有源区对应的部位均包括源极、漏极和栅极；所述芯片器件层位于所述隔离区的部位包括第一焊盘、与每个所述有源区对一一对应的第二焊盘、与每个所述有源区对一一对应的第三焊盘、以及与每个有源区一一对应的第四焊盘；其中，每对有源区对中用于形成高侧晶体管的有源区中的漏极分别和第一焊盘电性连接，每对有源区对中用于形成高侧晶体管的有源区中的源极分别和与每个有源区对一一对应的第二焊盘电性连接，每个所述有源区对中用于形成低侧晶体管的有源区中的漏极分别与每个有源区对一一对应的第二焊盘电性连接，每个所述有源区对中用于形成低侧晶体管的有源区中的源极分别与每个有源区对一一对应的第三焊盘电性连接，每个所述有源区中的栅极分别与每个有源区一一对应的第四焊盘电性连接；
形成于所述芯片器件层背离所述衬底一侧的钝化介质层，所述钝化介质层与所述第一焊盘、第二焊盘、第三焊盘及第四焊盘相对的部位被刻蚀以暴露出所述第一焊盘、第二焊盘、第三焊盘及第四焊盘。
优选地，所述第一介质层、第二介质层和钝化介质层的材料为SiN、SiO2或两者组合。
附图说明
图1为现有技术中的一种三相逆变桥电路；
图2为本发明提供的一种三相逆变功率芯片的有源区与隔离区示意图；
图3为本发明提供的一种三相逆变功率芯片的第一焊盘、第二焊盘、第三焊盘和第四焊盘的位置示意图；
图4至图7为本发明提供的一种三相逆变功率芯片制备过程示意图。
图标：
01-氮化镓高电子迁移率晶体管；1-衬底；2-沟道层；3-有源区对；31-有源区；4-势垒层；5-源极；6-漏极；7-源极第一金属部；8-漏极第一金属部；9-栅极；10-第一焊盘；11-第二焊盘；12-第三焊盘；13-第四焊盘；14-栅极第二金属部；15-钝化介质层；16-缓冲层；17-隔离区；18-P型半导体层；19-第一介质层；20-第二介质层；21-源极第二金属部；22-漏极第二金属部；23-栅极第一金属部。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图2至图7，本发明提供一种三相逆变功率芯片的制备方法，包括：
如图2、图3和图4所示，依次在衬底1的一侧表面形成沟道层2和势垒层4，并通过隔离工艺在沟道层2和势垒层4之上形成沿第一方向排列的三对有源区对3，每一对有源区对3内包括两个有源区31，其中，每一对有源区对3中包括的两个有源区31中，一个有源区31为用于形成高侧晶体管的有源区31，另一个为用于形成低侧晶体管的有源区31；沟道层2和势垒层4背离衬底1的一侧，还形成位于有源区31之外的隔离区17；
如图5、图6和图7所示，在势垒层4上形成芯片器件层，芯片器件层与每一个有源区31对应的部位均包括源极5、漏极6和栅极9；芯片器件层位于隔离区17的部位包括第一焊盘10、与每个有源区对3一一对应的第二焊盘11、与每个有源区对3一一对应的第三焊盘12、以及与每个有源区31一一对应的第四焊盘13；每组相互对应的有源区对3、第一焊盘10、第二焊盘11、第三焊盘12以及第四焊盘13中，用于形成高侧晶体管的有源区31中的漏极6分别与第一焊盘10电性连接，用于形成高侧晶体管的有源区31中的源极5分别与第二焊盘11电性连接，用于形成低侧晶体管的有源区31中的漏极6分别与第二焊盘11电性连接，用于形成低侧晶体管的有源区31中的源极5分别与第三焊盘12电性连接，且每个有源区31中的栅极9分别与第四焊盘13电性连接；
在芯片器件层上形成钝化介质层15；
刻蚀钝化介质层15以露出第一焊盘10、第二焊盘11、第三焊盘12和第四焊盘13。
上述三相逆变功率芯片的制备方法中，在一个衬底1上形成有源区31和隔离区17，在每个有源区31中形成晶体管，在隔离区17形成第一焊盘10、第二焊盘11、第三焊盘12和第四焊盘13，在晶体管制作过程中，将晶体管的源极5、漏极6和栅极9均延伸至与之对应的第一焊盘10、第二焊盘11、第三焊盘12或第四焊盘13，并将晶体管的源极5、漏极6和栅极9和与之对应的第一焊盘10、第二焊盘11、第三焊盘12或第四焊盘13电性连接，从而形成一个三相逆变功率芯片，在该三相逆变功率芯片的制备方法中，用于组成三相逆变桥的六个晶体管是直接制作在一个衬底1上，实现了高度的集成化、降低了三相逆变功率芯片的封装难度，且在制作过程中通过布局实现了将晶体管的源极5、漏极6和栅极9均延伸至与之对应的第一焊盘10、第二焊盘11、第三焊盘12或第四焊盘13并电性连接，取代了现有技术中晶体管之间通过焊线连接的连接方式，避免了过多焊线增加寄生电感，降低了寄生参数对逆变效率的影响，提高了电路的工作效率。
如图2和图3所示，隔离区17的第一焊盘10、第二焊盘11、第三焊盘12和第四焊盘13的位置有多种排布方式，在一种实施方式中，在用于形成高侧晶体管的有源区31远离用于形成低侧晶体管的有源区31的一侧形成第一焊盘10，在每对有源区对3中的两个有源区31之间形成第二焊盘11，在每对有源区对3中用于形成低侧晶体管的有源区31远离用于形成高侧晶体管的有源区31的一侧形成第三焊盘12，在每个有源区31的一侧形成一个与该有源区31一一对应的第四焊盘13，采用这种排布方式，能够使得晶体管的布局更为简单。
具体地，如图5、图6和图7所示，在势垒层4上形成芯片器件层，第一种实施方式包括：
在势垒层4背离衬底1的一侧形成欧姆金属层，并通过构图工艺形成源极5和漏极6；
在势垒层4背离衬底1的一侧形成栅极金属层，并通过构图工艺形成栅极9；
在源极5、漏极6和栅极9背离衬底1的一侧形成第一介质层19，并在第一介质层19与源极5、漏极6和栅极9相对应的部位形成第一过孔；
在第一介质层19背离衬底1的一侧形成第一金属层，第一金属层与第一过孔相对的部位沉入第一过孔，并通过构图工艺使第一金属层在隔离区17形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部和第四焊盘的第一金属部；在与源极5相对的部位形成用于连接源极5与第二焊盘的第一金属部或第三焊盘的第一金属部的源极第一金属部7、在与漏极6相对的部位形成用于连接漏极6与第一焊盘的第一金属部或第二焊盘的第一金属部的漏极第一金属部8、与栅极9相对的部位形成栅极第一金属部23；
在第一金属层背离衬底1的一侧形成第二介质层20，并在第二介质层20与第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、第四焊盘的第一金属部、源极5、漏极6和栅极9相对应的部位形成第二过孔；
在第二介质层20背离衬底1的一侧形成第二金属层，第二金属层与第二过孔相对的部位沉入第二过孔，并通过构图工艺使第二金属层在隔离区17形第一焊盘的第二金属部、第二焊盘的第二金属部、第三焊盘的第二金属部和第四焊盘的第二金属部；在与源极5相对的部位形成源极第二金属部21、在与漏极6相对的部位形成漏极第二金属部22、在与栅极9相对的部位形成用于连接栅极第一金属部23与第四焊盘的第二金属部的栅极第二金属部14。
在第一种实施方式中，源极5和漏极6在第一金属层实现与第一焊盘10、第二焊盘11或第三焊盘12的电连接，具体地方式为：通过沉积第一金属层并图案化后形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、源极第一金属部和漏极第一金属部，其中源极5与第二焊盘的第一金属部和第三焊盘的第一金属部之间通过源极第一金属部7连接、漏极6与第一焊盘的第一金属部和第二焊盘的第一金属部的之间通过漏极第一金属部8连接；第一金属层在与栅极9对应的部位形成栅极第一金属部23，栅极第一金属部23一方面可以起到连接作用，另一方面起到隔垫、防止形成高度差的作用，同时也可作为栅极金属场板使用；通过沉积第一金属层并图案化形成第四焊盘的第一金属部，栅极第一金属部23和第四焊盘的第一金属部在第二金属层实现电连接，具体方式为，通过沉积第二金属层并图案化形成第四焊盘的第二金属部、在与栅极第一金属部23相对的位置形成栅极第二金属部14，栅极第一金属部23和第四焊盘的第二金属部通过栅极第二金属部14电连接。
具体地，如图5、图6和图7所示，在势垒层4上形成芯片器件层，第二种实施方式包括：
在势垒层4背离衬底1的一侧形成欧姆金属层，并通过构图工艺形成源极5和漏极6；
在势垒层4背离衬底的一侧形成栅极金属层，并通过构图工艺形成栅极9；
在源极5、漏极6和栅极9背离衬底1的一侧形成第一介质层19，并在第一介质层19与源极5、漏极6和栅极9相对应的部位形成第一过孔；
在第一介质层19背离衬底1的一侧形成第一金属层，第一金属层与第一过孔相对的部位沉入第一过孔，并通过构图工艺使第一金属层在隔离区17形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部和第四焊盘的第一金属部；在与源极5相对的部位形成源极第一金属部7、在与漏极6相对的部位形成漏极第一金属部8、在与栅极9相对的部位形成用于连接栅极9与第四焊盘的第一金属部的栅极第一金属部23；
在第一金属层背离衬底1的一侧形成第二介质层20，并在第二介质层20与第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、第四焊盘的第一金属部、源极5、漏极6和栅极9相对应的部位形成第二过孔；
在第二介质层20背离衬底1的一侧形成第二金属层，第二金属层与第二过孔相对的部位沉入第二过孔，并通过构图工艺使第二金属层在隔离区17形成第一焊盘的第二金属部、第二焊盘的第二金属部、第三焊盘的第二金属部和第四焊盘的第二金属部、在与源极5相对的部位形成用于连接源极第一金属部7与第二焊盘的第二金属部或第三焊盘的第二金属部的源极第二金属部21、在与漏极6相对的部位形成用于连接漏极第一金属部8与第一焊盘的第二金属部或第二焊盘的第二金属部的漏极第二金属部22、在与栅极9相对的部位形成栅极第二金属部23。
在第二种实施方式中，栅极9在第一金属层实现与第四焊盘13的电连接，具体地方式为：通过沉积第一金属层并图案化后形成栅极第一金属部23、第四焊盘的第一金属部，栅极9通过栅极第一金属部23与第四焊盘的第一金属部电连接；通过沉积第一金属层并图案化后形成源极第一金属部7、漏极第一金属部8、第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部；通过沉积第二金属层并图案化，在与栅极第一金属部23相对的位置形成栅极第二金属部14、在与第四焊盘的第一金属部相对的位置形成第四焊盘的第二金属部、在与源极第一金属部7相对的位置形成源极第二金属部21、在与漏极第一金属部8相对的位置形成漏极第二金属部22、在与第一焊盘的第一金属部相对的位置形成第一焊盘的第二金属部、在与第二焊盘的第一金属部相对的位置形成第二焊盘的第二金属部、在与第三焊盘的第一金属部相对的位置形成第三焊盘的第二金属部；源极和漏极在第二金属层实现与第一焊盘、第二焊盘或第三焊盘的电连接，其中，源极第一金属部7通过源极第二金属部21与第二焊盘的第二金属部或第三焊盘的第二金属部连接，漏极第一金属部8通过漏极第二金属部22与第一焊盘的第二金属部或第二焊盘的第二金属部连接。
具体地，隔离工艺包括台面刻蚀工艺，刻蚀深度为100-500nm。
具体地，隔离工艺包括离子注入工艺，离子注入深度为100-500nm。
上述刻蚀深度和离子注入深度超过三相逆变功率芯片中二维电子气沟道深度，以将不同的有源区电学隔离。
本发明还提供了一种三相逆变功率芯片，包括：
衬底1；
依次形成于衬底1一侧表面的沟道层2和势垒层4，沟道层2和势垒层4之上包括沿第一方向排列的三对有源区对3，每一对有源区对3内包括两个有源区，其中，每一对有源区对3中包括的两个有源区31中，一个有源区31为用于形成高侧晶体管的有源区31，另一个为用于形成低侧晶体管的有源区31；形成于沟道层2和势垒层4背离衬底一侧、且位于有源区31之外的隔离区17；
形成于势垒层4背离沟道层2一侧的芯片器件层，芯片器件层与每一个有源区31对应的部位均包括源极5、漏极6和栅极9；芯片器件层位于隔离区17的部位包括第一焊盘10、与每个有源区对3一一对应的第二焊盘11、与每个有源区对3一一对应的第三焊盘12、以及与每个有源区31一一对应的第四焊盘13；其中，每个有源区对3中用于形成高侧晶体管的有源区的漏极6分别与第一焊盘10电性连接，每对有源区对3中用于形成高侧晶体管的有源区31中的源极5分别与每个有源区对3一一对应的第二焊盘11电性连接，每个有源区对3中用于形成低侧晶体管的有源区中的漏极6分别与每个有源区对3一一对应的第二焊盘11电性连接，每个有源区对3中用于形成低侧晶体管的有源区31中的源极5分别与每个有源区对3一一对应的第三焊盘12电性连接，每个有源区31中的栅极9分别与每个有源区31一一对应的第四焊盘13电性连接；
形成于芯片器件层背离衬底1一侧的钝化介质层15，所述钝化介质层15与所述第一焊盘10、第二焊盘11、第三焊盘12及第四焊盘13相对的部位被刻蚀以暴露出所述第一焊盘10、第二焊盘11、第三焊盘12及第四焊盘13。
上述三相逆变功率芯片包括衬底1和形成于衬底1上的有源区内的晶体管以及形成在衬底1上的隔离区17内、用于实现晶体管电极电连接的第一焊盘10、第二焊盘11、第三焊盘12和第四焊盘13，上述三相逆变功率芯片实现了将用于组成三相逆变桥的六个晶体管是直接制作在一个衬底1上，实现了高度的集成率、降低了三相逆变功率芯片的封装难度，且该三相逆变功率芯片中各个晶体管的源极5、漏极6和栅极9均延伸至与之对应的第一焊盘10、第二焊盘11、第三焊盘12或第四焊盘13并电性连接，与现有技术中晶体管之间通过焊线连接的连接方式相比，避免了过多焊线增加寄生电感，降低了寄生参数对逆变效率的影响，提高了电路的工作效率。
在本发明中，高侧晶体管和低侧晶体管均为氮化镓高电子迁移率晶体管，氮化镓高电子迁移率晶体管具有高压、高频、低导通损耗和零反向恢复的优异特性，在三相逆变桥中采用氮化镓高电子迁移率晶体管，可以减少元器件个数，降低封装难度，同时可以增大工作频率，改善输出波形，提高逆变效率等。本发明提供的三相逆变功率芯片中的六个氮化镓高电子迁移率晶体管直接形成于同一个衬底1上，提高了集成率，同时在制备过程中通过布局，避免了由于氮化镓高电子迁移率晶体管的电极之间焊线过多而增加寄生电感，从而提高了电路的工作效率。
具体地，上述三相逆变功率芯片还包括形成于栅极5与势垒层4之间的P型半导体层18，P型半导体层18的材料为P型氮化镓，P型氮化镓中的p型掺杂浓度为1e16-1e20cm-3，P型半导体层18的厚度为50-200nm，具体地，P型半导体层18的厚度也可以为60nm、80nm、100nm、120nm、150nm或170nm，需要说明的是P型半导体层18的厚度还可以选用其它的厚度，本实施例不做局限。
其中，上述三相逆变功率芯片中势垒层4的材料为AlGaN，具体地，势垒层4中可以包含5％-30％的Al，且势垒层4的厚度为10-30nm；沟道层2的材料为GaN，沟道层2的厚度为50-500nm。
上述三相逆变功率芯片还包括设置于衬底1与沟道层2之间的缓冲层16，缓冲层16的材料为AlGaN、AlN、GaN的一种或多种，缓冲层16的厚度为1-7μm。
上述三相逆变功率芯片还包括设置于势垒层4和沟道层2之间的AlN层，AlN层的厚度为1-5nm。
上述三相逆变功率芯片中的欧姆金属层的厚度为50-200nm，具体的，欧姆金属层的厚度可以为60nm、80nm、100nm、120nm、150nm或170nm，栅极金属层的厚度可以为50-200nm，具体地，栅极金属层的厚度可以为60nm、80nm、100nm、120nm、150nm或170nm，需要说明的是欧姆金属层和栅极金属层的厚度还可以选用其它的厚度，本实施例不做局限。
上述三相逆变功率芯片中，第一介质层19、第二介质层20和钝化介质层15的材料包括但不限于SiN、SiO2或两者组合。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种三相逆变功率芯片的制备方法，其特征在于，包括：
依次在衬底的一侧表面形成沟道层和势垒层，并通过隔离工艺在所述沟道层和势垒层之上形成沿第一方向排列的三对有源区对，每一对所述有源区对内包括沿两个有源区，其中，每一对所述有源区对中包括的两个有源区中，一个有源区为用于形成高侧晶体管的有源区，另一个为用于形成低侧晶体管的有源区；所述沟道层和势垒层背离所述衬底的一侧还形成位于所述有源区之外的隔离区；
在所述势垒层上形成芯片器件层，所述芯片器件层与每一个所述有源区对应的部位均包括源极、漏极和栅极；所述芯片器件层位于所述隔离区的部位包括第一焊盘、与每个所述有源区对一一对应的第二焊盘、与每个所述有源区对一一对应的第三焊盘、以及与每个所述有源区一一对应的第四焊盘；每组相互对应的有源区对、第一焊盘、第二焊盘、第三焊盘以及第四焊盘中，用于形成高侧晶体管的有源区中的漏极分别与所述第一焊盘电性连接，用于形成高侧晶体管的有源区的源极分别与第二焊盘电性连接，用于形成低侧晶体管的有源区中的漏极分别与第二焊盘电性连接，用于形成低侧晶体管的有源区中的源极分别与第三焊盘电性连接，且每个所述有源区中的栅极分别与第四焊盘电性连接；
在所述芯片器件层上形成钝化介质层；
刻蚀所述钝化介质层以露出所述第一焊盘、第二焊盘、第三焊盘和第四焊盘。
2.根据权利要求1所述的制备方法，其特征在于，在所述势垒层上形成芯片器件层，包括：
在势垒层背离衬底的一侧形成欧姆金属层，并通过构图工艺形成源极和漏极；
在势垒层背离衬底的一侧形成栅极金属层，并通过构图工艺形成栅极；
在所述源极、漏极和栅极背离衬底的一侧形成第一介质层，并在所述第一介质层与所述源极、漏极和栅极相对应的部位形成第一过孔；
在所述第一介质层背离衬底的一侧形成第一金属层，所述第一金属层与所述第一过孔相对的部位沉入所述第一过孔，并通过构图工艺使所述第一金属层在所述隔离区形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部和第四焊盘的第一金属部；在与源极相对的部位形成用于连接源极与第二焊盘的第一金属部或第三焊盘的第一金属部的源极第一金属部、在与漏极相对的部位形成用于连接漏极与第一焊盘的第一金属部或第二焊盘的第一金属部的漏极第一金属部、在与栅极相对的部位形成栅极第一金属部；
在所述第一金属层背离衬底的一侧形成第二介质层，并在所述第二介质层与所述第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、第四焊盘的第一金属部、源极、漏极和栅极相对应的部位形成第二过孔；
在所述第二介质层背离衬底的一侧形成第二金属层，所述第二金属层与所述第二过孔相对的部位沉入所述第二过孔，并通过构图工艺使所述第二金属层在所述隔离区形成第一焊盘的第二金属部、第二焊盘的第二金属部、第三焊盘的第二金属部和第四焊盘的第二金属部，在与源极相对的部位形成源极第二金属部、在与漏极相对的部位形成漏极第二金属部、在与栅极相对的部位形成用于连接栅极第一金属部与第四焊盘的第二金属部的栅极第二金属部。
3.根据权利要求1所述的制备方法，其特征在于，在所述势垒层上形成芯片器件层，包括：
在势垒层背离衬底的一侧形成欧姆金属层，并通过构图工艺形成源极和漏极；
在势垒层背离衬底的一侧形成栅极金属层，并通过构图工艺形成栅极；
在所述源极、漏极和栅极背离衬底的一侧形成第一介质层，并在所述第一介质层与所述源极、漏极和栅极相对应的部位形成第一过孔；
在所述第一介质层背离衬底的一侧形成第一金属层，所述第一金属层与所述第一过孔相对的部位沉入所述第一过孔，并通过构图工艺使所述第一金属层在所述隔离区形成第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部和第四焊盘的第一金属部；在与源极相对的部位形成源极第一金属部、在与漏极相对的部位形成漏极第一金属部、在与栅极相对的部位形成用于连接栅极与第四焊盘的第一金属部的栅极第一金属部；
在所述第一金属层背离衬底的一侧形成第二介质层，并在所述第二介质层与所述第一焊盘的第一金属部、第二焊盘的第一金属部、第三焊盘的第一金属部、第四焊盘的第一金属部、源极、漏极和栅极相对应的部位形成第二过孔；
在所述第二介质层背离衬底的一侧形成第二金属层，所述第二金属层与所述第二过孔相对的部位沉入所述第二过孔，并通过构图工艺使所述第二金属层在所述隔离区形成第一焊盘的第二金属部、第二焊盘的第二金属部、第三焊盘的第二金属部和第四焊盘的第二金属部、在与源极相对的部位形成用于连接源极第一金属部与第二焊盘的第二金属部或第三焊盘的第二金属部的源极第二金属部、在与漏极相对的部位形成用于连接漏极第一金属部与第一焊盘的第二金属部或第二焊盘的第二金属部的漏极第二金属部、在与栅极相对的部位形成栅极第二金属部。
4.根据权利要求1所述的制备方法，其特征在于，所述隔离工艺包括台面刻蚀工艺，刻蚀深度为100-500nm。
5.根据权利要求1所述的制备方法，其特征在于，所述隔离工艺包括离子注入工艺，离子注入深度为100-500nm。
6.一种三相逆变功率芯片，其特征在于，包括：
衬底；
依次形成于所述衬底一侧表面的沟道层和势垒层，所述沟道层和所述势垒层之上包括沿第一方向排列的三对有源区对，每一对所述有源区对内包括沿垂直于所述第一方向排列的两个有源区，其中，每一对所述有源区对中包括的两个有源区中，一个有源区为用于形成高侧晶体管的有源区，另一个为用于形成低侧晶体管的有源区；形成于所述沟道层和势垒层背离所述衬底的一侧、且位于所述有源区之外的隔离区；
形成于所述势垒层背离所述沟道层一侧的芯片器件层，所述芯片器件层与每一个所述有源区对应的部位均包括源极、漏极和栅极；所述芯片器件层位于所述隔离区的部位包括第一焊盘、与每个所述有源区对一一对应的第二焊盘、与每个所述有源区对一一对应的第三焊盘、以及与每个有源区一一对应的第四焊盘；其中，每对有源区对中用于形成高侧晶体管的有源区中的漏极分别和第一焊盘电性连接，每对有源区对中用于形成高侧晶体管的有源区中的源极分别和与每个有源区对一一对应的第二焊盘电性连接，每个所述有源区对中用于形成低侧晶体管的有源区中的漏极分别与每个有源区对一一对应的第二焊盘电性连接，每个所述有源区对中用于形成低侧晶体管的有源区中的源极分别与每个有源区对一一对应的第三焊盘电性连接，每个所述有源区中的栅极分别与每个有源区一一对应的第四焊盘电性连接；
形成于所述芯片器件层背离所述衬底一侧的钝化介质层，所述钝化介质层与所述第一焊盘、第二焊盘、第三焊盘及第四焊盘相对的部位被刻蚀以暴露出所述第一焊盘、第二焊盘、第三焊盘及第四焊盘。
7.根据权利要求6所述的三相逆变功率芯片，其特征在于，所述第一介质层、第二介质层和钝化介质层的材料为SiN、SiO2或两者组合。
CN201910635287.8A 2019-07-15 2019-07-15 一种三相逆变功率芯片及其制备方法 Active CN112234030B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201910635287.8A CN112234030B (zh) 2019-07-15 2019-07-15 一种三相逆变功率芯片及其制备方法
US17/624,930 US11901840B2 (en) 2019-07-15 2020-06-23 Three-phase inverter power chip and preparation method therefor
EP20840520.9A EP3975237A4 (en) 2019-07-15 2020-06-23 THREE-PHASE INVERSION POWER CHIP AND METHOD OF MANUFACTURE THEREOF
PCT/CN2020/097755 WO2021008317A1 (zh) 2019-07-15 2020-06-23 一种三相逆变功率芯片及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910635287.8A CN112234030B (zh) 2019-07-15 2019-07-15 一种三相逆变功率芯片及其制备方法

Publications (2)

Publication Number Publication Date
CN112234030A true CN112234030A (zh) 2021-01-15
CN112234030B CN112234030B (zh) 2023-07-21

Family

ID=74111092

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910635287.8A Active CN112234030B (zh) 2019-07-15 2019-07-15 一种三相逆变功率芯片及其制备方法

Country Status (4)

Country Link
US (1) US11901840B2 (zh)
EP (1) EP3975237A4 (zh)
CN (1) CN112234030B (zh)
WO (1) WO2021008317A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN208015601U (zh) * 2018-02-11 2018-10-26 镓能半导体（佛山）有限公司 一种三相全桥电路及智能功率模块
CN108987277A (zh) * 2018-06-04 2018-12-11 北京大学深圳研究生院 一种增强型高电子迁移率晶体管及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165021A (ja) * 2004-12-02 2006-06-22 Sanyo Electric Co Ltd スイッチ集積回路装置およびその製造方法
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
JP2011192734A (ja) * 2010-03-12 2011-09-29 Hitachi Cable Ltd トランジスタ素子
US9640617B2 (en) * 2011-09-11 2017-05-02 Cree, Inc. High performance power module
CN103117294B (zh) 2013-02-07 2015-11-25 苏州晶湛半导体有限公司 氮化物高压器件及其制造方法
EP2775520B1 (en) 2013-03-07 2021-05-05 Infineon Technologies Americas Corp. Open source Power Quad Flat No-Lead (PQFN) leadframe
US11757030B2 (en) * 2013-03-11 2023-09-12 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonding
WO2015004891A1 (ja) * 2013-07-10 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置、及びそれを用いたインバータ
KR102163725B1 (ko) 2013-12-03 2020-10-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US10510656B2 (en) 2014-07-30 2019-12-17 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
CN208739041U (zh) 2018-07-04 2019-04-12 镓能半导体（佛山）有限公司 一种氮化镓芯片的三相全桥电路及智能功率模块
US10867903B2 (en) * 2018-07-27 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and method of forming the same
CN109980955A (zh) * 2019-04-26 2019-07-05 广东美的制冷设备有限公司 智能功率模块及空调器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN208015601U (zh) * 2018-02-11 2018-10-26 镓能半导体（佛山）有限公司 一种三相全桥电路及智能功率模块
CN108987277A (zh) * 2018-06-04 2018-12-11 北京大学深圳研究生院 一种增强型高电子迁移率晶体管及其制备方法

Also Published As

Publication number Publication date
EP3975237A4 (en) 2022-07-20
US20220286063A1 (en) 2022-09-08
EP3975237A1 (en) 2022-03-30
CN112234030B (zh) 2023-07-21
US11901840B2 (en) 2024-02-13
WO2021008317A1 (zh) 2021-01-21

Similar Documents

Publication Publication Date Title
US8039346B2 (en) Insulated gate silicon carbide semiconductor device and method for manufacturing the same
EP2465141B1 (en) Gallium nitride microwave and power switching transistors with matrix layout
JP6769400B2 (ja) 半導体装置
CN104319238A (zh) 形成高电子迁移率半导体器件的方法及其结构
JP2009164158A (ja) 半導体装置及びその製造方法
JP3906213B2 (ja) 半導体装置
US10115793B2 (en) Semiconductor device
CN106611784B (zh) 半导体器件及其制造方法
JP7369601B2 (ja) 半導体装置およびその製造方法
CN104465759A (zh) 半导体装置
WO2022179096A1 (zh) 集成肖特基二极管的碳化硅mosfet器件及其制备方法
CN103681858A (zh) 半导体装置
CN107112325B (zh) 碳化硅半导体装置及其制造方法
US8193612B2 (en) Complimentary nitride transistors vertical and common drain
WO2017208735A1 (ja) 半導体装置
JPH065752B2 (ja) 電界効果トランジスタ
CN110400776A (zh) 一种功率芯片及其制备方法
CN112234030B (zh) 一种三相逆变功率芯片及其制备方法
JPH06177242A (ja) 半導体集積回路装置
JP2020194919A (ja) 半導体装置
US20230111142A1 (en) Semiconductor device and method of manufacturing the same
US10847616B2 (en) Semiconductor device, method of manufacturing semiconductor device, and semiconductor package
US20240178277A1 (en) Semiconductor device and method of manufacturing the same
US20230137754A1 (en) Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor chip
KR100620929B1 (ko) 화합물 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant