CN106611784B - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及半导体器件及其制造方法。一种半导体器件包括能够在独立于单元性能的情况下实现栅极电容的精细调节的沟槽栅极IGBT。在栅极布线引出区域中，多个沟槽在与Y方向正交的X方向上相互隔开地布置。在平面图中每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状。沟槽栅极电极设置在每个沟槽中，以便电耦合到引出电极。为了在集电极和发射极之间获得足够的击穿电压，将沟槽形成在p型浮置区域中。在平面图中n‑型漂移区域形成在位于沟槽内轮廓的内部的区域中，由此在n‑型漂移区域和沟槽栅极电极之间形成的电容可以被用作反向传输电容。

Description

半导体器件及其制造方法
相关申请的交叉引用
这里通过参考并入2015年10月22日提交的日本专利申请No.2015-207889的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，并且更具体而言，涉及一种适合于在包括沟槽栅极绝缘栅极双极晶体管(IGBT)的半导体器件中使用的技术。
背景技术
例如，日本未审专利申请公开No.2013-140885(专利文件1)公开了一种注入增强(IE)型沟槽栅极IGBT，其中单元形成区域基本包括：具有线性有源单元区域的第一线性单位单元区域、具有线性空穴集电极单元区域的第二线性单位单元区域以及位于这些区域之间的线性非有源单元区域。
[相关现有技术文件]
[专利文件]
[专利文件1]日本未审专利申请公开No.2013-140885
发明内容
沟槽栅极IGBT具有以下结构：适合减少反向传输电容和降低接通电阻，同时保持注入增强(IE)效果。然而，如果反向传输电容变得太低，在IGBT的并行操作中的开关波形或者在负载的短路中的瞬时波形振荡，并且在一些情况下，其振荡可能不能被控制。在这样的情况下，单元区域中的沟槽的深度可以被调节，来增加反向传输电容，但是单元性能有时改变或恶化。由于单元区域中的所有沟槽的深度易于变化，难以精细调节它们的值。另一方面，如果反向传输电容变得过高，开关损耗变差。
通过以下结合附图对本发明的详细描述，本发明的其他问题和新颖特征将被更清楚地理解。
根据本发明一个方面的一种半导体器件，包括：半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；第一区域，在平面图中设置在所述半导体衬底的中心处；以及第二区域，在平面图中设置在所述第一区域的外部。所述第一区域包括：多个第一沟槽，在所述第一主表面处在第一方向上延伸并且在与所述第一方向正交的第二方向上彼此隔开地布置；以及多个第一沟槽栅极电极，经由第一绝缘膜设置在相应的所述第一沟槽中。所述第二区域包括：多个第二沟槽，在所述第二方向上彼此隔开地布置，在平面图所述第二沟槽中的每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状；以及多个第二沟槽栅极电极，经由第二绝缘膜设置在相应的所述第二沟槽中。所述第二沟槽栅极电极通过在所述第二沟槽栅极电极之上形成的引出电极而电耦合在一起。所述第一沟槽中的每个沟槽导向至所述第二沟槽中的任意一个沟槽，由此所述第二沟槽栅极电极电耦合到所述第一沟槽栅极电极。此外，所述第二区域包括：设置在所述半导体衬底中的第一导电类型的第一半导体区域；设置在所述第一主表面和所述第一半导体区域之间的所述半导体衬底中的第二导电类型的第二半导体区域，所述第二导电类型与所述第一导电类型不同；以及设置在所述第一半导体区域和所述第二主表面之间的所述半导体衬底中的所述第二导电类型的第三半导体区域。在平面图中所述第二沟槽形成在所述第二半导体区域中，以及在平面图中所述第一导电类型的第四半导体区域形成在以下区域中，所述区域位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部，所述第四半导体区域适于与所述第二绝缘膜接触并且导向至所述第一半导体区域。
因此，一个实施例可以实现使得能够独立于单元性能精细调节栅极电容的包括沟槽栅极IGBT的半导体器件。
附图说明
图1是根据第一实施例的半导体器件(半导体芯片)的平面图；
图2是根据第一实施例的半导体器件中的单元形成区域和栅极布线引出区域的部分放大平面图，对应于图1所示交替的长短虚线包围的CGR区域；
图3是沿图2中的线E-E’获得的横截面图；
图4是沿图2中的线A-A’获得的横截面图；
图5是沿图2中的线B-B’获得的横截面图；
图6是沿图2中的线C-C’获得的横截面图；
图7是沿图2中的线D-D’获得的横截面图；
图8是用于第一实施例中的半导体器件的制造步骤的横截面图(图2中的线E-E’获得的横截面图)；
图9是用于第一实施例中的半导体器件的制造步骤的横截面图(图2中的线B-B’获得的横截面图)；
图10是在图8和图9所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图11是在图8和图9所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图12是在图10和图11所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图13是在图10和图11所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图14是在图12和图13所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图15是在图12和图13所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图16是在图14和图15所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图17是在图14和图15所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图18是在图16和图17所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图19是在图16和图17所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图20是在图18和图19所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图21是在图18和图19所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图22是在图20和图21所示的步骤之后半导体器件的制造步骤的(沿线E-E’获得的)横截面图；
图23是在图20和图21所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图24是在图22和图23所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图25是在图22和图23所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图26是在图24和图25所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图27是在图24和图25所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图28是在图26和图27所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图29是在图26和图27所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图30是在图28和图29所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图31是在图28和图29所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图32是在图30和图31所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图33是在图30和图31所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图34是在图32和图33所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图35是在图32和图33所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图36是在图34和图35所示的步骤之后半导体器件的另一制造步骤的(沿线E-E’获得的)横截面图；
图37是在图34和图35所示的步骤之后半导体器件的制造步骤的(沿线B-B’获得的)另一横截面图；
图38是在第一实施例的改型例子中的半导体器件的栅极布线引出区域的横截面图(沿图2的线D-D’获得的横截面图)；
图39是根据第二实施例的半导体器件中的单元形成区域和栅极布线引出区域的部分放大平面图，对应于由图1所示交替的长短虚线包围的CGR区域；以及
图40是沿着图39的线F-F’获得的横截面图。
具体实施方式
在下文中，为了方便通过分成多个部分或实施例来描述本发明的以下优选实施例，除非另有相反说明，否则这些部分并非彼此独立的。一个部分或实施例可以是其他所有或部分的改型例子、应用例子、详细描述、补充解释等。在以下的实施例中，当关于元件等提到具体数(包括元件数目、数值、量、范围等)，除非另有相反说明和被认定原理上限于所述具体数，否则本发明不限于这些具体的数，而是可以采用大于或小于所述具体数的数。
应注意到，除非另有相反说明并且认为原理上是被认为必须的，否则以下实施例中的组件(包括步骤)并非是必须的。类似地，当在以下实施例中提到一个组件的形状或者组件之间的位置关系，除非另有相反说明并且原理上认为明显不可以的，否则与所述内容相似或近似的任意形状或者位置关系可以被包括在发明中。这也适用于上述的数字等(包括元件数目、数值、量、范围等)。
下文将基于附图来详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的部分通过相同或相关的附图标记来表示，将省略重复的描述。当存在多个相似元件(部分)时，每个部分或特定部分有时通过增加符号或数字来表示，以便将符号表示为整体数据。在以下实施例中，除非绝对必要原则上不再重复描述相同或相似的部分。
在实施例中使用的附图中，为了更好理解即使一些横截面图也省略了阴影。为了更容易理解即使一些横截面图也通过阴影来表示。
一些横截面图和平面图没有反映实际器件中相应部分的尺寸，并且可以通过相对较大的尺寸突出特定部分来使附图容易理解。此外，当一些横截面图和平面图彼此相对应时，通过相对较大的尺寸来示出特定的部分以使附图更加容易理解。
在以下的实施例中，X方向、Y方向和Z方向用作用于解释的方向。X方向和Y方向彼此正交来配置水平表面，而Z方向是与水平表面垂直的方向。
第一实施例
关于沟槽栅极IGBT的公开内容的现有技术文件例如是日本未审专利申请公开No.2013-140885(专利文件1)。在日本未审专利申请公开No.2013-140885(专利文件1)中公开了以下特征，并且在下文中原则上将不再给出对其的重复描述：(1)单元形成区域的详细平面结构；(2)窄有源单元型的单位单元，和单位单元的交替布置系统；以及(3)有源单元的二维减薄结构。
《半导体器件的结构》
以下将参考图1至图7来描述第一实施例中的包括沟槽栅极IGBT的半导体器件的结构。图1是第一实施例的半导体器件(半导体芯片)的平面图。图2是根据第一实施例的半导体器件中的单元形成区域和栅极布线引出区域的部分放大平面图，对应于由图1所示交替的长短虚线包围的CGR区域。图3是第一实施例中的单元形成区域的横截面图，对应于沿图2中的线E-E’获得的横截面图。图4至图7是第一实施例中的栅极布线引出区域的横截面图，其中图4是沿图2中的线A-A’获得的横截面图；图5是沿图2中的线B-B’获得的横截面图；图6是沿图2中的线C-C’获得的横截面图；图7是沿图2中的线D-D’获得的横截面图。
本文描述的沟槽栅极IGBT是所谓的发射极-栅极-发射极(EGE)沟槽栅极IGBT，其包括彼此隔开布置的三个沟槽栅极电极。沟槽栅极电极中布置在中心处的一个电极电耦合到栅极电极，而布置在两端的其他两个电极电耦合到相应的发射极电极。
如图1所示，环形保护环GR设置在半导体芯片SC的外部区域的上表面处。在环内，若干(单个或复数)环形场板FP被设置成与环形浮置场环等耦合。保护环GR和场板FP由例如包含铝(Al)作为主要成分的金属膜制成。
单元形成区域AR1被设置在环形场板FP内且在半导体芯片SC的有源部分的主要部分中。发射极电极EE设置在半导体芯片SC的有源部分的上表面处，以便延伸到半导体芯片SC的外部区域的附近。发射极电极EE由例如包含铝(Al)作为主要成分的金属膜制成。用于耦合键合导线等的发射极焊盘EP位于发射极电极EE的中心处。
栅极布线引出区域AR2设置在单元形成区域AR1和场板FP之间。在栅极布线引出区域AR2中，布置栅极布线GL且将栅极布线GL耦合到栅极电极GE。栅极布线GL和栅极电极GE由例如包含铝(Al)作为主要成分的金属膜制成。用于耦合键合导线等的栅极焊盘GP位于栅极电极GE的中心处。
首先，将参考图2和图3来描述单元形成区域AR1的结构。
半导体衬底SS具有上表面(主表面)Sa和与上表面Sa相对的下表面(主表面)Sb。半导体衬底SS包括在上表面Sa侧上的n型半导体层SLn和在下表面Sb侧上的p型半导体层SLp。
n-型漂移区域(n型半导体区域)ND形成在半导体层SLn的下层部分中。n型场停止区域(n型半导体区域)Ns形成在半导体层SLn和半导体层SLp之间。半导体层SLp对应于p+型集电极区域(p型半导体区域)CL。集电极电极CE形成在半导体衬底SS的下表面Sb处(在p+型集电极区域之下)。
P型本体区域PB形成在半导体层SLn的上层部分中。在图3所示的中心处，沟槽(凹沟，凹沟部分)T1形成在半导体衬底SS的上表面Sa处。沟槽T1形成为达到半导体层SLn的中点而从其上表面Sa穿过p型本体区域PB。此外，沟槽T1形成为达到n-型漂移区域ND。从其上表面观看的沟槽T1的形状(此后称作平面形状)是长边在Y方向上的矩形(线形)。这样，沟槽T1在Y方向上延伸。
栅极绝缘膜GI形成在沟槽T1的内壁处。在沟槽T1内，沟槽栅极电极TG1形成在栅极绝缘膜GI之上以填充沟槽T1。沟槽栅极电极TG1电耦合到栅极布线GL和栅极电极GE(参见图1)。注意，单元形成区域AR1中的沟槽栅极电极TG1在平面图中在Y方向上连续形成。
另一方面，沟槽(凹沟、凹沟部分)T2和T3与沟槽T1的相应侧隔开预定距离(Wh1、Wh2)地形成。
此处，范围从沟槽T2到沟槽T3的区域此后被称作混合单元区域LCh。在这个区域中，从沟槽T2到沟槽T1的区域被称作混合子单元区域LCh1，且从沟槽T3到沟槽T1的区域被称作混合子单元区域LCh2。由此，沟槽T1位于混合单元区域LCh的中心部分处，或者位于混合子单元区域LCh1和混合子单元区域LCh2之间的边界处。Wh1是混合子单元区域LCh1在X方向的宽度，Wh2是混合子单元区域LCh2在X方向的宽度。
非有源单元区域LCi位于混合单元区域LCh的两侧上。即，多个混合单元区域LCh被设置为非有源单元区域LCi位于相邻的混合单元区域LCh之间。注意，这些区域在Y方向延伸。
这样，混合单元区域LCh经由非有源单元区域LCi而重复布置，例如如图2所示，使得沟槽T3布置在混合单元区域LCh的右侧上，同时与混合单元区域LCh隔开非有源单元区域LCi的宽度(Wi)。此外，沟槽T2布置在混合单元区域LCh的左侧上，同时与混合单元区域LCh隔开非有源单元区域LCi的宽度(Wi)。
此处，单位单元区域LC被定义为包括如下的区域：混合单元区域LCh、位于混合单元区域LCh一侧上(图3所示的左侧上)的非有源单元区域LCi的部分LCi1以及位于混合单元区域LCh另一侧上(图3所示的右侧上)的非有源单元区域LCi的部分LCi2。所述部分LCi1是沟槽T2侧上的非有源单元区域LCi的一半部分。所述部分LCi2是沟槽T3侧上的非有源单元区域LCi的另一半部分。由此，单位单元区域LC在X方向上重复布置。此处，混合单元区域LCh的宽度Wh优选被设置为比非有源单元区域LCi的宽度Wi窄。换句话说，每个混合子单元区域LCh1和LCh2的宽度更优选地被设置为比非有源单元区域LCi的宽度Wi的一半小。换句话说，混合子单元区域LCh1和LCh2的宽度更优选地被设置为比非有源单元区域LCi的所述部分LCi1和LCi2的宽度小。
分别从上表面Sa延伸以到达半导体层SLn的中点的沟槽T2和T3在沟槽T1被夹在其间的情况下布置在沟槽T1的两侧上，且在平面图中进一步在Y方向延伸。
栅极绝缘膜GI形成在沟槽T2和T3的内壁处。在沟槽T2内，沟槽栅极电极TG2形成栅极绝缘膜GI之上以填充沟槽T2。在沟槽T3内，沟槽栅极电极TG3形成在栅极绝缘膜GI之上以填充沟槽T3。沟槽栅极电极TG2和TG3电耦合到发射极电极EE。注意，沟槽栅极电极TG2和TG3中的每个电极在平面图中在Y方向上连续地形成。
在混合子单元区域LCh1中，p型本体区域PB形成在沟槽T1和T2之间，且与形成在沟槽T1内壁处的栅极绝缘膜GI以及形成在沟槽T2内壁处的栅极绝缘膜GI接触。在混合子单元区域LCh2中，p型本体区域PB形成在沟槽T1和T3之间，且与形成在沟槽T1的内壁处的栅极绝缘膜GI以及形成在沟槽T3的内壁处的栅极绝缘膜GI接触。
在混合子单元区域LCh1和LCh2的每个区域中，n+型发射极区域NE只形成在半导体衬底SS的上表面Sa侧处的沟槽栅极电极TG1侧上。即，在混合子单元区域LCh1中，n+型发射极区域NE没有形成在沟槽栅极电极TG2侧上，并且在混合子单元区域LCh2中，n+型发射极区域NE没有形成在沟槽栅极电极TG3侧上。
此外，多个n+型发射极区域NE在Y方向上以预定间隔(LCai)布置。由此，在混合子单元区域LCh1和LCh2中，有一些其中没有形成n+型发射极区域NE的区域(横截面)。
在混合子单元区域LCh1中，n+型发射极区域NE形成在沟槽T1和接触沟槽CT之间，且与p型本体区域PB和形成在沟槽T1内壁(沟槽T1的侧表面)的栅极绝缘膜GI接触。在混合子单元区域LCh2中，n+型发射极区域NE形成在沟槽T1和接触沟槽CT之间，且与形成在沟槽T1内壁(沟槽T1的侧表面)的栅极绝缘膜GI和p型本体区域PB接触。n+型发射极区域NE的平面形状例如是矩形，而其在Y方向的宽度是LCaa，且其在X方向的宽度对应于接触沟槽CT和沟槽T1之间的距离。
混合子单元区域LCh1中的n+型发射极区域NE电耦合到发射极电极EE，且混合子单元区域LCh2中的n+型发射极区域NE电耦合到发射极电极EE。
优选地，在混合子单元区域LCh1和LCh2中的每个区域中，n型空穴阻挡区域(n型半导体区域)NHB形成在p型本体区域PB之下。在混合子单元区域LCh1和LCh2中的每个区域中，n型空穴阻挡区域NHB中的n型杂质的浓度高于n-型漂移区域ND中n型杂质的浓度，且低于n+型发射极区域NE的n型杂质的浓度。
混合子单元区域LCh1中的n型空穴阻挡区域NHB形成在沟槽T1和T2之间，而混合子单元区域LCh2中的n型空穴阻挡区域NHB形成在沟槽T1和T3之间。
注意，混合子单元区域LCh1中的n型空穴阻挡区域NHB可以与p型本体区域PB、在沟槽T1内壁形成的栅极绝缘膜GI以及在沟槽T2内壁形成的栅极绝缘膜GI接触。混合子单元区域LCh2中的n型空穴阻挡区域NHB可以与p型本体区域PB、在沟槽T1内壁形成的栅极绝缘膜GI以及在沟槽T3内壁形成的栅极绝缘膜GI接触。因此，在n-型漂移区域ND中储存的空穴不太可能被放电到混合子单元区域LCh1和LCh2中的发射极电极EE，由此实现IE效果的改善。
在混合单元区域LCh的沟槽T2侧(图3所示的左侧)的非有源单元区域LCi中，p型浮置区域(p型半导体区域)PF设置在半导体衬底SS的上表面Sa侧的p型本体区域PB之下。P型浮置区域(图2所示单元形成区域AR1的阴影区域)PF设置在上述的沟槽T2和图3中左端部的沟槽T3之间。在图3中左端部的沟槽T3内，沟槽栅极电极TG3形成在栅极绝缘膜GI之上以填充沟槽T3。注意，沟槽栅极电极TG3在平面图中在Y方向上连续形成。
在混合单元区域LCh的沟槽T3侧(图3所示的右侧)的非有源单元区域LCi中，p型浮置区域(p型半导体区域)PF设置在半导体衬底SS的上表面Sa侧的p型本体区域PB之下。P型浮置区域(图2中单元形成区域AR1的阴影区域)PF设置在上述的沟槽T3和图3中右端部的沟槽T2之间。在图3中右端部的沟槽T2内，沟槽栅极电极TG2形成在栅极绝缘膜GI之上以填充沟槽T2。注意，沟槽栅极电极TG3在平面图中在Y方向上连续形成。
在非有源单元区域LCi的两侧，在Y方向延伸的沟槽栅极电极TG2和TG3通过在X方向延伸的端部沟槽栅极电极TGp而电耦合到一起。
在混合单元区域LCh和非有源单元区域LCi中，层间绝缘膜IL形成在半导体衬底SS的上表面Sa之上。在混合单元区域LCh1和Lch2中的每个区域中，层间绝缘膜IL被形成为覆盖p型本体区域PB。注意，层间绝缘膜IF形成在半导体衬底SS的上表面Sa和层间绝缘膜IL之间。
接触沟槽(开口)CT形成在层间绝缘膜IL中。接触沟槽CT形成为与n+型发射极区域NE接触。
p+型本体接触区域(p型半导体区域)PBC形成在每个接触沟槽CT的底表面。p+型闩锁防止区域(p型半导体区域)PLP形成在p+型本体接触区域PBC之下。p+型本体接触区域PBC和p+型闩锁防止区域PLP形成p+型半导体区域PR。
p+型本体接触区域PBC中的p型杂质浓度高于p+型闩锁防止区域PLP中的p型杂质浓度。p+型半导体区域PR中的p型杂质浓度高于p型本体区域PB中的p型杂质浓度。
连接电极CP形成在接触沟槽CT内。连接电极CP与n+型发射极区域NE和p+型半导体区域PR接触。
发射极电极EE由层间绝缘膜IL之上的导电膜形成。发射极电极EE经由接触沟槽CT耦合到n+型发射极区域NE和p+型本体接触区域PBC。在第一实施例中，连接电极CP和发射极电极EE整体形成。
虽然没有示出，但绝缘膜(钝化膜)例如由发射极电极EE之上的基于聚酰亚胺的有机绝缘膜等形成。后面要描述的发射极导线耦合到其中没有形成绝缘膜的区域中的发射极电极EE(发射极焊盘EP(见图1))的部分。
接着，将参考图2和图4至图7来描述栅极布线引出区域AR2的结构。
栅极布线引出区域AR2具有其中设置p型区域(p型半导体区域)PFp的部分，以在平面图中包围单元形成区域AR1的外围。p型区域(图2中的栅极布线引出区域AR2中的阴影区域)PFp经由从接触沟槽CT底部暴露的p+型本体接触区域(p型半导体区域)PBCp和p+型闩锁防止区域(p型半导体区域)PLPp电耦合到发射极电极EE。P型区域PFp处于发射极电势，由此使得可以保持集电极和发射极之间的击穿电压。
在栅极布线引出区域AR2内，有多个沟槽T4，每个沟槽在平面图中被矩形外轮廓和矩形内轮廓包围。换句话说，沟槽T4包括在Y方向延伸的第一沟槽部分、与第一沟槽部分相对且在Y方向延伸的第二沟槽部分、在X方向延伸且将Y方向的第一沟槽部分的一端耦合到Y方向上的第二沟槽部分的一端的第三沟槽部分、以及在X方向延伸且将Y方向的第一沟槽部分的另一端耦合到Y方向上的第二沟槽部分的另一端的第四沟槽部分。沟槽T4形成为相互隔开，且它们的深度达到n-型漂移区域ND。沟槽T4可以与形成在单元形成区域AR1中的沟槽T1、T2、T3同时形成。
p型区域PFp形成在沟槽T4外部且在相邻的沟槽T4和T4之间。n-型漂移区域ND形成在p型区域PFp之下。另外，没有形成p型区域PFp，且n-型漂移区域ND形成在位于沟槽T4外部且在沟槽T4的内轮廓内部的区域中(在沟槽T4的第一、第二、第三和第四沟槽部分包围的区域中)。换句话说，沟槽T4形成在p型区域PFp内，但是在平面图中在位于沟槽T4外部且在沟槽T4的内轮廓内部的区域中，n-型漂移区域ND在距离半导体衬底SS的上表面Sa的深度方向(-Z方向)形成为达到n-型场停止区域Ns。
栅极绝缘膜GI形成在沟槽T4的内壁。在沟槽T4内，沟槽栅极电极TG4形成在栅极绝缘膜GI之上以填充每个沟槽T4。引出电极TGz被形成为覆盖栅极布线引出区域AR2。引出电极TGz与多个沟槽栅极电极TG4整体形成。
每个沟槽T1在Y方向上从单元形成区域AR1的内部朝着栅极布线引出区域AR2延伸。在沟槽T1内，沟槽栅极电极TG1被形成为填充沟槽T1。从单元形成区域AR1内部延伸的沟槽T1的端部耦合到任意沟槽T4。即，从单元形成区域AR1内部延伸的沟槽栅极电极TG1具有耦合到任意沟槽栅极电极TG4的端部。由此，沟槽栅极电极TG1可以经由引出电极TGz电耦合到所有的沟槽栅极电极TG4。
此外，层间绝缘膜IL形成为覆盖引出电极TGz。注意，绝缘膜IF形成在引出电极TGz和层间绝缘膜IL之间。接触沟槽(开口)CTp形成在层间绝缘膜IL中。接触沟槽CTp形成为与引出电极TGz接触。
连接电极CPp形成在接触沟槽CTp内部。连接电极CTp与引出电极TGz接触。栅极布线GL由层间绝缘膜IL之上的导电膜形成，且栅极布线GL经由接触沟槽CTp耦合到引出电极TGz。在第一实施例中，连接电极CPp和栅极布线GL整体形成。
由此，形成在单元形成区域AR1中的沟槽栅极电极TG1经由栅极布线引出区域AR2中形成的沟槽栅极电极TG4、引出电极TGz、连接电极CPp和栅极布线GL电耦合到栅极电极GE(见图1)。
虽然没有示出，但是绝缘膜(钝化膜)进一步例如由栅极布线GL之上的基于聚酰亚胺的有机绝缘膜等形成。
第一实施例中的半导体器件的特征在于：多个沟槽栅极电极TG4被形成为用于栅极布线引出区域AR2中的栅极电容的控制装置。注意，如果在栅极布线引出区域AR2中没有形成p型区域PFp，不能得到集电极和发射极之间的理想的击穿电压。为此，有必要在栅极布线引出区域AR2中形成p型区域PFp。然而，如果具有发射极电势的p型区域PFp形成在整个栅极布线引出区域AR2中，沟槽栅极电极TG4的形成只是增加了栅极和发射极之间的电容，没有增加栅极和集电极之间的电容(反向传输电容)。
在第一实施例的半导体器件中，利用沟槽栅极电极TG4填充的沟槽T4在平面图中具有通过矩形外轮廓和矩形内轮廓包围的形状。P型区域PFp形成在沟槽T4的外部且在相邻的沟槽T4和T4之间，而p型区域PFp在平面图中没有形成在位于沟槽T4外部的区域中以及沟槽T4的内轮廓的内部。
n型半导体区域形成在没有p型区域PFp的部分中。n型半导体区域引导至n-型漂移区域ND，且与形成在沟槽T4的内轮廓的内壁处的栅极绝缘膜GI接触。在第一实施例中，n型半导体区域通过n-型漂移区域ND来形成。因此，其中没有p型区域PFp的部分形成栅极-集电极电容(反向传输电容)，其包括形成在沟槽T4内部的沟槽栅极电极TG4、栅极绝缘膜GI和n-型漂移区域ND。
在栅极布线引出区域AR2中，没有p型区域PFp的区域(平面图中与沟槽T4的内轮廓接触的区域)以及具有p型区域PFp的区域(平面图中与沟槽T4的外轮廓接触的区域)可以通过沟槽T4而相互完全分隔开。
这样，在栅极布线引出区域AR2中，n-型漂移区域ND在平面图中形成在位于沟槽T4的外部且在沟槽T4的内轮廓内部的区域中，使得在n-型漂移区域ND和形成在沟槽T4中的沟槽栅极电极TG4之间形成的电容可以用作栅极-集电极电容(反向传输电容)。此外，形成p型区域PFp，由此可以在集电极和发射极之间具有足够的击穿电压。
如果在相邻沟槽T4和T4之间的间隔较窄，则在集电极和发射极之间的击穿电压不会通过场板效应而减少。这是因为，在关断时，栅极电势变为0V的相同电势作为发射极电势，且p型区域PFp也变为0V作为发射极电势，由此将集电极和发射极之间的区域的周围设置为处于0V的电势，使得不太可能集中场强度且由此减少击穿电压。在X方向相邻的沟槽T4和T4之间的间隔理想地为5.0μm或更少。合适的间隔例如可以是2.26μm。
空穴电流流入半导体衬底SS的整个下表面Sb，且从其外部区域流入的空穴电流(如图2中的粗箭头所示)通过p型区域PFp进入到在发射极电势的接触沟槽CT。由此，在第一实施例中，沟槽T4在X方向相互隔开地形成。这确保了来自外部区域的空穴电流的路线，允许空穴电流容易地通过p型区域PFp流入到处于发射极电势的接触沟槽CT。
当形成在X方向延伸的沟槽T4时，从外部区域流入的空穴电流经过沟槽T4的底表面之下的p型区域PFp。位于沟槽T4的底表面之下的p型区域PFp具有较低的杂质浓度且路线较窄，导致高电阻，这可能由于热生成而恶化击穿电阻。
相比之下，根据第一实施例，如上所述，可以确保没有干扰空穴电流流动的路线，以抑制击穿电阻的恶化。
《用于制造半导体器件的方法》
以下将参考图8至图37来描述这个实施例中的用于制造半导体器件的方法(单元形成区域AR1和栅极布线引出区域AR2)。图8至图37示出沿着图2中的单元形成区域AR1的线E-E’或栅极布线引出区域AR2的线B-B’获得的横截面图。
首先，如图8和图9所示，提供了例如由单晶硅(Si)制成的其中引入有诸如磷(P)的n型杂质的半导体衬底SS。半导体衬底SS具有作为第一主表面的上表面Sa和作为第二主表面的与上表面Sa相对的下表面Sb。
半导体衬底SS包含n型杂质。杂质浓度例如是大约2×1014cm-3。这个阶段的半导体衬底SS是具有基本圆形的平面形状的薄半导体板，被称作晶片。半导体衬底SS的厚度例如是在大约450μm到1000μm的范围。在预定深度的从上表面Sa延伸的半导体衬底SS中的层是半导体层SLn。
然后，通过涂覆等在半导体衬底SS的上表面Sa之上形成用于引入n型空穴阻挡区域的抗蚀剂膜R1，然后通过正常光刻(曝光和显影)图案化，由此形成在每个混合单元区域LCh中具有开口的抗蚀剂膜R1。使用抗蚀剂膜R1作为掩膜，n型杂质例如通过离子注入被引入到半导体衬底SS的上表面Sa，由此形成n型空穴阻挡区域NHB。此处，用于离子注入的合适条件例如可以是离子种类为磷(P)、剂量大约是6×1012cm-2，注入能量为大约80KeV。此后，通过灰化等去除抗蚀剂膜R1的不需要的部分。
然后，如图10和图11所示，通过涂覆等在半导体衬底SS的上表面Sa之上形成用于引入p型浮置区域的抗蚀剂膜R2，然后通过正常光刻(曝光和显影)图案化，由此形成在非有源单元区域LCi和栅极导出区域AR2中具有开口的抗蚀剂膜R2。使用抗蚀剂膜R2作为掩膜，p型杂质例如通过离子注入被引入到半导体衬底SS的上表面Sa，由此在单元形成区域AR1中形成p型浮置区域PF以及在栅极布线引出区域AR2中形成p型区域PFp。此处，用于离子注入的合适条件例如可以是离子种类为硼(B)、剂量大约是3.5×1013cm-2、注入能量为大约75KeV。此后，通过灰化等去除抗蚀剂膜R2的不需要的部分。
接着，如图12和图13所示，例如通过化学气相沉积(CVD)方法在半导体衬底SS的上表面Sa之上形成例如由氧化硅(SiO2)形成的硬掩膜HM。硬掩膜HM的厚度例如是大约450nm。
然后，通过涂覆等在半导体衬底SS的上表面Sa之上形成用于处理硬掩膜的抗蚀剂膜R3，然后通过正常光刻(曝光和显影)图案化，由此形成在每个沟槽形成区域中具有开口的抗蚀剂膜R3。使用抗蚀剂膜R3作为掩膜，硬掩膜HM例如通过干法刻蚀被图案化。此后，通过灰化等去除抗蚀剂膜R3的不需要的部分。
然后，如图14和图15所示，例如通过各向异性干法刻蚀利用剩余的硬掩膜HM形成沟槽T1、T2、T3和T4。此处，在单元形成区域AR1中，沟槽T1被形成为从半导体衬底SS的上表面Sa达到半导体层SLn的中点，且在平面图中在Y方向延伸(见图2)。沟槽T2和T3被形成为从半导体衬底SS的上表面Sa分别达到半导体层SLn的中点，以在将沟槽T1夹在中间的情况下布置在沟槽T1的两侧，且在平面图中分别在Y方向延伸(见图2)。此外，在栅极布线引出区域AR2中，沟槽T4被形成为从半导体衬底SS的上表面Sa分别达到半导体层SLn的中点，且在平面图中具有被矩形外轮廓和矩形内轮廓包围的形状(见图2)。用于各向异性干法刻蚀的合适的气体例如可以是基于Cl2/O2的气体。
此后，如图16和图17所示，例如可以使用基于氢氟酸的刻蚀剂通过湿法刻蚀去除硬掩膜HM的不需要的部分。
然后，如图18和图19所示，在p型浮置区域PF和p型区域PFp以及n型空穴阻挡区域NHB上执行延伸扩散(例如，在1200℃大约30分钟)。此处，执行延伸扩散使得p型浮置区域PF和p型区域PFp的下表面位于比沟槽T1、T2、T3和T4下表面更低的水平。
接着，例如通过热氧化方法等在每个沟槽T1、T2、T3和T4的内壁和半导体衬底SS的上表面Sa之上形成由氧化硅(SiO2)形成的栅极绝缘膜GI。栅极绝缘膜GI的厚度例如是大约0.12μm。
通过上述的延伸扩散，在单元形成区域AR1中，p型浮置区域PF形成在位于左端部的沟槽T3和相邻的沟槽T2之间，如图18所示，并且p型浮置区域PF形成在位于右端部的沟槽T2和相邻的沟槽T3之间，如图18所示。优选地，p型浮置区域PF与在沟槽T2的内壁和沟槽T3的内壁形成的栅极绝缘膜GI中的每个膜接触。
n型空穴阻止区域NHB分别形成在沟槽T1和相邻的沟槽T2之间以及沟槽T1和相邻的沟槽T3之间。优选地，在沟槽T1和T2之间的n型空穴阻止区域NHB与形成在沟槽T1的内壁的栅极绝缘膜GI以及形成在沟槽T2的内壁的栅极绝缘膜GI接触。此外，优选地，在沟槽T1和T3之间的n型空穴阻止区域NHB与形成在沟槽T1的内壁的栅极绝缘膜GI以及形成在沟槽T3的内壁的栅极绝缘膜GI接触。
在上述的延伸扩散中，n型半导体衬底SS的没有形成p型浮置区域PF和n型空穴阻止区域NHB的部分变为n-型漂移区域ND。换句话说，n型半导体层SLn的没有形成p型浮置区域PF和n型空穴阻止区域NHB的部分变为n-型漂移区域ND。注意，在图18的步骤中，n-型漂移区域ND从半导体层SLn的内部向上形成到半导体衬底SS的下表面Sb。
在沟槽T1和T2之间，n型空穴阻止区域NHB中的n型杂质浓度高于n-型漂移区域ND中的n型杂质浓度且低于后面要描述的n+型发射极区域NE的杂质浓度。同样情形也适用于沟槽T1和T3之间的区域。
在栅极布线引出区域AR2中，p型区域PFp通过上述的延伸扩展形成在沟槽T4外部且处在相邻的沟槽T4和T4之间。优选地，形成在沟槽T4和T4之间的p型区域PFp与在沟槽T4的内壁形成的栅极绝缘膜GI接触。
然后，如图20和图21所示，通过CVD方法等，由掺有磷(P)的多晶硅(掺杂多晶硅)制成的导电膜CF沉积在半导体衬底SS的上表面Sa之上以及在沟槽T1、T2、T3和T4内。导电膜CF的厚度例如在大约0.5μm到1.5μm的范围内。
然后，如图22和图23所示，通过在半导体衬底SS的上表面Sa之上进行涂覆等、然后通过正常的光刻(曝光和显影)来图案化，形成用于处理引出电极的抗蚀剂膜R4，由此形成覆盖引出电极形成区域的抗蚀剂膜R4。使用抗蚀剂膜R4作为掩膜，例如通过干法刻蚀将导电膜CF图案化。这时，调整刻蚀条件以在每个沟槽T1、T2和T3内部保留导电膜CF(回刻蚀)。
这样，在单元形成区域AR1中，沟槽栅极电极TG1通过经由栅极绝缘膜GI嵌入在沟槽T1中的导电膜CF形成。沟槽栅极电极TG2通过经由栅极绝缘膜GI嵌入在沟槽T2中的导电膜CF形成。沟槽栅极电极TG3通过经由栅极绝缘膜GI嵌入在沟槽T3中的导电膜CF形成。引出电极TGz形成在栅极布线引出区域AR2中。沟槽栅极电极TG4通过经由栅极绝缘膜GI嵌入在沟槽T4中的导电膜CF形成。引出电极TGz与沟槽栅极电极TG4整体形成。
换句话说，在单元形成区域AR1中，在栅极绝缘膜GI之上，形成沟槽栅极电极TG1来填充沟槽T1；形成沟槽栅极电极TG2来填充沟槽T2；以及形成沟槽栅极电极TG3来填充沟槽T3。此外，在栅极布线引出区域AR2中，在栅极绝缘膜GI之上，形成沟槽栅极电极TG4来填充沟槽T4；并且引出电极TGz与沟槽栅极电极TG4整体形成来覆盖栅极布线引出区域AR2。合适的刻蚀气体例如可以是SF6气体。此后，可以通过灰化等去除抗蚀剂膜R4的不必要的部分。
然后，如图24和图25所示，通过干法刻蚀等去除栅极绝缘膜GI的除了位于沟槽T1、T2和T3内部的部分以及被引出电极TGz覆盖的部分。
然后，如图26和图27所示，例如，通过热氧化方法或CVD方法，在引出电极TGz的侧表面和上表面以及半导体衬底SS的上表面Sa之上形成由相对较薄(例如，具有厚度基本与栅极绝缘膜GI相同的厚度)的氧化硅(SiO2)形成的绝缘膜IF。
接着，通过正常光刻在半导体衬底SS的上表面Sa之上形成用于引入p型本体区域的抗蚀剂膜(没有示出)。例如，通过使用用于引入p型本体区域的抗蚀剂膜作为掩膜，通过离子注入，向单元形成区域AR1的整个表面和其它必要部分引入p型杂质来形成p型本体区域PB。
具体来说，p型本体区域PB形成在沟槽T1和T2之间以与形成在沟槽T1内壁的栅极绝缘膜GI接触且与形成在沟槽T2内壁的栅极绝缘膜GI接触。p型本体区域PB形成在沟槽T1和T3之间以与形成在沟槽T1内壁的栅极绝缘膜GI接触且与形成在沟槽T2内壁的栅极绝缘膜GI接触。p型本体区域PB形成在n型空穴阻挡区域NHB之上。在非有源单元区域LCi中，p型本体区域PB形成在p型浮置区域PF之上。
此处，用于离子注入的合适条件例如可以是离子种类为硼(B)、剂量大约是3×1013cm-2，注入能量为大约75KeV。此后，通过灰化等去除用于引入p型本体区域的抗蚀剂膜的不需要的部分。
接着，通过正常光刻在半导体衬底SS的上表面Sa之上形成引入n+型发射极区域的抗蚀剂膜(没有示出)。例如通过离子注入使用用于引入n+型发射极区域的抗蚀剂膜作为掩膜，向混合单元区域LCh中的p型本体区域PB的上层部分引入n型杂质来形成n+型发射极区域NE。此处，用于离子注入的合适条件例如可以是离子种类为砷(As)、剂量大约是5×1015cm-2、注入能量为大约80KeV。
在混合子单元区域LCh1和LCh2中，n+型发射极区域NE只形成在沟槽栅极电极TG1侧上。具体来说，n+型发射极区域NE形成在沟槽T1和T2之间，以与形成在沟槽T1的内壁的栅极绝缘膜GI和p型本体区域PB接触。n+型发射极区域NE形成在沟槽T1和T3之间，以与形成在沟槽T1的内壁的栅极绝缘膜GI和p型本体区域PB接触。此后，通过灰化等去除用于引入n+型发射极区域的抗蚀剂膜的不需要的部分。
然后，如图28和图29所示，例如通过CVD方法在半导体衬底SS的上表面Sa之上例如通过磷硅酸盐玻璃(PSG)膜形成层间绝缘膜IL。层间绝缘膜IL被形成为经由绝缘膜IF来覆盖p型本体区域PB、引出电极TGz等。层间绝缘膜IL的厚度例如是大约0.6μm。除了PSG膜以外，用于层间绝缘膜IL的合适材料可以包括硼磷硅玻璃(BPSG)膜、未掺杂的硅酸盐玻璃(NSG)膜、旋涂玻璃(SOG)膜和它们的组合膜。
接着，如图30和图31所示，通过正常光刻将用于形成接触沟槽的抗蚀剂膜(未示出)形成在层间绝缘膜IL之上。随后，例如通过各向异性干法刻蚀形成接触沟槽CT和CTp。具体来说，在单元形成区域AR1中，接触沟槽CT被形成为与n+型发射极区域NE接触，而在栅极布线引出区域AR2中，接触沟槽CTp被形成为与引出电极TGz接触，接触沟槽CT被形成为与p型本体区域PB接触。用于各向异性干法刻蚀的合适气体例如可以是Ar气、CHF3气和CF4气的混合气体。此后，通过灰化等去除用于形成接触沟槽的抗蚀剂膜的不需要的部分。
在第一实施例中，接触沟槽CT和CTp同时形成，但是可替选地，可以形成用于接触沟槽CT和CTp的相应抗蚀剂膜，由此接触沟槽CT和CTp可以在不同步骤形成。
接着，如图32和图33所示，p型杂质例如通过接触沟槽CT和CTp被离子注入，由此p+本体接触区域PBC形成在单元形成区域AR1中，而p+本体接触区域PBCp形成在栅极布线引出区域AR2中。此处，用于离子注入的合适条件例如可以是离子种类为二氟化硼(BF2)、剂量大约是5×1015cm-2、注入能量为大约80KeV。
类似地，p型杂质例如通过接触沟槽CT和CTp被离子注入，由此p+型闩锁防止区域PLP形成在单元形成区域AR1中，而p+型闩锁防止区域PLPp形成在栅极布线引出区域AR2中。此处，用于离子注入的合适条件例如可以是离子种类为硼(B)、剂量大约是3×1015cm-2、注入能量为大约80KeV。
p+本体接触区域PBC和PBCp中每个区域的p型杂质浓度高于p+型闩锁防止区域PLP和PLPp中每个区域的浓度。在单元形成区域AR1中，p+型半导体区域PR由p+本体接触区域PBC和p+型闩锁防止区域PLP形成。类似地，在栅极布线引出区域AR2中，p+型半导体区域PR由p+本体接触区域PBCp和p+型闩锁防止区域PLPp形成。p+型半导体区域PR中每个区域的p型杂质浓度高于p型本体区域PB中的p型杂质浓度。
然后，如图34和图35所示，形成发射极电极EE、栅极布线GL和栅极电极GE(见图1)。具体来说，例如，执行以下程序。首先，例如通过溅射在半导体衬底SS的上表面Sa之上形成钨化钛(TiW)膜作为阻挡金属膜。钨化钛(TiW)膜的厚度例如是大约0.2μm。钨化钛(TiW)膜中的大部分钛(Ti)通过后续的热处理移动到硅(Si)界面(例如p+型本体接触区域PBC和PBCp的暴露表面、引出电极TGz的暴露表面等)，以形成有助于提高接触特性的硅化物。注意，这些工艺是非常复杂的且因此在附图中省略了对它们的描述。
然后，在氮气氛中执行硅化物退火，例如在大约600℃大约10分钟，并且例如通过溅射在整个阻挡金属膜之上形成基于铝(Al)的金属膜(例如，通过添加一定百分比的硅(Si)、其余为铝(Al))，来填充接触沟槽CT和CTp。基于铝(Al)的金属膜的厚度例如是大约5μm。
接着，通过正常光刻形成用于形成发射极电极、栅极布线和栅极电极的抗蚀剂膜(没有示出)。随后，例如通过干法刻蚀来图案化基于铝(Al)的金属膜和阻挡金属膜，来制造发射极电极EE、栅极布线GL和栅极电极GE(见图1)。用于干法刻蚀的合适气体例如可以是基于Cl2/BCl3的气体。此后，通过灰化等去除用于形成发射极电极、栅极布线和栅极电极的抗蚀剂膜的不需要的部分。
由此，在混合子单元区域LCh1中，形成嵌入在接触沟槽CT中的多个连接电极CP以及形成在层间绝缘膜IL之上的发射极电极EE。发射极电极EE经由形成在相应混合子单元区域LCh1和LCh2中的连接电极CP而电耦合到形成在相应混合子单元区域LCh1和LCh2中的n+型发射极区域NE和p+型半导体区域PR。
在栅极布线引出区域AR2中，形成嵌入在相应接触沟槽CTp中的连接电极CPp、栅极布线GL和栅极电极(见图1)。栅极电极(见图1)经由栅极布线GL和引出电极TGz电耦合到沟槽栅极电极TG4。
然后，如图36和图37所示，在发射极电极EE、栅极布线GL、栅极电极GE等之上形成由例如包含聚酰亚胺作为主要成分的有机膜等形成的绝缘膜(钝化膜)FPF。绝缘膜FPF的厚度例如是大约2.5μm。
接着，通过正常光刻形成用于形成开口的抗蚀剂膜(没有示出)。随后，例如通过干法刻蚀来图案化绝缘膜FPF。由此，形成开口OP1(见图1)来达到发射极电极EE同时穿过绝缘膜FPF，由此形成由从开口OP1暴露的发射极电极EE的一部分制成的发射极焊盘EP(见图1)。同时，形成开口OP2(见图1)来达到栅极电极GE同时穿过绝缘膜FPF，由此形成由从开口OP2暴露的栅极电极GE的一部分制成的栅极焊盘GP(见图1)。此后，通过灰化等去除用于形成开口的抗蚀剂膜的不需要的部分。
然后，对半导体衬底SS的下表面Sb应用背部研磨工艺，由此将大约800μm的厚度例如根据需要减少到大约30μm到200μm。例如，当击穿电压大约是600V时，半导体衬底的最终厚度大约是70μm。这样，在减薄的半导体衬底SS中，相对于半导体层SLn，半导体层SLp形成在半导体衬底SS的下表面侧Sb上的部分内。为了去除下表面Sb的损坏部分，根据需要执行化学刻蚀等。
在减薄的半导体衬底SS中，半导体层SLp被定义为具有形成在其中的p+型集电极区域CL的半导体层，且其关于形成n型场停止区域Ns的半导体层位于下表面Sb侧。
然后，n型杂质例如通过离子注入被引入到半导体衬底SS的下表面Sb，由此形成n型场停止区域Ns。此处，用于离子注入的合适条件例如可以是离子种类为磷(P)、剂量大约是7×1012cm-2、注入能量为大约350KeV。此后，为了激活杂质，根据情况在半导体衬底SS的下表面Sb上执行激光退火等。
然后，p型杂质例如通过离子注入被引入到半导体衬底SS的下表面Sb，由此形成p+型集电极区域CL。此处，用于离子注入的合适条件例如可以是离子种类为硼(B)、剂量大约是1×1013cm-2、注入能量为大约40KeV。此后，为了激活杂质，根据情况在半导体衬底SS的下表面Sb上执行激光退火等。
即，在形成p+型集电极区域CL的步骤中，关于半导体层SLn，将p型半导体层SLp形成在半导体衬底SS位于下表面侧的部分内，由此通过p型半导体层SLp形成p+型集电极区域CL。
然后，如图3至图7所示，将集电极电极CE例如通过溅射形成在半导体衬底SS的下表面Sb之上，以便电耦合到半导体层SLp即p+型集电极区域CL。此后，半导体衬底SS通过切割等被分成芯片区域，由此根据需要通过密封在封装中完成第一实施例的半导体器件。
第一实施例的改型例子
将参考图38描述第一实施例的改型例子中的包括沟槽栅极IGBT的半导体器件的结构。图38是在第一实施例的改型例子中的半导体器件的栅极布线引出区域的横截面图，与沿图2的线D-D’获得的横截面图对应。在改型例子中半导体器件的结构具有与第一实施例中的结构基本相同的结构，且因此以下将仅仅描述它们之间的不同。
在改型例子中，在栅极布线引出区域AR2中，类似于上述的第一实施例，利用沟槽栅极电极TG4填充的每个沟槽T4在平面图中具有被矩形外轮廓和矩形内轮廓包围的形状。引导至n-型漂移区域的n型半导体区域NB在平面图中形成在位于沟槽T4的外部且在每个沟槽T4的内轮廓的内部的区域中。换句话说，沟槽T4形成在p型区域PFp内，而在平面图中在每个沟槽T4的外部且在每个沟槽T4内轮廓内部的区域中，n型半导体区域NB在深度方向(-Z方向)从半导体衬底SS的上表面Sa形成为基本达到沟槽T4的底表面。形成n型半导体区域NB的部分用作形成栅极-集电极电容(反向传输电容)的部分。
n型半导体区域NB中的杂质浓度高于n-型漂移区域ND中的杂质浓度，并且形成n型半导体区域NB，由此可以进一步增加栅极-集电极电容(反向传输电容)并且也可以容易地调节。n型半导体区域NB可以与例如形成在单元形成区域AR1中的n型空穴阻挡区域NHB同时形成。
第二实施例
以下将参考图39和图40描述根据第二实施例的包括沟槽栅极IGBT的半导体器件的结构。图39是根据第二实施例的半导体器件中的单元形成区域和栅极布线引出区域的部分放大平面图，对应于由图1所示交替的长短虚线包围的CGR区域。图40是沿着图39的线F-F’获得的横截面图。第二实施例和第一实施例之间的不同在于栅极布线引出区域AR2的结构。在第二实施例中其它部件的结构与第一实施例中的相同或基本相同，且因此以下将省略对它们的描述。
在上述第一实施例中，在栅极布线引出区域AR2中，其中嵌入有沟槽栅极电极TG4的每个沟槽T4在平面图中具有矩形外轮廓和矩形内轮廓包围的形状，且n型半导体区域例如n-型漂移区域ND在平面图中形成在沟槽T4以外的区域中以及沟槽T4的内轮廓的内部(见图5和图7等)。
相比之下，在第二实施例中，如图39和图40所示，在栅极布线引出区域AR2中，其中嵌入有沟槽栅极电极TG4的沟槽T4在平面图中具有矩形外轮廓和矩形内轮廓包围的形状，但是p型区域PFp在平面图中还形成在位于沟槽T4外部和沟槽T4内轮廓内部的区域中。换句话说，所有的沟槽T4形成在p型区域PFp中，且形成在所有沟槽T4的内壁处的栅极绝缘膜GI与p型区域PFp接触。
由于具有发射极电势的p型区域PFp形成在整个栅极布线引出区域AR2处，栅极-集电极电容(反向传输电容)没有增加。然而，在X方向彼此隔开地形成沟槽T4可以确保不中断空穴电流的路线，由此在没有减少击穿电阻的情况下提高输入电容(主要是栅极-发射极电容)。
例如，需要减少噪声(诸如针对电磁干扰(EMI)的措施)的包括沟槽栅极IGBT的半导体器件即使其操作速度变低，通常也需要减少其损耗。在这种情况下，可以有利地利用第二实施例中的半导体器件的结构。
虽然已经基于实施例具体描述了发明人完成的发明，但是本发明不限于实施例，在不离开本发明的范围的情况下可以对实施例进行各种改型和改变。

Claims (11)

1.一种半导体器件，包括：
半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
第一区域，在平面图中设置在所述半导体衬底的中心处；以及
第二区域，在平面图中设置在所述第一区域的外部，
其中所述第一区域包括：
多个第一沟槽，在所述第一主表面处在第一方向上延伸并且在与所述第一方向正交的第二方向上彼此隔开地布置；以及
多个第一沟槽栅极电极，经由第一绝缘膜设置在相应的所述第一沟槽中，
其中所述第二区域包括：
多个第二沟槽，在所述第二方向上彼此隔开地布置，在平面图所述第二沟槽中的每个沟槽具有被矩形外轮廓和矩形内轮廓包围的形状；
多个第二沟槽栅极电极，经由第二绝缘膜设置在相应的所述第二沟槽中；
第一导电类型的第一半导体区域，设置在所述半导体衬底中；
第二导电类型的第二半导体区域，设置在所述第一主表面和所述第一半导体区域之间的所述半导体衬底中，所述第二导电类型与所述第一导电类型不同；以及
所述第二导电类型的第三半导体区域，设置在所述第一半导体区域和所述第二主表面之间的所述半导体衬底中，
其中所述第二沟槽栅极电极通过在所述第二沟槽栅极电极之上形成的引出电极而电耦合在一起，
其中所述第一沟槽中的每个沟槽导向至所述第二沟槽中的任意一个沟槽，且所述第二沟槽栅极电极电耦合到所述第一沟槽栅极电极，
其中在平面图中位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部的区域中，所述第一半导体区域与所述第二绝缘膜相接触地形成，并且所述第二半导体区域不与所述第二绝缘膜相接触地形成，以及
其中在平面图中位于每个所述第二沟槽的外部且在每个所述第二沟槽的外轮廓的外部的区域中，所述第二半导体区域与所述第二绝缘膜相接触地形成。
2.根据权利要求1所述的半导体器件，
其中在平面图中所述第二沟槽形成在所述第二半导体区域中；以及
其中在平面图中所述第一导电类型的第四半导体区域形成在以下区域中，所述区域位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部，所述第四半导体区域适于与所述第二绝缘膜接触并且导向至所述第一半导体区域。
3.根据权利要求2所述的半导体器件，
其中所述第四半导体区域和所述第一半导体区域整体形成。
4.根据权利要求2所述的半导体器件，
其中所述第四半导体区域中的杂质浓度比所述第一半导体区域中的杂质浓度高。
5.根据权利要求1所述的半导体器件，
其中，所述引出电极电耦合到栅极电极，所述第二半导体区域电耦合到发射极电极，且所述第三半导体区域电耦合到集电极电极。
6.根据权利要求1所述的半导体器件，
其中所述第二沟槽栅极电极和所述引出电极由相同导电膜整体形成。
7.一种制造半导体器件的方法，所述半导体器件包括在平面图中设置在所述半导体衬底的中心处的第一区域以及设置在所述第一区域的外部的第二区域，所述方法包括以下步骤：
(a)提供第一导电类型的所述半导体衬底，所述半导体衬底具有第一主表面和与所述第一主表面相对的第二主表面；
(b)使用第一抗蚀剂膜作为掩膜，通过离子注入，在所述第二区域中的所述半导体衬底的所述第一主表面侧上形成第二导电类型的第一半导体区域，所述第二导电类型与所述第一导电类型不同；
(c)在所述第一区域中形成在第一方向上延伸的多个第一沟槽，使得所述第一沟槽在所述第一主表面处在与所述第一方向正交的第二方向上彼此隔开，所述第一沟槽中的每个沟槽具有距离所述第一主表面的第一深度；以及，在所述第二区域中形成多个第二沟槽，使得所述第二沟槽在所述第二方向上彼此隔开，所述第二沟槽中的每个沟槽具有距离所述第一主表面的第二深度且在平面图中具有被矩形外轮廓和矩形内轮廓包围的形状；
(d)经由第一绝缘膜在所述第一主表面之上形成第一导电膜，以填充各个所述第一沟槽和各个所述第二沟槽的内部；
(e)通过使用第二抗蚀剂膜作为掩膜来处理所述第一导电膜，经由所述第一绝缘膜在各个所述第一沟槽中形成由所述第一导电膜制成的多个第一沟槽栅极电极，经由所述第一绝缘膜在各个所述第二沟槽中形成由所述第一导电膜制成的多个第二沟槽栅极电极，以及，经由所述第一绝缘膜在所述第一主表面之上与所述第二沟槽栅极电极整体地形成由所述第一导电膜制成的引出电极；以及
(f)在所述第一主表面之上形成层间绝缘膜之后，在所述层间绝缘膜之上形成栅极电极，所述栅极电极电耦合到所述引出电极，
其中所述第一沟槽中的每个沟槽导向至所述第二沟槽中的任意一个沟槽，且所述第二沟槽栅极电极电耦合到所述第一沟槽栅极电极，
其中在步骤(d)中，在平面图中位于每个所述第二沟槽的外部且在每个所述第二沟槽的外轮廓的外部的区域中以及在平面图中位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部的区域中，所述第一半导体区域与所述第一 绝缘膜相接触地形成，以及
其中在步骤(d)中，在平面图中位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部的区域中，与所述第一 绝缘膜相接触地形成所述半导体衬底的所述第二区域。
8.根据权利要求7所述的制造半导体器件的方法，
其中所述第一导电膜由多晶硅制成。
9.根据权利要求7所述的制造半导体器件的方法，还包括：
(g)使用第三抗蚀剂膜作为掩膜，通过离子注入，在所述第二区域中的所述半导体衬底的所述第一主表面侧上形成所述第一导电类型的第二半导体区域，所述第二半导体区域的杂质浓度高于所述半导体衬底的杂质浓度，
其中在步骤(d)中，在平面图中位于每个所述第二沟槽的外部且在每个所述第二沟槽的内轮廓的内部的区域中，与所述第一 绝缘膜相接触地形成所述第二半导体区域。
10.根据权利要求7所述的制造半导体器件的方法，还包括：
(h)在步骤(c)之后且在步骤(d)之前，向所述半导体衬底施加热处理。
11.根据权利要求7所述的制造半导体器件的方法，还包括：
(i)在步骤(f)之后，形成与所述引出电极电连接的所述栅极电极以及与所述第一半导体区域电连接的发射极电极；
(j)在步骤(i)之后，在所述半导体衬底的所述第二主表面上形成所述第二导电类型的第三半导体区域；以及
(k)在步骤(j)之后，形成与所述第三半导体区域电连接的集电极电极。
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