JP2017079308A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】セル性能とは独立したゲート容量の微調整を可能とするトレンチゲートＩＧＢＴを備える半導体装置を実現する。
【解決手段】ゲート配線引き出し領域ＡＲ２に、平面視において四角形の外形と四角形の内形とで囲まれた形状であるトレンチＴ４が、Ｙ方向と直交するＸ方向に互いに離間して複数設けられており、複数のトレンチＴ４のそれぞれの内部には、引き出し電極ＴＧｚによって互いに電気的に接続されたトレンチゲート電極ＴＧ４が設けられている。コレクタ−エミッタ間の耐圧を得るために、複数のトレンチＴ４をｐ型フローティング領域ＰＦｐ内に形成するが、平面視においてトレンチＴ４の内形よりも内側の領域に、ｎ−型ドリフト領域ＮＤを形成することにより、トレンチゲート電極ＴＧ４とｎ−型ドリフト領域ＮＤとの間で形成される容量を、帰還容量として用いる。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関し、例えばトレンチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
例えば特開２０１３−１４０８８５号公報（特許文献１）には、セル形成領域が、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタセル領域を有する第２線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたＩＥ（Injection Enhancement）型トレンチゲートＩＧＢＴが開示されている。
特開２０１３−１４０８８５号公報
トレンチゲートＩＧＢＴは、帰還容量を低減し、かつ、ＩＥ効果を維持してオン抵抗を低減する場合に適した構造である。しかし、帰還容量が小さくなり過ぎると、並列動作時にスイッチング波形または負荷短絡時の過渡波形が発振して、その発振が制御できなくなる場合がある。このような場合、セル領域内のトレンチの深さなどを調整して帰還容量を増加させることができるが、セル性能が変化または劣化することがある。また、セル領域内の全てのトレンチの深さが変わるため、数値の微調整は困難である。一方、帰還容量が大きくなり過ぎると、スイッチング損失が劣化する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１主面および第１主面と反対側の第２主面を有する半導体基板と、平面視において半導体基板の中央部に設けられた第１領域と、平面視において第１領域の外側に設けられた第２領域とを備える。第１領域に、第１方向に延在し、第１方向と第１主面で直交する第２方向に互いに離間して設けられた複数の第１溝と、複数の第１溝のそれぞれの内部に第１絶縁膜を介して設けられた複数の第１トレンチゲート電極とを有する。第２領域に、平面視において四角形の外形と四角形の内形とで囲まれた形状を有し、第２方向に互いに離間して設けられた複数の第２溝と、複数の第２溝のそれぞれの内部に第２絶縁膜を介して設けられた複数の第２トレンチゲート電極とを有する。そして、複数の第２トレンチゲート電極は、複数の第２トレンチゲート電極上に形成された引き出し電極により電気的に接続され、複数の第２溝のいずれかに複数の第１溝のそれぞれが繋がり、複数の第２トレンチゲート電極と、複数の第１トレンチゲート電極とが電気的に接続されている。さらに、第２領域に、半導体基板に設けられた第１導電型の第１半導体領域と、第１半導体領域と第１主面との間の半導体基板に設けられた第１導電型と異なる第２導電型の第２半導体領域と、第１半導体領域と第２主面との間の半導体基板に設けられた第２導電型の第３半導体領域とをさらに有する。そして、複数の第２溝は、平面視において第２半導体領域内に形成され、複数の第２溝の外部であって、複数の第２溝のそれぞれの平面視における内形よりも内側の領域には、第２絶縁膜と接触し、かつ、第１半導体領域と繋がる第１導電型の第４半導体領域が形成されている。
一実施の形態によれば、セル性能とは独立したゲート容量の微調整を可能とするトレンチゲートＩＧＢＴを備える半導体装置を実現することができる。
実施の形態１による半導体装置（半導体チップ）の平面図である。 実施の形態１による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図１に示す一点鎖線で囲まれたＣＧＲ領域に対応する。 図２のＥ−Ｅ´線に沿った断面図である。 図２のＡ−Ａ´線に沿った断面図である。 図２のＢ−Ｂ´線に沿った断面図である。 図２のＣ−Ｃ´線に沿った断面図である。 図２のＤ−Ｄ´線に沿った断面図である。 実施の形態１による半導体装置の製造工程を示す断面図（図２のＥ−Ｅ´線に沿った断面図）である。 実施の形態１による半導体装置の製造工程を示す断面図（図２のＢ−Ｂ´線に沿った断面図）である。 図８、図９に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図８、図９に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図１０、図１１に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図１０、図１１に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図１２、図１３に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図１２、図１３に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図１４、図１５に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図１４、図１５に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図１６、図１７に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図１６、図１７に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図１８、図１９に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図１８、図１９に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図２０、図２１に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図２０、図２１に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図２２、図２３に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図２２、図２３に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図２４、図２５に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図２４、図２５に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図２６、図２７に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図２６、図２７に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図２８、図２９に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図２８、図２９に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図３０、図３１に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図３０、図３１に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図３２、図３３に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図３２、図３３に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 図３４、図３５に続く、半導体装置の製造工程中の断面図（Ｅ−Ｅ´線）である。 図３４、図３５に続く、半導体装置の製造工程中の断面図（Ｂ−Ｂ´線）である。 実施の形態１の変形例による半導体装置のゲート配線引き出し領域の断面図（図２のＤ−Ｄ´線に沿った断面図）である。 実施の形態２による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図１に示す一点鎖線で囲まれたＣＧＲ領域に対応する。 図３９のＦ−Ｆ´線に沿った断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、以下の実施の形態においては、説明上の方向としてＸ方向、Ｙ方向およびＺ方向を用いる。Ｘ方向とＹ方向とは互いに直交し、水平面を構成する方向であり、Ｚ方向は水平面に対して鉛直の方向である。
（実施の形態１）
トレンチゲートＩＧＢＴについて開示した先行技術としては、例えば特開２０１３−１４０８８５号公報（特許文献１）がある。（１）セル形成領域の詳細な平面構造、（２）狭アクティブセル型単位セルおよび交互配列方式、並びに（３）アクティブセル２次元間引き構造については特開２０１３−１４０８８５号公報（特許文献１）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
≪半導体装置の構成≫
本実施の形態１によるトレンチゲートＩＧＢＴを含む半導体装置の構成について、図１〜図７を参照しながら説明する。図１は、本実施の形態１による半導体装置（半導体チップ）の平面図である。図２は、本実施の形態１による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図１に示す一点鎖線で囲まれたＣＧＲ領域に対応する。図３は、本実施の形態１によるセル形成領域の断面図であり、図２のＥ−Ｅ´線に沿った断面図である。図４〜図７は、本実施の形態１によるゲート配線引き出し領域の断面図であり、図４は、図２のＡ−Ａ´線に沿った断面図、図５は、図２のＢ−Ｂ´線に沿った断面図、図６は、図２のＣ−Ｃ´線に沿った断面図、図７は、図２のＤ−Ｄ´線に沿った断面図である。
ここで説明するトレンチゲートＩＧＢＴは、互いに間隔を空けて３つのトレンチゲート電極が配列し、中央に配置されたトレンチゲート電極が、ゲート電極と電気的に接続され、その両端に配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続された、所謂ＥＧＥ（エミッタ−ゲート−エミッタ）型のトレンチゲートＩＧＢＴである。
図１に示すように、半導体チップＳＣの外周部の上面には、環状のガードリングＧＲが設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数または複数）の環状のフィールドプレートＦＰが設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウム（Ａｌ）を主要な構成要素とする金属膜からなる。
環状のフィールドプレートＦＰの内側であって、半導体チップＳＣの活性部の主要部には、セル形成領域ＡＲ１が設けられており、半導体チップＳＣの活性部の上面には、半導体チップＳＣの外周部の近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウム（Ａｌ）を主要な構成要素とする金属膜からなる。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。
セル形成領域ＡＲ１とフィールドプレートＦＰとの間には、ゲート配線引き出し領域ＡＲ２が設けられている。ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウム（Ａｌ）を主要な構成要素とする金属膜からなる。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。
まず、セル形成領域ＡＲ１の構造について図２および図３を参照しながら説明する。
半導体基板ＳＳは、上面（主面）Ｓａと、上面Ｓａと反対側の下面（主面）Ｓｂとを有する。半導体基板ＳＳは、上面Ｓａ側のｎ型の半導体層ＳＬｎと、下面Ｓｂ側のｐ型の半導体層ＳＬｐとを有する。
半導体層ＳＬｎの下層部には、ｎ−型ドリフト領域（ｎ型の半導体領域）ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型フィールドストップ領域（ｎ型の半導体領域）Ｎｓが形成されている。この半導体層ＳＬｐは、ｐ＋型コレクタ領域（ｐ型の半導体領域）ＣＬに対応する。半導体基板ＳＳの下面Ｓｂ（ｐ＋型コレクタ領域ＣＬの下）には、コレクタ電極ＣＥが形成されている。
半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが形成されている。図３中の中央部において、半導体基板ＳＳの上面Ｓａ側には、トレンチ（溝、溝部）Ｔ１が形成されている。トレンチＴ１は、上面Ｓａからｐ型ボディ領域ＰＢを貫通し、半導体層ＳＬｎの途中まで到達するように形成されている。また、トレンチＴ１は、ｎ−型ドリフト領域ＮＤまで到達するように形成されている。このトレンチＴ１の上面から見た形状（以下、平面形状という）は、Ｙ方向に長辺を有する矩形状（ライン状）である。このように、トレンチＴ１は、Ｙ方向に延在する。
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチゲート電極ＴＧ１が形成されている。トレンチゲート電極ＴＧ１は、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）と電気的に接続されている。なお、セル形成領域ＡＲ１におけるトレンチゲート電極ＴＧ１は、平面視において、Ｙ方向に沿って、連続して形成されている。
一方、トレンチＴ１の両側には、所定距離（Ｗｈ１、Ｗｈ２）を離間して、トレンチ（溝、溝部）Ｔ２およびＴ３が形成されている。
ここで、トレンチＴ２からトレンチＴ３までの間が、ハイブリッドセル領域ＬＣｈであり、そのうち、トレンチＴ２からトレンチＴ１までの間をハイブリッドサブセル領域ＬＣｈ１と、トレンチＴ３からトレンチＴ１までの間をハイブリッドサブセル領域ＬＣｈ２とする。よって、トレンチＴ１は、ハイブリッドセル領域ＬＣｈの中央部であり、ハイブリッドサブセル領域ＬＣｈ１とハイブリッドサブセル領域ＬＣｈ２との境界部に位置すると言える。ハイブリッドサブセル領域ＬＣｈ１のＸ方向の幅はＷｈ１であり、ハイブリッドサブセル領域ＬＣｈ２のＸ方向の幅はＷｈ２である。
そして、ハイブリッドセル領域ＬＣｈの両側には、インアクティブセル領域ＬＣｉが位置する。即ち、ハイブリッドセル領域ＬＣｈは、複数個配置され、ハイブリッドセル領域ＬＣｈ間にインアクティブセル領域ＬＣｉが配置される。なお、これらの領域は、Ｙ方向に延在する。
このように、インアクティブセル領域ＬＣｉを介してハイブリッドセル領域ＬＣｈが繰り返し配置されるため、例えば図２において、ハイブリッドセル領域ＬＣｈの右側には、インアクティブセル領域ＬＣｉの幅（Ｗｉ）を離間して、トレンチＴ２が配置されている。また、図２において、ハイブリッドセル領域ＬＣｈの左側には、インアクティブセル領域ＬＣｉの幅（Ｗｉ）を離間して、トレンチＴ３が配置されている。
また、ここでは、単位セル領域ＬＣを、ハイブリッドセル領域ＬＣｈと、ハイブリッドセル領域ＬＣｈの一方の側（図３では左側）のインアクティブセル領域ＬＣｉの部分ＬＣｉ１と、他方の側（図３では右側）のインアクティブセル領域ＬＣｉの部分ＬＣｉ２とを有する領域と定義する。部分ＬＣｉ１は、インアクティブセル領域ＬＣｉのトレンチＴ２側の半分の部分である。部分ＬＣｉ２は、インアクティブセル領域ＬＣｉのトレンチＴ３側の半分の部分である。よって、単位セル領域ＬＣがＸ方向に複数個繰り返し配置されているとも言える。ここで、ハイブリッドセル領域ＬＣｈの幅Ｗｈを、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭くすることがより好ましい。別の言い方をすれば、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の幅を、インアクティブセル領域ＬＣｉの幅Ｗｉの１／２よりも小さくすることがより好ましい。言い換えれば、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の幅を、インアクティブセル領域ＬＣｉの部分ＬＣｉ１およびＬＣｉ２の幅よりも小さくすることがより好ましい。
トレンチＴ２およびＴ３は、上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ方向にそれぞれ延在する。
トレンチＴ２およびＴ３の各々の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチゲート電極ＴＧ２およびＴＧ３の各々は、平面視において、Ｙ方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ２との間に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ３との間に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触している。
また、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、トレンチゲート電極ＴＧ１側にのみｎ＋型エミッタ領域ＮＥが形成されている。即ち、ハイブリッドサブセル領域ＬＣｈ１において、トレンチゲート電極ＴＧ２側には、ｎ＋型エミッタ領域ＮＥが形成されておらず、また、ハイブリッドサブセル領域ＬＣｈ２において、トレンチゲート電極ＴＧ３側には、ｎ＋型エミッタ領域ＮＥが形成されていない。
さらに、ｎ＋型エミッタ領域ＮＥは、Ｙ方向において、所定の間隔（ＬＣａｉ）をおいて複数配置される。よって、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ＋型エミッタ領域ＮＥが形成されていない領域（断面）も存在する。
そして、ハイブリッドサブセル領域ＬＣｈ１では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とコンタクト溝ＣＴとの間に形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ（トレンチＴ１の側面）に接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とコンタクト溝ＣＴとの間に形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ（トレンチＴ１の側面）に接触している。このｎ＋型エミッタ領域ＮＥの平面形状は、例えば矩形状であり、Ｙ方向の幅は、ＬＣａａであり、Ｘ方向の幅は、コンタクト溝ＣＴとトレンチＴ１との間の距離に対応する。
また、ハイブリッドサブセル領域ＬＣｈ１のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続され、ハイブリッドサブセル領域ＬＣｈ２のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。
好適には、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢの下には、ｎ型ホールバリア領域（ｎ型の半導体領域）ＮＨＢが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤのｎ型の不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。
ハイブリッドサブセル領域ＬＣｈ１のｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ２との間に形成され、ハイブリッドサブセル領域ＬＣｈ２のｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ３との間に形成されている。
なお、ハイブリッドサブセル領域ＬＣｈ１のｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、ハイブリッドサブセル領域ＬＣｈ２のｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積されたホールが、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
ハイブリッドセル領域ＬＣｈのトレンチＴ２側（図３中の左側）のインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦが設けられている。このｐ型フローティング領域（図２のセル形成領域ＡＲ１において、ハッチングが付されている領域）ＰＦは、上記トレンチＴ２と図３中左端のトレンチＴ３との間に設けられている。なお、図３中左端のトレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。このトレンチゲート電極ＴＧ３は、平面視において、Ｙ方向に沿って、連続して形成されている。
ハイブリッドセル領域ＬＣｈのトレンチＴ３側（図３中の右側）のインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦが設けられている。このｐ型フローティング領域（図２のセル形成領域ＡＲ１において、ハッチングが付されている領域）ＰＦは、上記トレンチＴ３と図３中右端のトレンチＴ２との間に設けられている。なお、図３中右端のトレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。このトレンチゲート電極ＴＧ２は、平面視において、Ｙ方向に沿って、連続して形成されている。
そして、インアクティブセル領域ＬＣｉの両側において、Ｙ方向に延在するトレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在する端部トレンチゲート電極ＴＧｐにより電気的に接続されている。
また、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されている。
この層間絶縁膜ＩＬには、コンタクト溝（開口部）ＣＴが形成されている。コンタクト溝ＣＴは、ｎ＋型エミッタ領域ＮＥと接するように形成されている。
このコンタクト溝ＣＴの底面には、ｐ＋型ボディコンタクト領域（ｐ型の半導体領域）ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ＋型ラッチアップ防止領域（ｐ型の半導体領域）ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
このｐ＋型ボディコンタクト領域ＰＢＣのｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰのｐ型の不純物濃度よりも高い。また、ｐ＋型半導体領域ＰＲのｐ型の不純物濃度は、ｐ型ボディ領域ＰＢのｐ型の不純物濃度よりも高い。
コンタクト溝ＣＴの内部には、接続電極ＣＰが形成されている。この接続電極ＣＰは、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。
また、層間絶縁膜ＩＬ上には、導電性膜よりなるエミッタ電極ＥＥが設けられており、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。本実施の形態１では、接続電極ＣＰとエミッタ電極ＥＥとは、一体に形成されている。
図示は省略するが、エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなる絶縁膜（パッシベーション膜）が形成されており、この絶縁膜が形成されていない領域のエミッタ電極ＥＥ（エミッタパッドＥＰ（図１参照））に、後述するエミッタ用ワイヤが接続される。
次に、ゲート配線引き出し領域ＡＲ２の構造について、図２、図４〜図７を参照しながら説明する。
ゲート配線引き出し領域ＡＲ２には、平面視において、セル形成領域ＡＲ１の周辺を取り巻くように、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦｐが設けられている部分がある。このｐ型フローティング領域（図２のゲート配線引き出し領域ＡＲ２において、ハッチングが付されている領域）ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域（ｐ型の半導体領域）ＰＢＣｐおよびＰ＋型ラッチアップ防止領域（ｐ型の半導体領域）ＰＬＰｐを介して、エミッタ電極ＥＥと電気的に接続されている。ｐ型フローティング領域ＰＦｐをエミッタ電位とすることにより、コレクタ−エミッタ間の耐圧を維持することができる。
また、ゲート配線引き出し領域ＡＲ２には、平面視において、四角形の外形と四角形の内形とで囲まれた形状のトレンチＴ４が複数個形成されている。言い換えれば、トレンチＴ４は、Ｙ方向に延在する第１トレンチ部分と、第１トレンチ部分と対向してＹ方向に延在する第２トレンチ部分と、第１トレンチ部分のＹ方向の一端と第２トレンチ部分のＹ方向の一端とを繋ぐＸ方向に延在する第３トレンチ部分と、第１トレンチ部分のＹ方向の他端と第２トレンチ部分のＹ方向の他端とを繋ぐＸ方向に延在する第４トレンチ部分とから構成される。複数のトレンチＴ４は互いに離間して、その深さはｎ−型ドリフト領域ＮＤまで到達するように形成されており、セル形成領域ＡＲ１に形成したトレンチＴ１、Ｔ２およびＴ３と同時に形成することができる。
トレンチＴ４の外部であって、互いに隣り合うトレンチＴ４とトレンチＴ４との間には、ｐ型フローティング領域ＰＦｐが形成され、このｐ型フローティング領域ＰＦｐの下には、ｎ−型ドリフト領域ＮＤが形成されている。一方、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域（トレンチＴ４の第１、第２、第３および第４トレンチ部分で囲まれた領域）には、ｐ型フローティング領域ＰＦｐは形成されておらず、ｎ−ドリフト領域ＮＤが形成されている。言い換えれば、複数のトレンチＴ４は、ｐ型フローティング領域ＰＦｐ内に形成されているが、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域には、ｎ−型ドリフト領域ＮＤが、半導体基板ＳＳの上面Ｓａから深さ方向（−Ｚ方向）にｎ−型フィールドストップ領域Ｎｓに達するまで形成されている。
トレンチＴ４の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ４の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ４を埋め込むように、トレンチゲート電極ＴＧ４が形成されている。また、ゲート配線引き出し領域ＡＲ２を覆うように、引き出し電極ＴＧｚが形成されており、この引き出し電極ＴＧｚは、複数のトレンチゲート電極ＴＧ４と一体に形成される。
また、ゲート配線引き出し領域ＡＲ２に向けて、セル形成領域ＡＲ１内からトレンチＴ１がＹ方向に延在している。トレンチＴ１の内部には、トレンチＴ１を埋め込むように、トレンチゲート電極ＴＧ１が形成されている。そして、セル形成領域ＡＲ１内から延在するトレンチＴ１の端部は、複数のトレンチＴ４のいずれかに連結している。即ち、セル形成領域ＡＲ１内から延在するトレンチゲート電極ＴＧ１の端部は、複数のトレンチゲート電極ＴＧ４のいずれかに連結している。これにより、トレンチゲート電極ＴＧ１は、引き出し電極ＴＧｚを介して全てのトレンチゲート電極ＴＧ４と電気的に接続することができる。
さらに、層間絶縁膜ＩＬが、引き出し電極ＴＧｚを覆うように形成されている。なお、引き出し電極ＴＧｚと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されている。この層間絶縁膜ＩＬには、コンタクト溝（開口部）ＣＴｐが形成されている。コンタクト溝ＣＴｐは、引き出し電極ＴＧｚと接するように形成されている。
コンタクト溝ＣＴｐの内部には、接続電極ＣＰｐが形成されている。この接続電極ＣＰｐは、引き出し電極ＴＧｚと接触している。また、層間絶縁膜ＩＬ上には、導電性膜よりなるゲート配線ＧＬが設けられており、ゲート配線ＧＬは、コンタクト溝ＣＴｐを介して、引き出し電極ＴＧｚと接続されている。本実施の形態１では、接続電極ＣＰｐとゲート配線ＧＬとは、一体に形成されている。
これにより、セル形成領域ＡＲ１に形成されたトレンチゲート電極ＴＧ１は、ゲート配線引き出し領域ＡＲ２に形成されたトレンチゲート電極ＴＧ４、引き出し電極ＴＧｚ、接続電極ＣＰｐおよびゲート配線ＧＬを介して、ゲート電極ＧＥ（図１参照）と電気的に接続される。
図示は省略するが、ゲート配線ＧＬ上には、さらに、例えばポリイミド系の有機絶縁膜等からなる絶縁膜（パッシベーション膜）が形成されている。
本実施の形態１による半導体装置の特徴は、ゲート配線引き出し領域ＡＲ２に、ゲート容量の制御手段として複数のトレンチゲート電極ＴＧ４を形成したことにある。但し、ゲート配線引き出し領域ＡＲ２に、ｐ型フローティング領域ＰＦｐが形成されていないと、所望するコレクタ−エミッタ間の耐圧が得られないという問題が生じる。このため、ゲート配線引き出し領域ＡＲ２には、ｐ型フローティング領域ＰＦｐを形成する必要がある。しかし、ゲート配線引き出し領域ＡＲ２の全領域にエミッタ電位のｐ型フローティング領域ＰＦｐが形成されると、複数のトレンチゲート電極ＴＧ４を単に形成しただけでは、ゲート−エミッタ間容量が増加するだけであり、ゲート−コレクタ間容量（帰還容量）は増加しない。
そこで、本実施の形態１による半導体装置では、トレンチゲート電極ＴＧ４が埋め込まれたトレンチＴ４を、平面視において、四角形の外形と四角形の内形とで囲まれた形状とする。そして、トレンチＴ４の外部であって、互いに隣り合うトレンチＴ４とトレンチＴ４との間に、ｐ型フローティング領域ＰＦｐを形成し、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域に、ｐ型フローティング領域ＰＦｐを形成しないことを特徴とする。
そして、このｐ型フローティング領域ＰＦｐを形成しない部分に、ｎ型の半導体領域を形成する。ｎ型の半導体領域は、ｎ−型ドリフト領域ＮＤと繋がり、トレンチＴ４の内形の内壁に形成されたゲート絶縁膜ＧＩと接触する。本実施の形態１では、このｎ型の半導体領域をｎ−型ドリフト領域ＮＤによって形成している。これにより、このｐ型フローティング領域ＰＦｐを形成しない部分が、トレンチＴ４の内部に形成されたトレンチゲート電極ＴＧ４と、ゲート絶縁膜ＧＩと、ｎ−型ドリフト領域ＮＤとから構成されるゲート−コレクタ間容量（帰還容量）を形成する部分となる。
ゲート配線引き出し領域ＡＲ２では、ｐ型フローティング領域ＰＦｐの無い領域（平面視において、トレンチＴ４の内形に接する領域）と、ｐ型フローティング領域ＰＦｐの有る領域（平面視において、トレンチＴ４の外形に接する領域）とは、トレンチＴ４によって完全に分離することができる。
このように、ゲート配線引き出し領域ＡＲ２に、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域に、ｎ−型ドリフト領域ＮＤを形成することにより、トレンチＴ４の内部に形成されたトレンチゲート電極ＴＧ４とｎ−型ドリフト領域ＮＤとの間で形成される容量を、ゲート−コレクタ間容量（帰還容量）として用いることができる。また、ｐ型フローティング領域ＰＦｐを形成することにより、コレクタ−エミッタ間の耐圧を得ることができる。
互いに隣り合うトレンチＴ４とトレンチＴ４との間隔が狭ければ、フィールドプレート効果により、コレクタ−エミッタ間の耐圧の低下はない。これは、オフ時には、ゲート電位はエミッタ電位と同じ０Ｖとなり、エミッタ電位であるｐ型フローティング領域ＰＦｐも０Ｖとなり、０Ｖ電位で囲まれるので、電界強度が集中しにくく、耐圧が低下しにくいからである。隣り合うトレンチＴ４とトレンチＴ４とのＸ方向の間隔は、５．０μｍ以下が望ましく、適した値としては、例えば２．２６μｍを例示することができる。
ところで、正孔電流は、半導体基板ＳＳの下面Ｓｂ全面から流れ込み、外周部から流れ込んだ正孔電流（図２中、太い矢印で示す）は、ｐ型フローティング領域ＰＦｐを通って、エミッタ電位のコンタクト溝ＣＴへ流れる。そこで、本実施の形態１では、Ｘ方向に互いに離間した複数のトレンチＴ４を形成する。これにより、外周部から流れ込んだ正孔電流の経路を確保して、正孔電流がｐ型フローティング領域ＰＦｐを通って、エミッタ電位のコンタクト溝ＣＴへ流れやすいようにする。
Ｘ方向に延在するトレンチＴ４を形成した場合は、外周部から流れ込んだ正孔電流は、トレンチＴ４の底面下のｐ型フローティング領域ＰＦｐを流れることになる。このトレンチＴ４の底面下のｐ型フローティング領域ＰＦｐは、不純物濃度が低く、かつ、経路が狭いことから抵抗が大きくなり、発熱により破壊耐量が劣化する虞がある。
しかし、本実施の形態１によれば、前述したように、正孔電流の流れを阻害しない経路を確保しているので、破壊耐量の劣化を抑制することができる。
≪半導体装置の製造方法≫
本実施の形態による半導体装置（セル形成領域ＡＲ１およびゲート配線引き出し領域ＡＲ２）の製造方法を図８〜図３７を用いて説明する。図８〜図３７は、図２に示すセル形成領域ＡＲ１のＥ−Ｅ´線に沿った断面部またはゲート配線引き出し領域ＡＲ２のＢ−Ｂ´線に沿った断面部を示している。
まず、図８および図９に示すように、例えばリン（Ｐ）等のｎ型不純物が導入されたシリコン（Ｓｉ）単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂとを有する。
半導体基板ＳＳは、ｎ型不純物を含有する。不純物濃度は、例えば２×１０１４ｃｍ−３程度である。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さは、例えば４５０μｍ〜１０００μｍ程度である。この半導体基板ＳＳの上面Ｓａから所定の深さまでの層が、半導体層ＳＬｎとなる。
次に、半導体基板ＳＳの上面Ｓａ上に、ｎ型ホールバリア領域導入用のレジスト膜Ｒ１を塗布等により形成し、通常のフォトリソグラフィ（露光・現像）により、パターニングし、ハイブリッドセル領域ＬＣｈに開口部を有するレジスト膜Ｒ１を形成する。このレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
次に、図１０および図１１に示すように、半導体基板ＳＳの上面Ｓａ上に、ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のフォトリソグラフィ（露光・現像）により、パターニングし、インアクティブセル領域ＬＣｉおよびゲート配線引き出し領域ＡＲ２に開口部を有するレジスト膜Ｒ２を形成する。このレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、セル形成領域ＡＲ１にｐ型フローティング領域ＰＦを形成し、ゲート配線引き出し領域ＡＲ２にｐ型フローティング領域ＰＦｐを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。
次に、図１２および図１３に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、例えば酸化シリコン（ＳｉＯ２）からなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、半導体基板ＳＳの上面Ｓａ上に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のフォトリソグラフィ（露光・現像）により、パターニングし、トレンチ形成領域に開口部を有するレジスト膜Ｒ３を形成する。このレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。その後、アッシング等により、不要になったレジスト膜Ｒ３を除去する。
次に、図１４および図１５に示すように、残存するハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、トレンチＴ１、Ｔ２、Ｔ３およびＴ４を形成する。このとき、セル形成領域ＡＲ１では、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ方向に延在するトレンチＴ１を形成する（図２参照）。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ方向にそれぞれ延在するトレンチＴ２およびＴ３を形成する（図２参照）。さらに、ゲート配線引き出し領域ＡＲ２では、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、四角形の外形と四角形の内形とで囲まれた形状のトレンチＴ４を形成する（図２参照）。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
その後、図１６および図１７に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１８および図１９に示すように、ｐ型フローティング領域ＰＦおよびＰＦｐ並びにｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を実行する。このとき、ｐ型フローティング領域ＰＦおよびＰＦｐの下面が、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の下面より低くなるように、引き延ばし拡散を行う。
次に、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上並びにトレンチＴ１、Ｔ２、Ｔ３およびＴ４の各々の内壁に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
セル形成領域ＡＲ１では、上記引き延ばし拡散により、図１８中の左端のトレンチＴ３とその隣のトレンチＴ２との間にｐ型フローティング領域ＰＦを形成し、図１８中の右端のトレンチＴ２とその隣のトレンチＴ３との間にｐ型フローティング領域ＰＦを形成する。好適には、ｐ型フローティング領域ＰＦは、それぞれ、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、トレンチＴ１とその隣のトレンチＴ２との間およびトレンチＴ１とその隣のトレンチＴ３との間に、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、上記引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。言い換えれば、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。なお、図１８に示す工程では、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて形成される。
トレンチＴ１とトレンチＴ２との間では、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。また、トレンチＴ１とトレンチＴ３との間でも、トレンチＴ１とトレンチＴ２との間と同様である。
ゲート配線引き出し領域ＡＲ２では、上記引き延ばし拡散により、トレンチＴ４の外部であって、互いに隣り合うトレンチＴ４とトレンチＴ４との間に、ｐ型フローティング領域ＰＦｐを形成する。好適には、トレンチＴ４とトレンチＴ４との間に形成されるｐ型フローティング領域ＰＦｐは、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触する。
次に、図２０および図２１に示すように、半導体基板ＳＳの上面Ｓａ上並びにトレンチＴ１、Ｔ２、Ｔ３およびＴ４の内部に、例えばＣＶＤ法等により、リン（Ｐ）がドープされた多結晶シリコン（Doped Poly-Silicon）からなる導電性膜ＣＦを成膜する。導電性膜ＣＦの厚さは、例えば０．５μｍ〜１．５μｍ程度である。
次に、図２２および図２３に示すように、半導体基板ＳＳの上面Ｓａ上に、引き出し電極加工用のレジスト膜Ｒ４を塗布等により形成し、通常のフォトリソグラフィ（露光・現像）により、パターニングし、引き出し電極形成領域を覆うレジスト膜Ｒ４を形成する。このレジスト膜Ｒ４をマスクとして、例えばドライエッチングにより、導電性膜ＣＦをパターニングする。この際、トレンチＴ１、Ｔ２およびＴ３の内部に導電性膜ＣＦが残存するようエッチング条件を調整する（エッチバックする）。
これにより、セル形成領域ＡＲ１では、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ１を形成する。また、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ２を形成する。また、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ３を形成する。さらに、ゲート配線引き出し領域ＡＲ２では、引き出し電極ＴＧｚを形成する。また、トレンチＴ４の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ４を形成する。引き出し電極ＴＧｚは、トレンチゲート電極ＴＧ４と一体に形成される。
言い換えれば、セル形成領域ＡＲ１では、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むようにトレンチゲート電極ＴＧ１を形成し、トレンチＴ２を埋め込むようにトレンチゲート電極ＴＧ２を形成し、トレンチＴ３を埋め込むようにトレンチゲート電極ＴＧ３を形成する。さらに、ゲート配線引き出し領域ＡＲ２では、ゲート絶縁膜ＧＩ上に、トレンチＴ４を埋め込むようにトレンチゲート電極ＴＧ４を形成し、複数のトレンチゲート電極ＴＧ４と一体となり、ゲート配線引き出し領域ＡＲ２を覆うように引き出し電極ＴＧｚを形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要となったレジスト膜４を除去する。
次に、図２４および図２５に示すように、ドライエッチング等により、トレンチＴ１、Ｔ２およびＴ３の内部および引き出し電極ＴＧｚに覆われた部分以外のゲート絶縁膜ＧＩを除去する。
次に、図２６および図２７に示すように、例えば熱酸化法またはＣＶＤ法等により、半導体基板ＳＳの上面Ｓａ上並びに引き出し電極ＴＧｚの上面上および側面上に、比較的薄い酸化シリコン（ＳｉＯ２）膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。
次に、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このｐ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＡＲ１の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。このｐ型ボディ領域ＰＢは、ｎ型ホールバリア領域ＮＨＢ上に形成される。また、インアクティブセル領域ＬＣｉにおいて、このｐ型ボディ領域ＰＢは、ｐ型フローティング領域ＰＦ上に形成される。
このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｐ型ボディ領域導入用のレジスト膜を除去する。
さらに、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このｎ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、ハイブリッドセル領域ＬＣｈのｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
このｎ＋型エミッタ領域ＮＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、トレンチゲート電極ＴＧ１側にのみ形成される。具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。その後、アッシング等により、不要になったｎ＋型エミッタ領域導入用のレジスト膜を除去する。
次に、図２８および図２９に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phospho Silicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦを介して、ｐ型ボディ領域ＰＢおよび引き出し電極ＴＧｚ等を覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、図３０および図３１に示すように、層間絶縁膜ＩＬ上に、通常のフォトリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴおよびＣＴｐを形成する。具体的には、セル形成領域ＡＲ１では、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを形成し、ゲート配線引き出し領域ＡＲ２では、引き出し電極ＴＧｚに接するコンタクト溝ＣＴｐおよびｐ型ボディ領域ＰＢに接するコンタクト溝ＣＴを形成する。この異方性ドライエッチングで用いられるガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。
本実施の形態１では、コンタクト溝ＣＴとコンタクト溝ＣＴｐとを同時に形成した場合を例示したが、それぞれのレジスト膜を形成し、コンタクト溝ＣＴとコンタクト溝ＣＴｐとを互いに異なる工程で形成してもよい。
次に、図３２および図３３に示すように、例えばコンタクト溝ＣＴおよびＣＴｐを通して、ｐ型不純物をイオン注入することによって、セル形成領域ＡＲ１では、ｐ＋型ボディコンタクト領域ＰＢＣを形成し、ゲート配線引き出し領域ＡＲ２では、ｐ＋型ボディコンタクト領域ＰＢＣｐを形成する。このときのイオン注入条件としては、例えばイオン種をフッ化ボロン（ＢＦ２）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴおよびＣＴｐを通して、ｐ型不純物をイオン注入することによって、セル形成領域ＡＲ１では、ｐ＋型ラッチアップ防止領域ＰＬＰを形成し、ゲート配線引き出し領域ＡＲ２では、ｐ＋型ラッチアップ防止領域ＰＬＰｐを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
ｐ＋型ボディコンタクト領域ＰＢＣおよびＰＢＣｐにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰおよびＰＬＰｐにおけるｐ型の不純物濃度よりも高い。また、セル形成領域ＡＲ１では、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成され、同様に、ゲート配線引き出し領域ＡＲ２では、ｐ＋型ボディコンタクト領域ＰＢＣｐとｐ＋型ラッチアップ防止領域ＰＬＰｐとにより、ｐ＋型半導体領域ＰＲが形成される。複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
次に、図３４および図３５に示すように、エミッタ電極ＥＥ、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）を形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてチタンタングステン（ＴｉＷ）膜を形成する。チタンタングステン（ＴｉＷ）膜の厚さは、例えば０．２μｍ程度である。チタンタングステン（ＴｉＷ）膜中のチタン（Ｔｉ）の多くの部分は、後の熱処理によって、シリコン（Ｓｉ）界面（例えばｐ＋型ボディコンタクト領域ＰＢＣおよびＰＢＣｐの露出面並びに引き出し電極ＴＧｚの露出面等）に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴおよびＣＴｐを埋め込むように、例えばスパッタリング法により、アルミニウム（Ａｌ）系金属膜（例えば数％シリコン（Ｓｉ）添加、残りはアルミニウム（Ａｌ））を形成する。アルミニウム（Ａｌ）系金属膜の厚さは、例えば５μｍ程度である。
次に、通常のフォトリソグラフィにより、エミッタ電極、ゲート配線およびゲート電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム（Ａｌ）系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥ、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）をパターニングする。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極、ゲート配線およびゲート電極形成用のレジスト膜を除去する。
これにより、ハイブリッドサブセル領域ＬＣｈ１では、複数のコンタクト溝ＣＴの内部にそれぞれ埋め込まれた複数の接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが形成される。エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成された複数の接続電極ＣＰを介して、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成されたｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと電気的に接続される。
また、ゲート配線引き出し領域ＡＲ２では、複数のコンタクト溝ＣＴｐの内部にそれぞれ埋め込まれた複数の接続電極ＣＰｐと、ゲート配線ＧＬと、ゲート電極ＧＥ（図１参照）とが形成される。ゲート電極ＧＥ（図１参照）は、ゲート配線ＧＬおよび引き出し電極ＴＧｚを介して、トレンチゲート電極ＴＧ４と電気的に接続される。
次に、図３６および図３７に示すように、エミッタ電極ＥＥ、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）等上に、例えばポリイミドを主要な成分とする有機膜等からなる絶縁膜（パッシベーション膜）ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、通常のフォトリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、絶縁膜ＦＰＦをパターニングする。これにより、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１（図１参照）を形成し、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰ（図１参照）を形成する。同時に、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２（図１参照）を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰ（図１参照）を形成する。その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
次に、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳにおいて、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
この薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓが形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬが形成される半導体層を、半導体層ＳＬｐとする。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
即ち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
次に、図３〜図７に示したように、例えばスパッタリング法により、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐ、即ちｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態１による半導体装置が完成する。
（実施の形態１の変形例）
本実施の形態１の変形例によるトレンチゲートＩＧＢＴを含む半導体装置の構成について、図３８を参照しながら説明する。図３８は、本実施の形態１の変形例による半導体装置のゲート配線引き出し領域の断面図であり、図２に示すＤ−Ｄ´線に沿った断面図である。変形例による半導体装置の構成は、前述の実施の形態１による半導体装置の構成とほぼ同様の構成をしているため、相違点についてのみ説明する。
変形例では、ゲート配線引き出し領域ＡＲ２において、前述の実施の形態１と同様に、トレンチゲート電極ＴＧ４が埋め込まれたトレンチＴ４は、平面視において、四角形の外形と四角形の内形とで囲まれた形状を有する。そして、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域に、ｎ−型ドリフト領域ＮＤに繋がるｎ型の半導体領域ＮＢが形成されている。言い換えれば、複数のトレンチＴ４は、ｐ型フローティング領域ＰＦｐ内に形成されているが、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域には、ｎ型の半導体領域ＮＢが、半導体基板ＳＳの上面Ｓａから深さ方向（−Ｚ方向）に、例えばトレンチＴ４の底面程度まで形成されている。このｎ型の半導体領域ＮＢを形成した部分が、ゲート−コレクタ間容量（帰還容量）を形成する部分となる。
ｎ型の半導体領域ＮＢの不純物濃度は、ｎ−型ドリフト領域ＮＤの不純物濃度よりも高く、ｎ型の半導体領域ＮＢを形成することにより、ゲート−コレクタ間容量（帰還容量）をさらに増加させることができ、また、ゲート−コレクタ間容量（帰還容量）の調整を容易とすることができる。ｎ型の半導体領域ＮＢは、例えばセル形成領域ＡＲ１に形成されるｎ型ホールバリア領域ＮＨＢと同時に形成することができる。
（実施の形態２）
本実施の形態２によるトレンチゲートＩＧＢＴを含む半導体装置の構成について、図３９および図４０を参照しながら説明する。図３９は、本実施の形態２による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図１に示す一点鎖線で囲まれたＣＧＲ領域に対応する。図４０は、図３９に示すＦ−Ｆ´線に沿った断面図である。本実施の形態２と前述の実施の形態１との相違点は、ゲート配線引き出し領域ＡＲ２の構成である。その他の構成は、前述の実施の形態１と同一または実質的に同一であるので、その説明は省略する。
前述の実施の形態１では、ゲート配線引き出し領域ＡＲ２において、トレンチゲート電極ＴＧ４が埋め込まれたトレンチＴ４を、平面視において、四角形の外形と四角形の内形とで囲まれた形状とし、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域に、ｎ型の半導体領域、例えばｎ−型ドリフト領域ＮＤを形成している（図５および図７等参照）。
これに対して、本実施の形態２では、図３９および図４０に示すように、ゲート配線引き出し領域ＡＲ２において、トレンチゲート電極ＴＧ４が埋め込まれたトレンチＴ４を、平面視において、四角形の外形と四角形の内形とで囲まれた形状としているが、トレンチＴ４の外部であって、平面視において、トレンチＴ４の内形よりも内側の領域にも、ｐ型フローティング領域ＰＦｐを形成している。言い換えれば、全てのトレンチＴ４は、ｐ型フローティング領域ＰＦｐ内に形成され、全てのトレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩは、ｐ型フローティング領域ＰＦｐと接触している。
ゲート配線引き出し領域ＡＲ２の全領域にエミッタ電位のｐ型フローティング領域ＰＦｐが形成されているので、ゲート−コレクタ間容量（帰還容量）は増加しない。しかし、Ｘ方向に互いに離間した複数のトレンチＴ４を形成することにより、正孔電流の流れを阻害しない経路を確保することができるので、破壊耐量を低下することなく、入力容量（主としてゲート−エミッタ間容量）を増加させることができる。
例えばノイズ（ＥＭＩ（Electro Magnetic Interference）対策等）の低減が要求されるトレンチゲートＩＧＢＴを含む半導体装置では、動作速度が遅くなったとしても、低損失としたい場合がある。このような場合に、本実施の形態２による半導体装置の構成を適用することに実益がある。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＣＥ コレクタ電極
ＣＦ 導電性膜
ＣＬ ｐ＋型コレクタ領域（ｐ型の半導体領域）
ＣＰ、ＣＰｐ 接続電極
ＣＴ、ＣＴｐ コンタクト溝（開口部）
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰ フィールドプレート
ＦＰＦ 絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲ ガードリング
ＨＭ ハードマスク膜
ＩＦ 絶縁膜
ＩＬ 層間絶縁膜
ＬＣ 単位セル領域
ＬＣａａ 幅
ＬＣａｉ 間隔
ＬＣｈ ハイブリッドセル領域
ＬＣｈ１、ＬＣｈ２ ハイブリッドサブセル領域
ＬＣｉ インアクティブセル領域
ＬＣｉ１、ＬＣｉ２ 部分
ＮＤ ｎ−型ドリフト領域（ｎ型の半導体領域）
ＮＥ ｎ＋型エミッタ領域
ＮＢ ｎ型の半導体領域
ＮＨＢ ｎ型ホールバリア領域（ｎ型の半導体領域）
Ｎｓ ｎ型フィールドストップ領域（ｎ型の半導体領域）
ＯＰ１、ＯＰ２ 開口部
ＰＢ ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ ｐ＋型ボディコンタクト領域（ｐ型の半導体領域）
ＰＦ、ＰＦｐ ｐ型フローティング領域（ｐ型の半導体領域）
ＰＬＰ、ＰＬＰｐ ｐ＋型ラッチアップ防止領域（ｐ型の半導体領域）
ＰＲ ｐ＋型半導体領域
Ｒ１、Ｔ２、Ｒ３、Ｒ４ レジスト膜
Ｓａ 上面（主面）
Ｓｂ 下面（主面）
ＳＣ 半導体チップ
ＳＬｎ、ＳＬｐ 半導体層
ＳＳ 半導体基板
Ｔ１、Ｔ２、Ｔ３、Ｔ４ トレンチ（溝、溝部）
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４ トレンチゲート電極
ＴＧｐ 端部トレンチゲート電極
ＴＧｚ 引き出し電極
Ｗｈ、Ｗｉ 幅
Ｗｈ１、Ｗｈ２ 幅（距離）

Claims (14)

  1. 第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
    平面視において前記半導体基板の中央部に設けられた第１領域と、
    平面視において前記第１領域の外側に設けられた第２領域と、
    を備える半導体装置であって、
    前記第１領域に、
    第１方向に延在し、前記第１方向と前記第１主面で直交する第２方向に互いに離間して設けられた複数の第１溝と、
    前記複数の第１溝のそれぞれの内部に第１絶縁膜を介して設けられた複数の第１トレンチゲート電極と、
    を有し、
    前記第２領域に、
    平面視において四角形の外形と四角形の内形とで囲まれた形状を有し、前記第２方向に互いに離間して設けられた複数の第２溝と、
    前記複数の第２溝のそれぞれの内部に第２絶縁膜を介して設けられた複数の第２トレンチゲート電極と、
    を有し、
    前記複数の第２トレンチゲート電極は、前記複数の第２トレンチゲート電極上に形成された引き出し電極により電気的に接続され、
    前記複数の第２溝のいずれかに前記複数の第１溝のそれぞれが繋がり、前記複数の第２トレンチゲート電極と、前記複数の第１トレンチゲート電極とが電気的に接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２領域に、
    前記半導体基板に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第１主面との間の前記半導体基板に設けられた前記第１導電型と異なる第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第２主面との間の前記半導体基板に設けられた前記第２導電型の第３半導体領域と、
    をさらに有し、
    前記複数の第２溝は、平面視において前記第２半導体領域内に形成され、
    前記複数の第２溝の外部であって、前記複数の第２溝のそれぞれの平面視における前記内形よりも内側の領域には、前記第２絶縁膜と接触し、かつ、前記第１半導体領域と繋がる前記第１導電型の第４半導体領域が形成されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第４半導体領域と前記第１半導体領域とは一体に形成されている、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第４半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記複数の第２溝の外部であって、前記複数の第２溝のそれぞれの平面視における前記外形よりも外側の領域には、前記第２絶縁膜と接触して前記第２半導体領域が形成されている、半導体装置。
  6. 請求項２記載の半導体装置において、
    前記引き出し電極はゲート電極と電気的に接続し、前記第２半導体領域はエミッタ電極と電気的に接続し、前記第３半導体領域はコレクタ電極と電気的に接続する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記複数の第２トレンチゲート電極と前記引き出し電極とは、同一の導電性膜により一体に形成されている、半導体装置。
  8. 平面視において半導体基板の中央部に設けられた第１領域と、前記第１領域の外側に設けられた第２領域と、を備える半導体装置の製造方法であって、
    （ａ）第１主面および前記第１主面と反対側の第２主面を有する第１導電型の前記半導体基板を準備する工程、
    （ｂ）前記第１領域に、前記第１主面から第１深さを有し、第１方向に延在する複数の第１溝を前記第１方向と前記第１主面で直交する第２方向に互いに離間して形成し、前記第２領域に、前記第１主面から第２深さを有し、平面視において四角形の外形と四角形の内形とで囲まれた形状からなる複数の第２溝を前記第２方向に互いに離間して形成する工程、
    （ｃ）前記複数の第２溝の外部であって、前記複数の第２溝のそれぞれの平面視における前記外形よりも外側の前記第２領域の前記半導体基板に、前記第１導電型と異なる第２導電型の不純物をイオン注入して、前記第１主面から前記第２深さよりも深い第３深さを有する第１半導体領域を形成する工程、
    （ｄ）前記複数の第１溝のそれぞれの内部および前記複数の第２溝のそれぞれの内部を埋め込むように、前記第１主面上に第１絶縁膜を介して第１導電性膜を形成する工程、
    （ｅ）パターニングされたレジスト膜をマスクとして、前記第１導電性膜を加工して、前記複数の第１溝のそれぞれの内部に前記第１絶縁膜を介して前記第１導電性膜からなる複数の第１トレンチゲート電極を形成し、前記複数の第２溝のそれぞれの内部に前記第１絶縁膜を介して前記第１導電性膜からなる複数の第２トレンチゲート電極を形成し、前記第１主面上に前記第１絶縁膜を介して前記第１導電膜からなる引き出し電極を前記複数の第２トレンチゲート電極と一体に形成する工程、
    （ｆ）前記第１主面上に層間絶縁膜を形成した後、前記層間絶縁膜上に前記引き出し電極と電気的に接続するゲート電極を形成する工程、
    を含み、
    前記複数の第２溝のいずれかに前記複数の第１溝のそれぞれが繋がり、前記複数の第２トレンチゲート電極と、前記複数の第１トレンチゲート電極とが電気的に接続される、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記複数の第２溝のそれぞれの平面視における前記内形よりも内側の領域には、前記第１半導体領域を形成しない、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程との間または前記（ｃ）工程と前記（ｄ）工程との間に、
    （ｇ）前記複数の第２溝の外部であって、前記複数の第２溝のそれぞれの平面視における前記内形よりも内側の前記第２領域の前記半導体基板に、前記第１導電型の不純物をイオン注入して、前記第１主面から第４深さを有し、前記第２絶縁膜と接触する第２半導体領域を形成する工程、
    をさらに含む、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記第１半導体領域は、前記第２絶縁膜と接触する、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    前記第１導電性膜は、多結晶シリコンからなる、半導体装置の製造方法。
  13. 平面視において半導体基板の中央部に設けられた第１領域と、前記第１領域の外側に設けられた第２領域と、を備える半導体装置の製造方法であって、
    （ａ）第１主面および前記第１主面と反対側の第２主面を有する第１導電型の前記半導体基板を準備する工程、
    （ｂ）前記第１領域に、前記第１主面から第１深さを有し、第１方向に延在する複数の第１溝を前記第１方向と前記第１主面で直交する第２方向に互いに離間して形成し、前記第２領域に、前記第１主面から第２深さを有し、平面視において四角形の外形と四角形の内形とで囲まれた形状からなる複数の第２溝を前記第２方向に互いに離間して形成する工程、
    （ｃ）前記複数の第２溝の外部であって、前記第２領域の前記半導体基板に、前記第１導電型と異なる第２導電型の不純物をイオン注入して、前記第１主面から前記第２深さよりも深い第３深さを有する第１半導体領域を形成する工程、
    （ｄ）複数の前記第１溝のそれぞれの内部および複数の前記第２溝のそれぞれの内部を埋め込むように、前記第１主面上に第１絶縁膜を介して第１導電性膜を形成する工程、
    （ｅ）パターニングされたレジスト膜をマスクとして、前記第１導電性膜を加工して、前記複数の第１溝のそれぞれの内部に前記第１絶縁膜を介して前記第１導電性膜からなる複数の第１トレンチゲート電極を形成し、前記複数の第２溝のそれぞれの内部に前記第１絶縁膜を介して前記第１導電性膜からなる複数の第２トレンチゲート電極を形成し、前記第１主面上に前記第１絶縁膜を介して前記第１導電膜からなる引き出し電極を前記複数の第２トレンチゲート電極と一体に形成する工程、
    （ｆ）前記第１主面上に層間絶縁膜を形成した後、前記層間絶縁膜上に前記引き出し電極と電気的に接続するゲート電極を形成する工程、
    を含み、
    前記複数の第２溝のいずれかに前記複数の第１溝のそれぞれが繋がり、前記複数の第２トレンチゲート電極と、前記複数の第１トレンチゲート電極とが電気的に接続される、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第１導電性膜は、多結晶シリコンからなる、半導体装置の製造方法。
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