JP2016171134A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高アスペクト比を有するスーパージャンクション構造を形成する。
【解決手段】「トレンチフィル法」を採用しながら、エピタキシャル層ＥＰＩを複数層に分けて形成し、それぞれの複数層を形成した段階で、それぞれの複数層にトレンチを形成する。すなわち、例えば、図３に示すように、エピタキシャル層ＥＰＩ１を形成した段階で、このエピタキシャル層ＥＰＩ１にトレンチＴＲ１を形成し、その後、エピタキシャル層ＥＰＩ２を形成した段階で、このエピタキシャル層ＥＰＩ２にトレンチＴＲ２を形成し、エピタキシャル層ＥＰＩ３を形成した段階で、このエピタキシャル層ＥＰＩ３にトレンチＴＲ３を形成する。
【選択図】図３

Description

本発明は、半導体装置およびその製造技術に関し、例えば、いわゆるスーパージャンクション構造のパワートランジスタを有する半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１０−１０９０３３号公報（特許文献１）には、スーパージャンクション構造のパワートランジスタに関する技術が記載されている。
特開２０１０−１０９０３３号公報
例えば、スーパージャンクション構造を有するパワートランジスタでは、ｐ型カラム領域とｎ型カラム領域からなる周期構造をエピタキシャル層に形成している。このスーパージャンクション構造を有するパワートランジスタでは、オフ状態において、ｐ型カラム領域とｎ型カラム領域の境界領域に形成されるｐｎ接合から横方向にも空乏層が延びる。このため、スーパージャンクション構造を有するパワートランジスタでは、電流通路であるｎ型カラム領域（エピタキシャル層）の不純物濃度を高くしても、２つの境界領域に挟まれるｎ型カラム領域の内側方向に延びる空乏層が繋がってｎ型カラム領域全体が空乏化しやすくなる。
これにより、オフ状態でｎ型カラム領域全体（エピタキシャル層全体）が空乏化するため、耐圧を確保することができる。つまり、スーパージャンクション構造を有するパワートランジスタでは、電流通路であるｎ型カラム領域の不純物濃度を高くしながらも、ｎ型カラム領域全体を空乏化することができる。この結果、スーパージャンクション構造を有するパワートランジスタは、高耐圧を確保しながら、オン抵抗を低減することができる。
この点に関し、スーパージャンクション構造のパワートランジスタでは、ｐ型カラム領域およびｎ型カラム領域の深さを深くするほど耐圧を確保できることから，耐圧を確保する観点からエピタキシャル層の厚さを厚くすることが望ましい。また、セルをシュリンクするほどｎ型カラム領域（エピタキシャル層）の不純物濃度を高くすることができることから、オン抵抗の低減の観点からセルをシュリンクすることが望ましい。
ここで、例えば、スーパージャンクション構造を形成する製造技術として、エピタキシャル層にトレンチを形成した後、このトレンチに半導体材料を埋め込むことにより、ｐ型カラム領域を形成する、いわゆる「トレンチフィル法」と呼ばれる製造技術がある。
この「トレンチフィル法」に着目すると、ｐ型カラム領域の深さを深く形成する場合やセルをシュリンクする場合のいずれにおいても、トレンチのアスペクト比が大きくなるため、「トレンチフィル法」でｐ型カラム領域を形成する技術的困難性が高くなる。したがって、スーパージャンクション構造を「トレンチフィル法」で形成する場合、さらなる耐圧の向上やさらなるオン抵抗の低減を実現するためには工夫を施す必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置では、交互に配置された第２導電型カラム領域と第１導電型カラム領域との境界領域に段差部が形成されている。
一実施の形態における半導体装置の製造方法では、「トレンチフィル」法を使用することを前提として、エピタキシャル層を複数回に分けて形成し、それぞれの部分層が形成される段階で、それぞれの部分層にトレンチを形成し、かつ、このトレンチに半導体材料を埋め込む。
一実施の形態によれば、高アスペクト比を有するスーパージャンクション構造を形成することができる。
パワーＭＯＳＦＥＴが形成された半導体チップの平面構成を模式的に示す図である。 図１のＡ−Ａ線で切断した断面図のうち、一般的なスーパージャンクション構造を示す図である。 実施の形態１におけるスーパージャンクション構造を示す断面図である。 図３に示す実施の形態１におけるスーパージャンクション構造上に形成されている素子部の構成を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 変形例におけるスーパージャンクション構造を示す断面図である。 実施の形態２におけるスーパージャンクション構造を示す断面図である。 実施の形態３におけるスーパージャンクション構造を示す断面図である。 （ａ）周辺領域に形成されている複数のｐ型カラム領域のそれぞれの底面の位置が、すべて、セル領域に形成されている複数のｐ型カラム領域のそれぞれの底面の位置と同一となっているスーパージャンクション構造を示す模式図である。（ｂ）は、実施の形態３におけるスーパージャンクション構造を示す模式図である。 実施の形態４におけるスーパージャンクション構造を示す断面図である。 （ａ）は、複数のエピタキシャル層の不純物濃度が同一である場合のシミュレーション結果である。（ｂ）および（ｃ）は、複数のエピタキシャル層の不純物濃度が異なる場合のシミュレーション結果である。 変形例におけるスーパージャンクション構造を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜一般的なスーパージャンクション構造＞
本実施の形態１では、パワー半導体素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例に挙げて説明する。図１は、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰ１の平面構成を模式的に示す図である。図１に示すように、半導体チップＣＨＰ１は、例えば、矩形形状をしており、セル領域ＣＲと周辺領域ＰＥＲ（ターミネーション領域）とを有している。そして、図１に示すように、セル領域ＣＲは、周辺領域ＰＥＲの内側領域に配置されている。言い換えれば、周辺領域ＰＥＲは、セル領域ＣＲの外側領域に配置されている。別の言い方をすれば、セル領域ＣＲの外側を囲むように周辺領域ＰＥＲが配置されているということもできるし、逆に、周辺領域ＰＥＲで囲まれた内側領域にセル領域ＣＲが配置されているということもできる。
セル領域ＣＲには、例えば、スイッチング素子として機能する複数のパワーＭＯＳＦＥＴが形成されている。一方、周辺領域ＰＥＲには、例えば、周辺を斜めにエッチングするベベル構造や拡散リング構造（Diffused Ring Structure）やフィールドリング構造やフィールドプレート構造に代表される周辺構造が形成されている。これらの周辺構造は、基本的に電界集中によってアバランシェ降伏現象を生じにくくする設計思想に基づいて形成されている。以上のように、半導体チップＣＨＰ１においては、中心領域を含む内側領域に複数のパワーＭＯＳＦＥＴが形成され、かつ、内側領域を囲む外側領域に電界緩和構造である周辺構造が形成されていることになる。
次に、図２は、図１のＡ−Ａ線で切断した断面図のうち、一般的なスーパージャンクション構造を示す図である。図２に示すように、半導体チップＣＨＰ１には、セル領域ＣＲと周辺領域ＰＥＲとが存在している。図２において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる半導体基板１Ｓ上にエピタキシャル層ＥＰＩが形成されている。このエピタキシャル層ＥＰＩは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。この半導体基板１Ｓとエピタキシャル層ＥＰＩとによって、パワーＭＯＳＦＥＴのドレイン領域が構成されることになる。
そして、エピタキシャル層ＥＰＩ内で互いに離間するように複数のｐ型カラム領域ＰＣＲが形成されている。このｐ型カラム領域ＰＣＲのそれぞれは、例えば、柱形状（ピラー形状）をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。このとき、互いに隣り合うｐ型カラム領域ＰＣＲで挟まれたエピタキシャル層ＥＰＩの部分領域は、ｎ型カラム領域（ｎ型カラム領域ＮＣＲ、図４参照）と呼ばれることがある。すなわち、半導体基板１Ｓ上のエピタキシャル層ＥＰＩには、複数のｐ型カラム領域ＰＣＲと複数のｎ型カラム領域が交互に配置されていることになる。この構造は、スーパージャンクション構造と呼ばれる。そして、スーパージャンクション構造が形成されたエピタキシャル層ＥＰＩの表面に素子部が形成されているが、図２では省略している。
＜スーパージャンクション構造の製造技術＞
次に、上述したスーパージャンクション構造を製造する製造技術について説明する。スーパージャンクション構造の製造技術としては、例えば、「マルチエピタキシャル法」と呼ばれる方法と、「トレンチフィル法」と呼ばれる方法がある。
「マルチエピタキシャル法」は、ｐ型カラム領域ＰＣＲを形成するエピタキシャル層ＥＰＩを複数層に分けて複数の工程で形成し、複数層のそれぞれにおいて、イオン注入法を使用することにより、ｐ型不純物を導入する方法である。
一方、「トレンチフィル法」は、エピタキシャル層ＥＰＩ全体を形成した後、このエピタキシャル層ＥＰＩにトレンチを形成し、このトレンチにｐ型の半導体材料を埋め込むことにより、ｐ型カラム領域ＰＣＲを形成する方法である。
＜改善の検討＞
本実施の形態１では、スーパージャンクション構造の製造技術として、「トレンチフィル法」に着目し、「トレンチフィル法」によって、スーパージャンクション構造のさらなる耐圧向上を図る工夫を施している。特に、耐圧の向上には、トレンチの深さを深くすることが有効であるが、トレンチの幅をほぼ維持しながら、トレンチの深さを深くすると、トレンチの深さ／幅で定義されるアスペクト比が大きくなる。この場合、トレンチの埋め込み特性が悪くなるため、トレンチの製造困難性が増大する。そこで、本実施の形態１では、スーパージャンクション構造の製造技術として、「トレンチフィル法」を採用しながら、実質的にアスペクト比の高いトレンチを製造する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明することにする。
＜実施の形態１における基本思想＞
図２において、例えば、トレンチＴＲのアスペクト比が製造可能なアスペクト比の範囲で最大となるスーパージャンクション構造が示されているとする。この場合、図２において、さらなる耐圧を向上するために、エピタキシャル層ＥＰＩの厚さをさらに厚くして、トレンチＴＲの深さをさらに深くすることは、アスペクト比が製造可能な範囲を超えることになるため困難となる。
そこで、本実施の形態１では、図２に示す一般的なスーパージャンクション構造よりも、実質的にアスペクト比の高いトレンチを製造する工夫を施している。具体的に、図３は、本実施の形態１におけるスーパージャンクション構造を示す断面図である。図３において、本実施の形態１における基本思想は、「トレンチフィル法」を採用しながら、エピタキシャル層ＥＰＩを複数層に分けて形成し、それぞれの複数層を形成した段階で、それぞれの複数層にトレンチを形成するという技術的思想である。すなわち、例えば、図３に示すように、エピタキシャル層ＥＰＩ１を形成した段階で、このエピタキシャル層ＥＰＩ１にトレンチＴＲ１を形成し、その後、エピタキシャル層ＥＰＩ２を形成した段階で、このエピタキシャル層ＥＰＩ２にトレンチＴＲ２を形成し、エピタキシャル層ＥＰＩ３を形成した段階で、このエピタキシャル層ＥＰＩ３にトレンチＴＲ３を形成する。特に、本実施の形態１では、トレンチＴＲ１とトレンチＴＲ２とトレンチＴＲ３とは、互いに平面的に重なり、かつ、互いに繋がるように形成される。
これにより、図３に示す個々のトレンチＴＲ１〜ＴＲ３のアスペクト比を、図２に示すトレンチＴＲのアスペクト比と同様の製造可能な範囲に設定しながらも、トレンチＴＲ１〜ＴＲ３を組み合わせたトレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）全体のアスペクト比を単一のエピタキシャル層にトレンチを形成する場合に許容されるアスペクト比よりも高くすることができる。すなわち、トレンチＴＲ１〜ＴＲ３を組み合わせたトレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）全体のアスペクト比を、図２に示すトレンチＴＲのアスペクト比よりも高くすることができる。このことは、本実施の形態１によれば、トレンチの深さをさらに深くすることができることを意味し、これによって、スーパージャンクション構造のさらなる耐圧向上を図ることができることになる。
＜素子部の構成＞
次に、図３に示す本実施の形態１におけるスーパージャンクション構造上に形成されている素子部の構成について説明する。図４は、図３に示す本実施の形態１におけるスーパージャンクション構造上に形成されている素子部の構成を示す断面図である。
まず、セル領域ＣＲのデバイス構造について説明する。図４において、素子部には、エピタキシャル層ＥＰＩ３の表面にｐ型カラム領域ＰＣＲと接するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨに内包されるようにソース領域ＳＲが形成されている。このとき、チャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成され、ソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
そして、互いに隣り合うチャネル領域ＣＨで挟まれる領域上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成されている。このゲート電極ＧＥは、ソース領域ＳＲと整合するように形成されている。また、ゲート電極ＧＥの上面および両側の側壁を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
次に、互いに隣り合うゲート電極ＧＥの間であって、層間絶縁膜ＩＬから露出する領域の表面には、ソース領域ＳＲを貫通して、チャネル領域ＣＨに達する溝が形成されており、この溝の底部にボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
続いて、底部にボディコンタクト領域ＢＣが形成された溝を埋め込み、かつ、複数のゲート電極ＧＥを覆う層間絶縁膜ＩＬ上にわたって、例えば、チタンタングステン膜からなるバリア導体膜とアルミニウム合金膜とからなるソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。
このとき、ボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、エピタキシャル層ＥＰＩ３をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないことを意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
また、セル領域ＣＲ内であって、周辺領域ＰＥＲとの境界領域近傍には、ゲート電極ＧＥと同層のポリシリコン膜からなるゲート引き出し部ＧＰＵが、エピタキシャル層ＥＰＩ３に形成されたチャネル領域ＣＨ上に、ゲート絶縁膜ＧＯＸを介して形成されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側壁を覆うように層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。そして、開口部内を含む層間絶縁膜ＩＬ上にゲート引き出し電極ＧＰＥが形成されている。ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
ソース電極ＳＥおよびゲート引き出し電極ＧＰＥを部分的に覆うように、例えば、酸化シリコン膜からなる表面保護膜ＰＡＳが形成されており、ソース電極ＳＥの一部領域およびゲート引き出し電極ＧＰＥの一部領域は、表面保護膜ＰＡＳから露出している。以上のようにして、セル領域ＣＲに複数のパワーＭＯＳＦＥＴが形成されている。
続いて、セル領域ＣＲの外側に形成されている周辺領域ＰＥＲの構造について説明する。図４に示すように、セル領域ＣＲと同様に周辺領域ＰＥＲにおいても、エピタキシャル層ＥＰＩ３内で互いに離間するように複数のｐ型カラム領域ＰＣＲが形成されている。さらに、エピタキシャル層ＥＰＩ３の表面には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されており、このチャネル領域ＣＨの内部に内包されるようにソース引き出し領域ＳＰＲが形成されている。また、エピタキシャル層ＥＰＩ３の表面には、セル領域ＣＲに形成されているゲート電極ＧＥと同層のポリシリコン膜からなる電極ＦＦＰが複数形成されている。
複数の電極ＦＦＰの上面および両側の側壁を覆うように、エピタキシャル層ＥＰＩ３上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。そして、この開口部を埋め込み、かつ、複数の電極ＦＦＰを覆う層間絶縁膜ＩＬ上にわたって、例えば、チタンタングステン膜からなるバリア導体膜とアルミニウム合金膜からなるソース引き出し電極ＳＰＥが形成されている。
次に、周辺領域ＰＥＲにおいても、ソース引き出し電極ＳＰＥを部分的に覆うように、例えば、酸化シリコン膜からなる表面保護膜ＰＡＳが形成されており、ソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。以上のようにして、周辺領域ＰＥＲに周辺構造が形成されている。
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
まず、図５に示すように、例えば、ｎ型不純物を導入した半導体基板（シリコン基板）１Ｓを用意し、エピタキシャル法を使用することにより、この半導体基板１Ｓ上に、ｎ型不純物を導入したエピタキシャル層（シリコン層）ＥＰＩ１を形成する。そして、エピタキシャル層ＥＰＩ上に、例えば、酸化シリコン膜からなるハードマスク膜を形成し、このハードマスク膜上にレジスト膜を形成する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。次に、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜をパターニングする。
続いて、図６に示すように、レジスト膜を除去した後、パターニングしたハードマスク膜をマスクにしたエッチングにより、エピタキシャル層ＥＰＩ１にトレンチＴＲ１を形成する。そして、ハードマスク膜を除去する。
次に、図７に示すように、トレンチＴＲ１の内部を含むエピタキシャル層ＥＰＩ１上に、例えば、ｐ型不純物を導入した半導体材料（シリコン）ＳＭ１を形成する。具体的には、エピタキシャル法を使用することにより、ｐ型不純物を導入した半導体材料ＳＭ１を形成する。これにより、トレンチＴＲ１の内部には、ｐ型不純物を導入した半導体材料ＳＭ１が埋め込まれることになる。その後、図８に示すように、例えば、化学的機械的研磨法（ＣＭＰ法：Chemical Mechanical Polishing）を使用することにより、エピタキシャル層ＥＰＩ１の表面に形成されている不要な半導体材料ＳＭ１を除去する。
続いて、図９に示すように、例えば、エピタキシャル成長法を使用することにより、半導体材料ＳＭ１を埋め込んだトレンチＴＲ１上を含むエピタキシャル層ＥＰＩ１上にｎ型不純物を導入したエピタキシャル層ＥＰＩ２を形成する。その後、エピタキシャル層ＥＰ２上に、例えば、酸化シリコン膜からなるハードマスク膜を形成し、このハードマスク膜上にレジスト膜を形成する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。次に、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜をパターニングする。
続いて、図１０に示すように、レジスト膜を除去した後、パターニングしたハードマスク膜をマスクにしたエッチングにより、エピタキシャル層ＥＰＩ２にトレンチＴＲ２を形成する。そして、ハードマスク膜を除去する。これにより、エピタキシャル層ＥＰＩ２に、トレンチＴＲ１と平面的に重なり、かつ、トレンチＴＲ１と繋がるトレンチＴＲ２を形成することができる。このとき、パターニング精度を考慮して、トレンチＴＲ２の底面の幅は、トレンチＴＲ１の上面の幅よりも大きくなるように形成される。この結果、図１０に示すように、トレンチＴＲ１とトレンチＴＲ２の境界領域に段差部ＤＬ１が形成されることになる。
次に、図１１に示すように、トレンチＴＲ２の内部を含むエピタキシャル層ＥＰＩ２上に、例えば、ｐ型不純物を導入した半導体材料ＳＭ２を形成する。具体的には、エピタキシャル法を使用することにより、ｐ型不純物を導入した半導体材料ＳＭ２を形成する。これにより、トレンチＴＲ２の内部には、ｐ型不純物を導入した半導体材料ＳＭ２が埋め込まれることになる。その後、図１２に示すように、例えば、ＣＭＰ法を使用することにより、エピタキシャル層ＥＰＩ２の表面に形成されている不要な半導体材料ＳＭ２を除去する。
続いて、図１３に示すように、例えば、エピタキシャル成長法を使用することにより、半導体材料ＳＭ２を埋め込んだトレンチＴＲ２上を含むエピタキシャル層ＥＰＩ２上にｎ型不純物を導入したエピタキシャル層ＥＰＩ３を形成する。その後、エピタキシャル層ＥＰＩ３上に、例えば、酸化シリコン膜からなるハードマスク膜を形成し、このハードマスク膜上にレジスト膜を形成する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。次に、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜をパターニングする。
続いて、図１４に示すように、レジスト膜を除去した後、パターニングしたハードマスク膜をマスクにしたエッチングにより、エピタキシャル層ＥＰＩ３にトレンチＴＲ３を形成する。そして、ハードマスク膜を除去する。これにより、エピタキシャル層ＥＰＩ３に、トレンチＴＲ２と平面的に重なり、かつ、トレンチＴＲ２と繋がるトレンチＴＲ３を形成することができる。このとき、パターニング精度を考慮して、トレンチＴＲ３の底面の幅は、トレンチＴＲ２の上面の幅よりも大きくなるように形成される。この結果、図１４に示すように、トレンチＴＲ２とトレンチＴＲ３の境界領域に段差部ＤＬ２が形成されることになる。
次に、図１５に示すように、トレンチＴＲ３の内部を含むエピタキシャル層ＥＰＩ３上に、例えば、ｐ型不純物を導入した半導体材料ＳＭ３を形成する。具体的には、エピタキシャル法を使用することにより、ｐ型不純物を導入した半導体材料ＳＭ３を形成する。これにより、トレンチＴＲ３の内部には、ｐ型不純物を導入した半導体材料ＳＭ３が埋め込まれることになる。その後、図１６に示すように、例えば、ＣＭＰ法を使用することにより、エピタキシャル層ＥＰＩ３の表面に形成されている不要な半導体材料ＳＭ３を除去する。以上のようにして、本実施の形態１におけるスーパージャンクション構造を形成することができる。具体的には、図１６に示すように、積層形成されたエピタキシャル層ＥＰＩ１〜ＥＰＩ３にわたって、ｐ型カラム領域ＰＣＲを形成することができる。このｐ型カラム領域ＰＣＲは、半導体材料ＳＭ１を埋め込んだトレンチＴＲ１と、半導体材料ＳＭ２を埋め込んだトレンチＴＲ２と、半導体材料ＳＭ３を埋め込んだトレンチＴＲ３との組み合わせから形成されることになる。
次に、本実施の形態１におけるスーパージャンクション構造上に形成される素子部の製造工程について説明する。
まず、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲと周辺領域ＰＥＲにチャネル領域ＣＨを形成する。このチャネル領域ＣＨは、例えば、エピタキシャル層ＥＰＩ３内にボロン（Ｂ）などのｐ型不純物を導入することにより形成されたｐ型半導体領域である。
次に、エピタキシャル層ＥＰＩ３の表面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法により形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、例えば、酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。一方、ゲート絶縁膜ＧＯＸ上に形成される導体膜ＰＦ１は、例えば、ポリシリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
その後、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＰＦ１をパターニングする。これにより、セル領域ＣＲにおいては、複数のゲート電極ＧＥおよびゲート引き出し部ＧＰＵが形成され、周辺領域ＰＥＲにおいては、複数の電極（ダミー電極）ＦＦＰが形成される。セル領域ＣＲにおいて、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。
続いて、図１９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域ＣＲにおいては、ゲート電極ＧＥに整合する複数のソース領域ＳＲを形成し、周辺領域ＰＥＲにおいては、ソース引き出し領域ＳＰＲを形成する。ソース領域ＳＲおよびソース引き出し領域ＳＰＲは、例えば、エピタキシャル層ＥＰＩ３内にリンや砒素などのｎ型不純物を導入することにより形成されたｎ型半導体領域である。セル領域ＣＲに形成されている複数のソース領域ＳＲは、周辺領域ＰＥＲに形成されているソース引き出し領域ＳＰＲと電気的に接続されている。
次に、ゲート電極ＧＥとゲート引き出し部ＧＰＵと電極ＦＦＰとを覆うようにエピタキシャル層ＥＰＩ３上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、セル領域ＣＲの隣り合うゲート電極ＧＥ間において、層間絶縁膜ＩＬとソース領域ＳＲを貫通して、底部がチャネル領域ＣＨに達する溝を形成するとともに、ゲート引き出し部ＧＰＵの一部を露出する開口部を形成する。一方、周辺領域ＰＥＲにおいては、層間絶縁膜ＩＬに開口部を形成することにより、ソース引き出し領域ＳＰＲを露出する。その後、セル領域ＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、層間絶縁膜ＩＬとソース領域ＳＲを貫通して、底部がチャネル領域ＣＨに達する溝の底部にボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物をエピタキシャル層ＥＰＩ３内に導入することにより形成されたｐ型半導体領域であり、ボディコンタクト領域ＢＣの不純物濃度がチャネル領域ＣＨの不純物濃度よりも高くなるように形成される。
続いて、図２０に示すように、底部にボディコンタクト領域ＢＣを形成した溝と、ゲート引き出し部ＧＰＵを露出する開口部と、ソース引き出し領域ＳＰＲを露出する開口部と、を含む層間絶縁膜ＩＬ上に金属膜を形成する。この金属膜は、例えば、チタンタングステン膜とアルミニウム合金膜との積層膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上述した金属膜をパターニングする。これにより、セル領域ＣＲにおいては、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続するソース電極ＳＥが形成されるとともに、ゲート引き出し部ＧＰＵと電気的に接続されるゲート引き出し電極ＧＰＥが形成される。一方、周辺領域ＰＥＲにおいては、ソース引き出し領域ＳＰＲと電気的に接続されるソース引き出し電極ＳＰＥが形成される。
その後、図４に示すように、ソース電極ＳＥとゲート引き出し電極ＧＰＥとソース引き出し電極ＳＰＥと覆うように表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳをパターニングして、ソース電極ＳＥの一部領域とゲート引き出し電極ＧＰＥの一部領域とソース引き出し電極ＳＰＥの一部領域とを表面保護膜ＰＡＳから露出させる。これにより、表面保護膜から露出した領域を外部接続領域として機能させることができる。以上のようにして、本実施の形態１における半導体装置を製造することができる。
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、「トレンチフィル法」を採用しながら、エピタキシャル層ＥＰＩを複数層に分けて形成し、それぞれの複数層を形成した段階で、それぞれの複数層にトレンチを形成する点にある。この本実施の形態１に特有の方法を「マルチトレンチフィル法」と呼ぶことにする。具体的に、本実施の形態１における「マルチトレンチフィル法」では、図５〜図１６に示すように、エピタキシャル層ＥＰＩ１を形成した段階で、このエピタキシャル層ＥＰＩ１にトレンチＴＲ１を形成する。その後、エピタキシャル層ＥＰＩ２を形成した段階で、このエピタキシャル層ＥＰＩ２にトレンチＴＲ２を形成し、エピタキシャル層ＥＰＩ３を形成した段階で、このエピタキシャル層ＥＰＩ３にトレンチＴＲ３を形成している。
特に、トレンチＴＲ２は、トレンチＴＲ１上に形成され、かつ、トレンチＴＲ１と連通するように形成される。同様に、トレンチＴＲ３は、トレンチＴＲ２上に形成され、かつ、トレンチＴＲ２と連通するように形成される。
ここで、例えば、トレンチＴＲ１〜ＴＲ３のそれぞれのアスペクト比は、単一のエピタキシャル層にトレンチを形成する場合に許容されるアスペクト比に設定されることになるが、トレンチＴＲ１〜ＴＲ３を組み合わせたトレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）全体のアスペクト比は、単一のエピタキシャル層にトレンチを形成する場合に許容されるアスペクト比よりも高くすることができる。すなわち、トレンチＴＲ１〜ＴＲ３を組み合わせたトレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）全体のアスペクト比は、単一のエピタキシャル層に形成されるトレンチに許容されるアスペクト比を超えることが可能になる。つまり、本実施の形態１における「マルチトレンチフィル法」によれば、製造限界を超えたアスペクト比を有するトレンチを形成できる点で優れているということができる。このことから、本実施の形態１における「マルチトレンチフィル法」によれば、「トレンチフィル法」に比べて、トレンチの深さをさらに深くすることができることになり、これによって、スーパージャンクション構造のさらなる耐圧向上を図ることができることになる。
続いて、本実施の形態１における第２特徴点は、例えば、図１０に示すように、エピタキシャル層ＥＰＩ１に形成されたトレンチＴＲ１の上面の幅よりも、エピタキシャル層ＥＰＩ２に形成されたトレンチＴＲ２の底面の幅が大きくなっている点にある。言い換えれば、本実施の形態１における第２特徴点は、平面視において、エピタキシャル層ＥＰＩ１に形成されたトレンチＴＲ１の上面が、エピタキシャル層ＥＰＩ２に形成されたトレンチＴＲ２の底面に内包されている点にあるということもできる。
同様に、本実施の形態１における第２特徴点は、例えば、図１４に示すように、エピタキシャル層ＥＰＩ２に形成されたトレンチＴＲ２の上面の幅よりも、エピタキシャル層ＥＰＩ３に形成されたトレンチＴＲ３の底面の幅が大きくなっている点にある。言い換えれば、本実施の形態１における第２特徴点は、平面視において、エピタキシャル層ＥＰＩ２に形成されたトレンチＴＲ２の上面が、エピタキシャル層ＥＰＩ３に形成されたトレンチＴＲ３の底面に内包されている点にあるということもできる。
これにより、本実施の形態１によれば、トレンチＴＲ１とトレンチＴＲ２との合わせずれおよびトレンチＴＲ２とトレンチＴＲ３との合わせずれを抑制することができる。つまり、本実施の形態１において、トレンチＴＲ１とトレンチＴＲ２とトレンチＴＲ３とは、別々のフォトリソグラフィ工程で形成されるため、パターニングの位置ずれが懸念される。この点に関し、本実施の形態１では、トレンチＴＲ１の上面の幅よりもトレンチＴＲ２の底面の幅が大きくなっており、かつ、トレンチＴＲ２の上面の幅よりもトレンチＴＲ３の底面の幅が大きくなっているという第２特徴点を有しているため、トレンチＴＲ１とトレンチＴＲ２との位置ずれに対するマージンを確保することができるのである。この結果、本実施の形態１によれば、トレンチＴＲ１とトレンチＴＲ２とトレンチＴＲ３との接続信頼性を向上することができる。このような本実施の形態１における第２特徴点を有しているため、下層に形成されるトレンチＴＲ１のアスペクト比は、上層に形成されるトレンチＴＲ２のアスペクト比よりも大きくなる。言い換えれば、上層に形成されるトレンチＴＲ２のアスペクト比は、下層に形成されるトレンチＴＲ１のアスペクト比よりも小さくなる。なぜなら、トレンチＴＲ１の深さとトレンチＴＲ２の深さとが同一である一方、第２特徴点によって、下層に形成されているトレンチＴＲ１の底面の幅よりも、上層に形成されているトレンチＴＲ２の底面の幅が大きくなるからである。
同様に、下層に形成されるトレンチＴＲ２のアスペクト比は、上層に形成されるトレンチＴＲ３のアスペクト比よりも大きくなる。言い換えれば、上層に形成されるトレンチＴＲ３のアスペクト比は、下層に形成されるトレンチＴＲ２のアスペクト比よりも小さくなる。なぜなら、トレンチＴＲ２の深さとトレンチＴＲ３の深さとが同一である一方、第２特徴点によって、下層に形成されているトレンチＴＲ２の底面の幅よりも、上層に形成されているトレンチＴＲ３の底面の幅が大きくなるからである。
このような本実施の形態１における第２特徴点に起因して、本実施の形態１におけるスーパージャンクション構造には、例えば、図３に示すように、トレンチＴＲ１とトレンチＴＲ２との境界位置（第１位置）に段差部ＤＬ１が形成され、トレンチＴＲ２とトレンチＴＲ３との境界位置（第１位置よりも浅い第２位置）に段差部ＤＬ２が形成されることになる。すなわち、図３に示すように、本実施の形態１におけるスーパージャンクション構造において、複数のｐ型カラム領域ＰＣＲのそれぞれは、エピタキシャル層ＥＰＩ１〜ＥＰＩ３に形成されたトレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）と、このトレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）に埋め込まれたｐ型の半導体材料とから形成されている。そして、トレンチ（ＴＲ１＋ＴＲ２＋ＴＲ３）の内壁に段差部ＤＬ１および段差部ＤＬ２が形成されていることになる。
このとき、段差部ＤＬ１の深さ位置よりも浅い位置でのトレンチＴＲ２の幅は、段差部ＤＬ１の深さ位置でのトレンチＴＲ２の幅よりも大きく、段差部ＤＬ１の深さ位置よりも深い位置でのトレンチＴＲ１の幅は、段差部ＤＬ１の深さ位置でのトレンチＴＲ１の幅よりも小さくなっている。同様に、段差部ＤＬ２の深さ位置よりも浅い位置でのトレンチＴＲ３の幅は、段差部ＤＬ２の深さ位置でのトレンチＴＲ３の幅よりも大きく、段差部ＤＬ２の深さ位置よりも深い位置でのトレンチＴＲ２の幅は、段差部ＤＬ２の深さ位置でのトレンチＴＲ２の幅よりも小さくなっている。
このように構成されている本実施の形態１におけるｐ型カラム領域ＰＣＲでは、ｐ型カラム領域ＰＣＲの深さ方向に不均一な高電界が発生しにくい利点を有するとともに、高電界点を素子部から離れたｐ型カラム領域ＰＣＲの下部領域に発生させやすいという利点を有している。
＜変形例＞
図２１は、本変形例におけるスーパージャンクション構造を示す断面図である。本変形例では、エピタキシャル層ＥＰＩ１に形成されているトレンチＴＲ１の形状と、エピタキシャル層ＥＰＩ２に形成されているトレンチＴＲ２の形状と、エピタキシャル層ＥＰＩ３に形成されているトレンチＴＲ３の形状とが等しくなっている。さらに言えば、トレンチＴＲ１のアスペクト比とトレンチＴＲ２のアスペクト比とトレンチＴＲ３のアスペクト比とが等しくなっている。
このとき、本変形例においては、例えば、図２１に示すように、トレンチＴＲ１の上面の幅よりも、トレンチＴＲ２の底面の幅が小さくなっており、かつ、トレンチＴＲ２の上面の幅よりも、トレンチＴＲ３の底面の幅が小さくなっている。これにより、本変形例におけるスーパージャンクション構造でも、図２１に示すように、トレンチＴＲ１とトレンチＴＲ２との境界位置（第１位置）に段差部ＤＬ１が形成され、トレンチＴＲ２とトレンチＴＲ３との境界位置（第１位置よりも浅い第２位置）に段差部ＤＬ２が形成されることになる。
本変形例によれば、トレンチＴＲ１の形状とトレンチＴＲ２の形状とトレンチＴＲ３の形状とが等しくなっていることから、トレンチＴＲ１〜ＴＲ３のそれぞれの寸法や加工条件を変更する必要がない利点を有するとともに、パターンアライメント精度も同じでよい利点も得ることができる。
（実施の形態２）
図２２は、本実施の形態２におけるスーパージャンクション構造を示す断面図である。図２２に示す本実施の形態２におけるスーパージャンクション構造では、トレンチＴＲ１において、図２に示す一般的なスーパージャンクション構造と同等のアスペクト比を保持しながら、トレンチＴＲ１〜ＴＲ３のそれぞれの寸法および深さを１／３に縮小している。この場合、トレンチＴＲ１の底面の幅は、図２に示す一般的なスーパージャンクション構造のトレンチＴＲの幅よりも狭くなる。このため、図２２に示す本実施の形態２におけるスーパージャンクション構造では、図２に示す一般的なスーパージャンクション構造に比べて、ｐ型カラム領域ＰＣＲのシュリンクが可能となる。この結果、本実施の形態２におけるスーパージャンクション構造によれば、オン抵抗を低減することができる。
この点に関し、「マルチエピタキシャル法」では、ｐ型カラム領域ＰＣＲをイオン注入法で形成している。このため、不純物拡散効果を考慮すると、互いに隣り合うｐ型カラム領域ＰＣＲの間隔を充分に狭くすることはできないことになる。一方、本実施の形態２における「マルチトレンチフィル法」では、ｐ型カラム領域ＰＣＲは、エピタキシャル層（ＥＰＩ１〜ＥＰＩ３）に形成されたトレンチ（ＴＲ１〜ＴＲ３）への埋め込みエピタキシャル法で形成される。このため、「マルチトレンチフィル法」では、トレンチＴＲ１〜ＴＲ３の形成精度によって、ｐ型カラム領域ＰＣＲの形成精度が決定されることになる。そして、トレンチＴＲ１〜ＴＲ３は、フォトリソグラフィ技術によって形成される。このとき、フォトリソグラフィ技術の精度は、イオン注入法の精度よりも高いため、「マルチトレンチフィル法」では、「マルチエピタキシャル法」よりも高い精度で、ｐ型カラム領域ＰＣＲを形成できることになる。このことは、「マルチトレンチフィル法」では、「マルチエピタキシャル法」に比べて、互いに隣り合うｐ型カラム領域ＰＣＲの間隔をより狭くすることができることを意味する。この結果、「マルチトレンチフィル法」によれば、「マルチエピタキシャル法」よりもオン抵抗の小さなパワーＭＯＩＳＦＥＴを製造できる利点が得られるのである。すなわち、本実施の形態２における「マルチトレンチフィル法」によれば、トレンチＴＲ１〜ＴＲ３のそれぞれの寸法および深さを縮小して形成する点と、高精度なフォトリソグラフィ技術を使用してトレンチＴＲ１〜ＴＲ３を形成することができる点との相乗効果によって、ｐ型カラム領域ＰＣＲのシュリンクが可能となるのである。この結果、本実施の形態２における「マルチトレンチフィル法」で形成されたスーパージャンクション構造によれば、さらなるオン抵抗の低減を実現することができる。
（実施の形態３）
図２３は、本実施の形態３におけるスーパージャンクション構造を示す断面図である。図２３において、本実施の形態３における特徴点は、例えば、周辺領域ＰＥＲには、底面の位置が異なるｐ型カラム領域（ＰＣＲ１、ＰＣＲ２、ＰＣＲ３）が含まれている点にある。具体的には、周辺領域ＰＥＲには、底面の位置が第１位置（トレンチＴＲ１の底面位置）にあるｐ型カラム領域ＰＣＲ１と、底面の位置が第１位置よりも浅い第２位置（トレンチＴＲ２の底面位置）にあるｐ型カラム領域ＰＣＲ２と、底面の位置が第２位置よりも浅い第３位置（トレンチＴＲ３の底面位置）にあるｐ型カラム領域ＰＣＲ３とが含まれている。そして、ｐ型カラム領域ＰＣＲ２は、ｐ型カラム領域ＰＣＲ１よりも、セル領域ＣＲから離れた位置に配置され、かつ、ｐ型カラム領域ＰＣＲ３は、ｐ型カラム領域ＰＣＲ２よりも、セル領域ＣＲから離れた位置に配置されている。
これにより、本実施の形態３におけるスーパージャンクション構造によれば、周辺領域ＰＥＲにおいて、局所的に電界強度の高い領域での電界強度を緩和することができる。具体的に、図２４（ａ）は、周辺領域ＰＥＲに形成されている複数のｐ型カラム領域ＰＣＲのそれぞれの底面の位置が、すべて、セル領域ＣＲに形成されている複数のｐ型カラム領域ＰＣＲのそれぞれの底面の位置と同一となっているスーパージャンクション構造を示す模式図である。この図２４（ａ）においては、周辺領域ＰＥＲには電界強度が高い高電界領域ＥＦ１が存在することがわかる。これは、周辺領域ＰＥＲに形成されている複数のｐ型カラム領域ＰＣＲが均一に配置されていることに起因すると考えられている。
そこで、本実施の形態３では、周辺領域ＰＥＲに形成されている複数のｐ型カラム領域ＰＣＲの配置に工夫を施している。具体的に、図２４（ｂ）は、本実施の形態３におけるスーパージャンクション構造を示す模式図である。図２４（ｂ）において、本実施の形態３におけるスーパージャンクション構造では、周辺領域ＰＥＲには、底面の位置が異なるｐ型カラム領域（ＰＣＲ１、ＰＣＲ２、ＰＣＲ３）が含まれているという特徴点が示されている。具体的に、図２４（ｂ）において、ｐ型カラム領域ＰＣＲ２は、底面の位置が深いｐ型カラム領域ＰＣＲ１よりも、セル領域ＣＲから離れた位置に配置され、かつ、ｐ型カラム領域ＰＣＲ３は、底面の位置が深いｐ型カラム領域ＰＣＲ２よりも、セル領域ＣＲから離れた位置に配置されている。この図２４（ｂ）においては、図２４（ａ）に示す高電界領域ＥＦ１よりも電界強度が小さい電界領域ＥＦ２が形成されているに留まり、電界強度が緩和されていることがわかる。以上のことから、本実施の形態３におけるスーパージャンクション構造によれば、周辺領域ＰＥＲの耐圧を向上することができる。
例えば、「トレンチフィル法」では、セル領域と周辺領域でトレンチの形状を変更することができないことから、セル領域での耐圧を最適化する観点からトレンチが形成される。しかしながら、この場合、図２４（ａ）に示すように、必ずしも、周辺領域では耐圧の最適化が図られないことになる。すなわち、セル領域と周辺領域では、耐圧の最適化条件が異なるのである。このように、「トレンチフィル法」は、セル領域と周辺領域のそれぞれにおいて耐圧の最適化を図ることが難しく、耐圧の設計自由度が低い。
この点に関し、本実施の形態３における「マルチトレンチフィル法」では、エピタキシャル層を複数層に分けて形成し、それぞれの複数層を形成した段階で、それぞれの複数層にトレンチを形成している。このため、例えば、「マルチトレンチフィル法」では、セル領域の耐圧の最適化を図る観点から、まず、複数層のすべてにトレンチを形成し、周辺領域においては、複数層のうちの一部の層にだけトレンチを形成するということが可能となる。この結果、本実施の形態３における「マルチトレンチフィル法」によれば、図２３に示すようなスーパージャンクション構造を製造することができる。これにより、本実施の形態３における「マルチトレンチフィル法」によれば、セル領域と周辺領域で、ｐ型カラム領域の構造を変更することが可能となり、これによって、セル領域と周辺領域のそれぞれにおいて、耐圧の最適化を図りやすくなる。つまり、本実施の形態３によれば、セル領域と周辺領域のそれぞれの耐圧の設計自由度を向上できる利点を得ることができる。
本実施の形態３における「マルチトレンチフィル法」を要約すると以下のようになる。すなわち、本実施の形態３における「マルチトレンチフィル法」は、セル領域とセル領域の外側領域である周辺領域とが形成された半導体基板を用意する工程と、半導体基板の主面上に第１エピタキシャル層を形成する工程、セル領域の第１エピタキシャル層に第１トレンチを形成する工程を有する。そして、本実施の形態３における「マルチトレンチフィル法」は、第１トレンチに半導体材料を埋め込む工程と、セル領域および周辺領域の第１エピタキシャル層上に第２エピタキシャル層を形成する工程とを備える。そして、本実施の形態３における「マルチトレンチフィル法」は、セル領域の第２エピタキシャル層に、第１トレンチと平面的に重なり、かつ、第１トレンチと繋がる第２トレンチを形成し、かつ、周辺領域の第２エピタキシャル層に第３トレンチを形成する工程を備える。さらに、本実施の形態３における「マルチトレンチフィル法」は、セル領域の第２トレンチに半導体材料を埋め込み、かつ、周辺領域の第３トレンチに半導体材料を埋め込む工程と、セル領域の第２エピタキシャル層上に素子部を形成する工程とを備える。
これにより、本実施の形態３における「マルチトレンチフィル法」によれば、セル領域と周辺領域でｐ型カラム領域の構造を変えることができ、これによって、セル領域と周辺領域のそれぞれの耐圧の設計自由度を向上することができる。
（実施の形態４）
図２５は、本実施の形態４におけるスーパージャンクション構造を示す断面図である。図２５において、本実施の形態４における特徴点は、エピタキアシャル層ＥＰＩ１とエピタキシャル層ＥＰＩ２とエピタキシャル層ＥＰＩ３のそれぞれの不純物濃度が異なる点にある。具体的には、例えば、図２５において、本実施の形態４におけるスーパージャンクション構造は、段差部ＤＬ１の深さ位置よりも下層のエピタキシャル層ＥＰＩ１と、段差部ＤＬ１の深さ位置よりも上層で、かつ、段差部ＤＬ２の深さ位置よりも下層のエピタキシャル層ＥＰＩ２と、段差部ＤＬ２の深さ位置よりも上層のエピタキシャル層ＥＰＩ３とを有する。そして、エピタキシャル層ＥＰＩ１の不純物濃度とエピタキシャル層ＥＰＩ２の不純物濃度とエピタキシャル層ＥＰＩ３の不純物濃度とは、互いに異なっている。
これにより、スーパージャンクション構造の耐圧の設計自由度を向上することができる。例えば、図２６は、エピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれの不純物濃度が異なる場合の電界強度分布を示す模式的なシミュレーション結果である。図２６（ａ）は、エピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれの不純物濃度が２．２５×１０１５／ｃｍ３である場合のシミュレーション結果である。また、図２６（ｂ）は、エピタキシャル層ＥＰＩ１とエピタキシャル層ＥＰＩ３の不純物濃度が２．２５×１０１５／ｃｍ３であり、かつ、エピタキシャル層ＥＰＩ２の不純物濃度が２．５５×１０１５／ｃｍ３である場合のシミュレーション結果である。さらに、図２６（ｃ）は、エピタキシャル層ＥＰＩ１とエピタキシャル層ＥＰＩ３の不純物濃度が２．２５×１０１５／ｃｍ３であり、かつ、エピタキシャル層ＥＰＩ２の不純物濃度が２．８５×１０１５／ｃｍ３である場合のシミュレーション結果である。図２６（ａ）〜（ｃ）に示すように、エピタキシャル層ＥＰＩ２の不純物濃度を変えることにより、高電界領域ＨＥＦ１の位置および電界強度分布が変化していることがわかる。このことは、エピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれの不純物濃度を変化させると、電界強度分布が変化し、これによって、耐圧が変化することを意味する。したがって、本実施の形態４によれば、エピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれの不純物濃度を変化させることにより、耐圧を変化させることができることになる。このことは、セル領域の耐圧の設計自由度が向上することを意味する。すなわち、本実施の形態４によれば、図２５において、セル領域の耐圧の設計自由度として、ｐ型カラム領域ＰＣＲの形状による耐圧設計の他に、エピタキシャル層ＥＰＩ〜ＥＰＩ３の不純物濃度による耐圧設計を実施することができるため、本実施の形態４におけるスーパージャンクション構造の設計自由度を向上することができる。
なお、本実施の形態４では、エピタキシャル層ＥＰＩ１〜ＥＰＩ３の不純物濃度を変化させる構成例について示したが、さらに、エピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれに形成されるトレンチに埋め込む半導体材料の不純物濃度を変化させることもできる。例えば、６００Ｖ定格製品を例に挙げると、トレンチ深さが約５０μｍの場合、エピタキシャル層ＥＰＩ１〜ＥＰＩ３の不純物濃度は、２．０×１０１５（１／ｃｍ３）〜６．０×１０１５（１／ｃｍ３）の範囲で設定することが望ましい。一方、トレンチに埋め込む半導体材料（ｐ型半導体材料）の不純物濃度は、４．０×１０１５（１／ｃｍ３）〜１．０×１０１６（１／ｃｍ３）の範囲で設定することが望ましい。
また、例えば、９００Ｖ定格製品を例に挙げると、トレンチ深さが約９０μｍの場合、エピタキシャル層ＥＰＩ１〜ＥＰＩ３の不純物濃度は、５．０×１０１４（１／ｃｍ３）〜３．０×１０１５（１／ｃｍ３）の範囲で設定することが望ましい。一方、トレンチに埋め込む半導体材料（ｐ型半導体材料）の不純物濃度は、１．０×１０１５（１／ｃｍ３）〜５．０×１０１６（１／ｃｍ３）の範囲で設定することが望ましい。
＜変形例＞
図２７は、本変形例におけるスーパージャンクション構造を示す断面図である。図２７において、本変形例におけるスーパージャンクション構造は、実施の形態３における特徴点と実施の形態４における特徴点との組み合わせである。つまり、本変形例では、エピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれの不純物濃度を変化させるとともに、周辺領域ＰＥＲにおいて、底面の位置が異なるｐ型カラム領域（ＰＣＲ１、ＰＣＲ２、ＰＣＲ３）が含まれている。これにより、さらなる耐圧の設計自由度を向上することができる。例えば、図２７において、セル領域ＣＲでは、ｐ型カラム領域ＰＣＲの形成パターンとエピタキシャル層ＥＰＩ１〜ＥＰＩ３のそれぞれの不純物望度を変化させることにより、セル領域ＣＲでの耐圧の最適化を図ることができる。そして、さらに、周辺領域ＰＥＲでは、底面の位置が異なるｐ型カラム領域（ＰＣＲ１、ＰＣＲ２、ＰＣＲ３）の形成パターンを設計することにより、周辺領域ＰＥＲでの最適化を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、「マルチトレンチフィル法」の例として、３層のエピタキシャル層ＥＰＩ１〜ＥＰＩ３を積層して形成する例について説明したが、前記実施の形態における技術的思想は、これに限らず、２層のエピタキシャル層を積層する場合や、４層以上のエピタキシャル層を積層する場合に適用することもできる。
１Ｓ 半導体基板
ＣＨＰ１ 半導体チップ
ＥＰＩ１ エピタキシャル層
ＥＰＩ２ エピタキシャル層
ＥＰＩ３ エピタキシャル層
ＮＣＲ ｎ型カラム領域
ＰＣＲ ｐ型カラム領域
ＴＲ１ トレンチ
ＴＲ２ トレンチ
ＴＲ３ トレンチ

Claims (15)

  1. 半導体チップを備え、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に形成された第１導電型のエピタキシャル層と、
    前記エピタキシャル層内に互いに離間して形成された前記第１導電型とは逆導電型である第２導電型の複数の第２導電型カラム領域と、
    互いに隣り合う第２導電型カラム領域で挟まれた前記エピタキシャル層の部分領域である複数の第１導電型カラム領域と、
    前記エピタキシャル層の表面に形成された素子部と、
    を有する、半導体装置であって、
    前記複数の第２導電型カラム領域のそれぞれは、
    前記エピタキシャル層に形成されたトレンチと、
    前記トレンチに埋め込まれた第２導電型の半導体材料と、
    から形成され、
    前記トレンチの内壁に段差部が形成されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記段差部は、複数存在する、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記トレンチは、第１トレンチと、前記第１トレンチ上に形成され、かつ、前記第１トレンチと連通する第２トレンチとを含み、
    前記第１トレンチと前記第２トレンチの境界領域に前記段差部が形成されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１トレンチのアスペクト比は、前記第２トレンチのアスペクト比よりも大きい、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記第１トレンチのアスペクト比と前記第２トレンチのアスペクト比とは、等しい、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記エピタキシャル層は、
    前記段差部の深さ位置よりも下層の下段エピタキシャル層と、
    前記段差部の深さ位置よりも上層の上段エピタキシャル層と、
    から構成され、
    前記下段エピタキシャル層の不純物濃度と前記上段エピタキシャル層の不純物濃度とは、互いに異なる、半導体装置。
  7. 請求項２に記載の半導体装置において、
    複数の前記段差部は、
    第１深さ位置の第１段差部と、
    前記第１深さ位置よりも浅い位置の第２段差部と、
    から構成される、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記エピタキシャル層は、
    前記第１段差部の深さ位置よりも下層の下段エピタキシャル層と、
    前記第１段差部の深さ位置よりも上層で、かつ、前記第２段差部の深さ位置よりも下層の中段エピタキシャル層と、
    前記第２段差部の深さ位置よりも上層の上段エピタキシャル層と、
    を有し、
    前記下段エピタキシャル層の不純物濃度と前記中段エピタキシャル層の不純物濃度と前記上段エピタキシャル層の不純物濃度とは、互いに異なる、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記半導体チップには、
    セル領域と、
    前記セル領域の外側領域である周辺領域と、
    が形成され、
    前記周辺領域に形成されている複数の第２導電型カラム領域には、底面の位置が異なる第２導電型カラム領域が含まれている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記周辺領域に形成されている複数の第２導電型カラム領域には、
    底面の位置が第１位置にある第２導電型カラム領域と、
    底面の位置が前記第１位置よりも浅い第２位置にある第２導電型カラム領域と、
    が含まれ、
    底面の位置が前記第１位置よりも浅い前記第２位置にある第２導電型カラム領域は、底面の位置が前記第１位置にある第２導電型カラム領域よりも、前記セル領域から離れた位置に配置されている、半導体装置。
  11. （ａ）半導体基板上に第１導電型の第１エピタキシャル層を形成する工程、
    （ｂ）前記第１エピタキシャル層に第１トレンチを形成する工程、
    （ｃ）前記第１トレンチに前記第１導電型とは逆導電型である第２導電型の半導体材料を埋め込む工程、
    （ｄ）前記（ｃ）工程後、前記半導体材料を埋め込んだ前記第１トレンチ上を含む前記第１エピタキシャル層上に前記第１導電型の第２エピタキシャル層を形成する工程、
    （ｅ）前記第２エピタキシャル層に、前記第１トレンチと平面的に重なり、かつ、前記第１トレンチと繋がる第２トレンチを形成する工程、
    （ｆ）前記第２トレンチに前記第２導電型の半導体材料を埋め込む工程、
    （ｇ）前記（ｆ）工程後、前記第２エピタキシャル層上に素子部を形成する工程、
    を備える、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記第１トレンチのアスペクト比は、前記第２トレンチのアスペクト比よりも大きい、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記第１トレンチのアスペクト比と前記第２トレンチのアスペクト比とは、等しい、半導体装置の製造方法。
  14. 請求項１１に記載の半導体装置の製造方法において、
    前記第１エピタキシャル層の不純物濃度と前記第２エピタキシャル層の不純物濃度とは、互いに異なる、半導体装置の製造方法。
  15. （ａ）セル領域と前記セル領域の外側領域である周辺領域とが形成された半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面上に第１導電型の第１エピタキシャル層を形成する工程、
    （ｃ）前記セル領域の前記第１エピタキシャル層に第１トレンチを形成する工程、
    （ｄ）前記第１トレンチに前記第１導電型とは逆導電型である第２導電型の半導体材料を埋め込む工程、
    （ｅ）前記（ｄ）工程後、前記セル領域および前記周辺領域の前記第１エピタキシャル層上に前記第１導電型の第２エピタキシャル層を形成する工程、
    （ｆ）前記セル領域の前記第２エピタキシャル層に、前記第１トレンチと平面的に重なり、かつ、前記第１トレンチと繋がる第２トレンチを形成し、かつ、前記周辺領域の前記第２エピタキシャル層に第３トレンチを形成する工程、
    （ｇ）前記セル領域の前記第２トレンチに前記第２導電型の半導体材料を埋め込み、かつ、前記周辺領域の前記第３トレンチに前記第２導電型の半導体材料を埋め込む工程、
    （ｈ）前記（ｇ）工程後、前記セル領域の前記第２エピタキシャル層上に素子部を形成する工程、
    を備える、半導体装置の製造方法。
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