CN116072601B - 半导体器件、堆叠式复合沟槽结构的制作方法 - Google Patents

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Abstract

本发明涉及一种半导体器件、堆叠式复合沟槽结构的制作方法。上述堆叠式复合沟槽结构的制作方法将堆叠式复合沟槽结构按照多级沟槽结构逐级进行制作，在第一级沟槽结构制作时，先在基底上制作沟槽，在沟槽中填充形成半导体层，随后各级沟槽结构制作时，先在前一级的沟槽结构的基础上生外延层，再在外延层上制作露出前一级的半导体层的沟槽，并且，前后两级中沟槽的宽度不同，然后在沟槽中填充形成半导体层，如此逐级形成堆叠的宽度变化的半导体层。上述制作方法能够通过常规工艺的组合制作得到堆叠式复合沟槽结构，工艺流程简单，材料选择范围更广。

Description

半导体器件、堆叠式复合沟槽结构的制作方法
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种半导体器件、堆叠式复合沟槽结构的制作方法。
背景技术
随着技术发展，纵向工艺技术在半导体制造中越来越受到关注。如图1所示，目前，平面MOSFET（金属氧化物半导体场效应管）的工艺技术已经较为成熟，在14nm以下工艺中，鱼鳍MOSFET（FinFET）的工艺技术被广泛应用，GAAFET（Gate-All-Around FET，全环绕栅极晶体管）也得到了深入研究。从平面MOSFET到FinFET、GAAFET，是工艺技术从平面到纵向的一个发展过程。
沟槽技术在半导体制造工艺中被广泛使用，例如浅沟槽隔离（STI）、深沟槽隔离（DTI）、沟槽MOS管的制造等均采用了沟槽技术。图2示出了一种堆叠式复合沟槽结构，其包括多级沟槽结构。该结构的工艺实现有利于纵向结构器件如GAAFET等的制造。
传统的沟槽蚀刻工艺，无论是浅沟槽还是深沟槽，皆是沟槽顶部宽度与底部宽度相近，或底部宽度稍微大于顶部宽度，难以实现图2中堆叠式复合沟槽的结构。
发明内容
基于此，有必要提供一种能够实现上述堆叠式复合沟槽结构的制作方法，以及提供具有该堆叠式复合沟槽结构的半导体器件。
本发明的一个目的是提供一种半导体器件中堆叠式复合沟槽结构的制作方法，方案如下：
一种半导体器件中堆叠式复合沟槽结构的制作方法，其特征在于，所述堆叠式复合沟槽结构包括多级沟槽结构，所述制作方法是逐级进行沟槽结构的制作；
第一级沟槽结构的制作步骤包括：
获取基底；
在所述基底上制作第一级的沟槽；
在第一级的沟槽中填充形成第一级的半导体层；
第n级沟槽结构的制作步骤包括：
在第n-1级沟槽结构的基础上生长第n级的外延层；
在第n级的外延层上制作第n级的沟槽，第n级的沟槽贯穿所述外延层至露出第n-1级的半导体层，第n级的沟槽的宽度不同于第n-1级的沟槽的宽度；
在第n级的沟槽中填充形成第n级的半导体层；
其中，n为大于等于2的整数。
在其中一个实施例中，各级沟槽结构的制作步骤还包括：
在制作本级的沟槽之前，在所述基底或者本级的外延层上制作本级的第一热氧化层；
本级的沟槽贯穿本级的第一热氧化层至所述基底或者本级的外延层中。
在其中一个实施例中，各级沟槽结构的制作步骤还包括：
在形成本级的半导体层之后，清除本级的第一热氧化层。
在其中一个实施例中，各级沟槽结构的制作步骤还包括：
在制作本级的沟槽之后，且在形成本级的半导体层之前，在本级的沟槽的内壁制作本级的第二热氧化层。
在其中一个实施例中，各级的半导体层的材料独立地选自非掺杂多晶硅、杂质掺杂多晶硅中的至少一种。
在其中一个实施例中，各级沟槽结构的制作步骤还包括：
对本级的半导体层进行杂质离子注入。
在其中一个实施例中，各级的外延层的厚度为0.5μm~10μm。
在其中一个实施例中，各级的半导体层以同一对称轴呈轴对称。
在其中一个实施例中，奇数级的沟槽具有相同宽度，偶数级的沟槽具有相同宽度。
本发明的另一个目的是提供一种半导体器件，方案如下：
一种半导体器件，具有堆叠式复合沟槽结构，所述堆叠式复合沟槽结构是通过上述任一实施例所述的制作方法制作得到。
与现有方案相比，上述半导体器件、堆叠式复合沟槽结构的制作方法具有以下有益效果：
上述堆叠式复合沟槽结构的制作方法将堆叠式复合沟槽结构按照多级沟槽结构逐级进行制作，在第一级沟槽结构制作时，先在基底上制作沟槽，在沟槽中填充形成半导体层，随后各级沟槽结构制作时，先在前一级的沟槽结构的基础上生外延层，再在外延层上制作露出前一级的半导体层的沟槽，并且，前后两级中沟槽的宽度不同，然后在沟槽中填充形成半导体层，如此逐级形成堆叠的宽度变化的半导体层。上述制作方法能够通过常规工艺的组合制作得到堆叠式复合沟槽结构，工艺流程简单，材料选择范围更广。
上述半导体器件具有通过上述任一实施例所述的制作方法制作得到的堆叠式复合沟槽结构，因而能够获得相应的技术效果。
附图说明
图1为MOSFET由平面结构向立体结构发展的示意图；
图2为一种堆叠式复合沟槽结构的结构示意图；
图3为在基底上制作第一级的沟槽并进行热氧化的示意图；
图4为在第一级的沟槽中填充形成第一级的半导体层的示意图；
图5为在第一级沟槽结构的基础上生长第二级的外延层的示意图；
图6为在第二级的外延层上制作第二级的沟槽的示意图；
图7为在第二级的沟槽中填充形成第二级的半导体层的示意图；
图8为在基底中形成第一级的半导体层、第二级的半导体层以及第三级的半导体层的示意图；
图9为在第三级沟槽结构的基础上生长第四级的外延层的示意图；
图10为在第四级的外延层上制作第四级的沟槽并填充第四级的半导体层的示意图；
图11为在第四级沟槽结构的基础上生长第五级的外延层的示意图；
图12为在第五级的外延层上制作第五级的沟槽并填充第五级的半导体层的示意图；
图13为基底上制作掩膜层的示意图；
图14为在掩膜层上设置图案化的光刻胶层的示意图；
图15为一实施例的堆叠式复合沟槽结构的制作方法所使用的光罩版图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和／或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明提供一种半导体器件中堆叠式复合沟槽结构的制作方法。堆叠式复合沟槽结构包括多级沟槽结构，级数例如为两级、三级、四级、五级等。
请参考图3至图7所示，一实施例的堆叠式复合沟槽结构的制作方法中，第一级沟槽结构的制作步骤包括：
获取基底；
如图3所示，在基底100上制作第一级的沟槽111；
如图4所示，在第一级的沟槽111中填充形成第一级的半导体层210；
第n级沟槽结构的制作步骤包括：
如图5所示，在第n-1级沟槽结构的基础上生长第n级的外延层，图5中示出了在第一级沟槽结构的基础上生长第二级的外延层120；
在第n级的外延层上制作第n级的沟槽，第n级的沟槽贯穿外延层至露出第n-1级的半导体层，并且，第n级的沟槽的宽度不同于第n-1级的沟槽的宽度；图6示出了在第二级的外延层上制作第二级的沟槽121；
在第n级的沟槽中填充形成第n级的半导体层；图7示出了在基底中第一级的半导体层210和第二级的半导体层220。
其中，n为大于等于2的整数。
上述堆叠式复合沟槽结构的制作方法将堆叠式复合沟槽结构按照多级沟槽结构逐级进行制作，在第一级沟槽结构制作时，先在基底上制作沟槽，在沟槽中填充形成半导体层，随后各级沟槽结构制作时，先在前一级的沟槽结构的基础上生外延层，再在外延层上制作露出前一级的半导体层的沟槽，并且，前后两级中沟槽的宽度不同，然后在沟槽中填充形成半导体层，如此逐级形成堆叠的宽度变化的半导体层。上述制作方法能够通过常规工艺的组合制作得到堆叠式复合沟槽结构，工艺流程简单，材料选择范围更广。
例如，对于具有两级沟槽结构的示例，制作方法包括以下步骤：
步骤S1，获取基底。
步骤S2，在基底上制作第一级的沟槽。
步骤S3，在第一级的沟槽中填充形成第一级的半导体层，得到第一级沟槽结构。
步骤S4，在第一级沟槽结构的基础上生长第二级的外延层。
步骤S5，在第二级的外延层上制作第二级的沟槽，第二级的沟槽贯穿外延层至露出第一级的半导体层，并且，第二级的沟槽的宽度不同于第一级的沟槽的宽度。
步骤S6，在第二级的沟槽中填充形成第二级的半导体层，得到第二级沟槽结构。
再如，对于具有三级沟槽结构的示例，制作方法是在以上步骤S1至S6的基础上，继续进行以下步骤：
步骤S7，在第二级沟槽结构的基础上生长第三级的外延层。
步骤S8，在第二级的外延层上制作第三级的沟槽，第三级的沟槽贯穿第三级的外延层至露出第三级的半导体层，并且，第三级的沟槽的宽度不同于第二级的沟槽的宽度。
步骤S9，在第三级的沟槽中填充形成第三级的半导体层，得到第三级沟槽结构。如图8所示，堆叠式复合沟槽结构包括第一级的半导体层210、第二级的半导体层220以及第三级的半导体层230。
对于更多级沟槽结构，可按前述步骤重复进行即可。例如对于四级沟槽结构，则在第三级沟槽结构的基础上生长第四级的外延层140，如图9所示，再在第四级的外延层上制作第四级的沟槽并填充第四级的半导体层240，如图10所示。又如对于五级沟槽结构，则在第四级沟槽结构的基础上生长第五级的外延层150，如图11所示，再在第五级的外延层上制作第五级的沟槽并填充第五级的半导体层250，如图12所示。
其中，基底例如可以为SOI衬底或者单纯的单晶硅等。
各级的沟槽可以通过光刻、蚀刻等工艺制作而成。
更具体地，第一级的沟槽的制作步骤包括：
如图13所示，在基底100上制作掩膜层300；
如图14所示，在掩膜层300上设置图案化的光刻胶层400；
对掩膜层进行光刻，形成刻蚀窗口；
透过刻蚀窗口对基底进行蚀刻，形成第一级的沟槽111。
类似地，第n级的沟槽的制作步骤包括：
在外延层上制作掩膜层；
在掩膜层上设置图案化的光刻胶层；
对掩膜层进行光刻，形成刻蚀窗口；
透过刻蚀窗口对外延层进行蚀刻，形成第n级的沟槽。
在形成沟槽后，再将光刻胶和掩膜层清除。
在其中一个示例中，掩膜层采用硬掩膜层。对于先进工艺，硬掩膜层可以是但不限于无定形碳层（A-C）。对于尺寸较大的功率器件，硬掩膜层可以是但不限于氮化硅层、氮化硅和氮氧化硅复合层。
沟槽的蚀刻例如可以采用干法蚀刻工艺，沟槽的宽度和深度根据器件实际需求进行设置。
参考图3所示，在其中一个示例中，各级沟槽结构的制作步骤还包括：
在制作本级的沟槽之前，在基底或者本级的外延层上制作本级的第一热氧化层。图3中示出了第一级的第一热氧化层130。
在本示例中，本级的沟槽贯穿本级的第一热氧化层至基底或者本级的外延层中。
更具体地，对于第一级沟槽结构，先在基底上制作第一热氧化层，再制作贯穿第一热氧化层至基底中的沟槽。对于第n级沟槽结构，在形成本级的外延层后，先在外延层上制作第一热氧化层，再制作贯穿第一热氧化层、外延层直至本级的半导体层的沟槽。
在本示例中，进行光刻时，掩膜层制作在第一热氧化层上。
在其中一个示例中，第一热氧化层为线性热氧化层。
第一热氧化层的厚度可以根据器件实际需求进行设置。不同级的第一热氧化层的厚度可以相同，也可以不同。
在其中一个示例中，各级的第一热氧化层的厚度为30Å~500Å，具体例如为50Å、100Å、200Å、300Å、400Å、500Å等。
在其中一个示例中，各级沟槽结构的制作步骤还包括：
在形成本级的半导体层之后，清除本级的第一热氧化层。
上述示例的制作方法在形成本级的半导体层之后，清除本级的第一热氧化层，再进行下一级沟槽结构的制作，能够使得前后两级的半导体层形成良好的接触。
清除第一热氧化层的方式可以是定向预清洗等。
参考图3所示，在其中一个示例中，各级沟槽结构的制作步骤还包括：
在制作本级的沟槽之后，且在形成本级的半导体层之前，在本级的沟槽的内壁制作本级的第二热氧化层。图3中示出了第一级的第二热氧化层140。
上述示例的制作方法在沟槽的内壁制作第二热氧化层，再进行半导体层的填充，以根据需要形成不同尺寸的半导体层。
第二热氧化层的厚度可以根据器件实际需求进行设置。不同级的第二热氧化层的厚度可以相同，也可以不同。
在其中一个示例中，各级的第二热氧化层的厚度为30Å~500Å，具体例如为50Å、100Å、200Å、300Å、400Å、500Å等。
在其中一个示例中，第二热氧化层为线性热氧化层。
半导体层的材料可以采用非掺杂多晶硅、杂质掺杂多晶硅，也可以使用其他能够在该材料表面进行良好外延的材料，例如N外延硅层、P型外延硅层。
半导体层可以采用杂质离子掺杂的材料，也可以先采用非掺杂的材料进行填充，再进行杂质离子注入，或者仅使用非掺杂的半导体材料进行填充，如多晶硅。
在其中一个示例中，各级沟槽结构的制作步骤还包括：
对本级的半导体层进行杂质离子注入。
杂质离子可以是N型离子，也可以是P型离子。
第n级的半导体层与第n级的沟槽的槽口平面齐平，即第n级的半导体层的厚度与第n级的沟槽的深度一致。
在其中一个示例中，各级沟槽结构的制作步骤还包括：
在填充形成本级的半导体层，清除位于沟槽外的半导体材料，使得半导体层与沟槽的槽口平面齐平。
清除沟槽外的半导体材料可以采用回刻工艺、研磨工艺如化学机械研磨（CMP），或者多种工艺结合。
第n级的外延层覆盖第n-1级的半导体层以及基底或者第n-1级的外延层。第n级的外延层的厚度根据第n级的半导体层的厚度进行设置。不同级的外延层的厚度可以相同，也可以不同。
在其中一个示例中，各级的外延层的厚度为0.5μm~10μm，具体例如为1μm、2μm、4μm、6μm、8μm、10μm等。
在其中一个示例中，各级的半导体层以同一对称轴呈轴对称。
进一步地，在其中一个示例中，奇数级的沟槽具有相同宽度，偶数级的沟槽具有相同宽度。
在其中一个示例中，奇数级的沟槽的宽度小于偶数级的沟槽的宽度，相应地，多级半导体层呈现宽窄交替层叠的结构。
可以理解，可以同时进行多个堆叠式复合沟槽结构的制作，例如同时进行两个、三个或更多数量堆叠式复合沟槽结构的制作。
图15示出了一具体示例的堆叠式复合沟槽结构的制作方法所使用的光罩版图。其中，版图1对应奇数级的沟槽，版图2对应偶数级的沟槽。关键尺寸包括：窄沟槽宽度L1、窄沟槽的间距W1、宽沟槽宽度L2、宽沟槽间距W2。其中，L1+W1=L2+W2。
进一步地，本发明还提供一种半导体器件，该半导体器件具有堆叠式复合沟槽结构，堆叠式复合沟槽结构是通过上述任一示例的制作方法制作得到。
上述半导体器件具有通过上述任一示例制作方法制作得到的堆叠式复合沟槽结构，因而能够获得相应的技术效果。
上述半导体器件例如可以是线宽极小的GAAFET、对隔离有非常高要求的功率器件BCD、线宽较大但对性能有很高要求的光电IC（如光纤传输、谐振腔等领域的光电IC）以及LED器件等。
下面提供具体实施例对本发明进行说明，但本发明并不局限于下述实施例。应当理解，所附权利要求概括了本发明的范围，在本发明构思的引导下，本领域的技术人员应意识到，对本发明的各实施例所进行的一定的改变，都将被本发明的权利要求书的精神和范围所覆盖。
实施例1
本实施例提供一种堆叠式复合沟槽结构的制作方法。本实施例的堆叠式复合沟槽结构具有两级沟槽结构。
第一级沟槽结构的制作步骤包括：
获取基底，基底为单晶硅。
对基底的一侧进行热氧化处理，形成第一级的第一热氧化层。
在基底上制作第一级的沟槽。具体包括步骤：在基底上制作硬掩膜层；在硬掩膜层上设置图案化的光刻胶层；对硬掩膜层进行光刻，形成刻蚀窗口；透过刻蚀窗口对基底进行蚀刻，形成第一级的沟槽。
对第一级的沟槽的内壁行热氧化处理，形成第一级的第二热氧化层。
在第一级的沟槽中填充多晶硅，形成第一级的半导体层。
对第一级的半导体层进行杂质离子注入。
通过定向预清洗，清除第一级的第一热氧化层。
通过回刻、研磨等工艺，清除第一级的沟槽外的多晶硅，使得半导体层与沟槽的槽口平面齐平，得到第一级沟槽结构。
第二级沟槽结构的制作步骤包括：
在第一级沟槽结构的基础上生长第二级的外延层，第二级的外延层覆盖第一级的半导体层以及基底。
对外延层的一侧进行热氧化处理，形成第二级的第一热氧化层。
在外延层上制作第二级的沟槽。具体包括步骤：在外延层上制作硬掩膜层；在硬掩膜层上设置图案化的光刻胶层；对硬掩膜层进行光刻，形成刻蚀窗口；透过刻蚀窗口对外延层进行蚀刻，直至露出第一级的半导体层，形成第二级的沟槽。
对第二级的沟槽的内壁行热氧化处理，形成第二级的第二热氧化层。
在第二级的沟槽中填充多晶硅，形成第二级的半导体层。
对第二级的半导体层进行杂质离子注入。
通过定向预清洗，清除第二级的第一热氧化层。
通过回刻、研磨等工艺，清除第二级的沟槽外的多晶硅，使得半导体层与沟槽的槽口平面齐平，得到第二级沟槽结构。
其中，第一级和第二级的半导体层以同一对称轴呈轴对称。
实施例2
本实施例提供一种堆叠式复合沟槽结构的制作方法。本实施例的堆叠式复合沟槽结构具有五级沟槽结构。
第一级沟槽结构和第二级沟槽结构的制作步骤与实施例相同。
第三级沟槽结构的制作步骤包括：
在第二级沟槽结构的基础上生长第三级的外延层，第三级的外延层覆盖第二级的半导体层以及外延层。
对第三级的外延层的一侧进行热氧化处理，形成第三级的第一热氧化层。
在第三级的外延层上制作第三级的沟槽。
对第三级的沟槽的内壁行热氧化处理，形成第三级的第二热氧化层。
在第三级的沟槽中填充多晶硅，形成第三级的半导体层。
对第三级的半导体层进行杂质离子注入。
通过定向预清洗，清除第三级的第一热氧化层。
通过回刻、研磨等工艺，清除第三级的沟槽外的多晶硅，使得半导体层与沟槽的槽口平面齐平，得到第三级沟槽结构。
第四级沟槽结构的制作步骤包括：
在第三级沟槽结构的基础上生长第四级的外延层，第四级的外延层覆盖第一级的半导体层以及第三级的外延层。
对第四级的外延层的一侧进行热氧化处理，形成第四级的第一热氧化层。
在第四级的外延层上制作第四级的沟槽。
对第四级的沟槽的内壁行热氧化处理，形成第四级的第二热氧化层。
在第四级的沟槽中填充多晶硅，形成第四级的半导体层。
对第四级的半导体层进行杂质离子注入。
通过定向预清洗，清除第四级的第一热氧化层。
通过回刻、研磨等工艺，清除第四级的沟槽外的多晶硅，使得半导体层与沟槽的槽口平面齐平，得到第四级沟槽结构。
第五级沟槽结构的制作步骤包括：
在第四级沟槽结构的基础上生长第五级的外延层，第五级的外延层覆盖第一级的半导体层以及第四级的外延层。
对第五级的外延层的一侧进行热氧化处理，形成第五级的第一热氧化层。
在第五级的外延层上制作第五级的沟槽。
对第五级的沟槽的内壁行热氧化处理，形成第五级的第二热氧化层。
在第五级的沟槽中填充多晶硅，形成第五级的半导体层。
对第五级的半导体层进行杂质离子注入。
通过定向预清洗，清除第五级的第一热氧化层。
通过回刻、研磨等工艺，清除第五级的沟槽外的多晶硅，使得半导体层与沟槽的槽口平面齐平，得到第五级沟槽结构。
各级的半导体层以同一对称轴呈轴对称。奇数级的沟槽具有相同宽度，偶数级的沟槽具有相同宽度，并且，奇数级的沟槽的宽度小于偶数级的沟槽的宽度。
上述堆叠式复合沟槽结构的制作方法将堆叠式复合沟槽结构按照多级沟槽结构逐级进行制作，在第一级沟槽结构制作时，先在基底上制作沟槽，在沟槽中填充形成半导体层，随后各级沟槽结构制作时，先在前一级的沟槽结构的基础上生外延层，再在外延层上制作露出前一级的半导体层的沟槽，并且，前后两级中沟槽的宽度不同，然后在沟槽中填充形成半导体层，如此逐级形成堆叠的宽度变化的半导体层。上述制作方法能够通过常规工艺的组合制作得到堆叠式复合沟槽结构，工艺流程简单，材料选择范围更广。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准，说明书可以用于解释权利要求的内容。

Claims (10)

1.一种半导体器件中堆叠式复合沟槽结构的制作方法，其特征在于，所述堆叠式复合沟槽结构包括多级沟槽结构，所述制作方法是逐级进行沟槽结构的制作；
第一级沟槽结构的制作步骤包括：
获取基底；
在所述基底上制作第一级的沟槽；
在第一级的沟槽中填充形成第一级的半导体层；
第n级沟槽结构的制作步骤包括：
在第n-1级沟槽结构的基础上生长第n级的外延层；
在第n级的外延层上制作第n级的沟槽，第n级的沟槽贯穿所述外延层至露出第n-1级的半导体层，第n级的沟槽的宽度不同于第n-1级的沟槽的宽度；
在第n级的沟槽中填充形成第n级的半导体层；
其中，n为大于等于2的整数；
各级沟槽结构的制作步骤还包括：在制作本级的沟槽之前，在所述基底或者本级的外延层上制作本级的第一热氧化层；
本级的沟槽贯穿本级的第一热氧化层至所述基底或者本级的外延层中；
各级沟槽结构的制作步骤还包括：在制作本级的沟槽之后，且在形成本级的半导体层之前，在本级的沟槽的内壁制作本级的第二热氧化层；
各级沟槽结构的制作步骤还包括：对本级的半导体层进行杂质离子注入。
2.如权利要求1所述的制作方法，其特征在于，各级的第一热氧化层的厚度为30Å~500Å。
3.如权利要求1所述的制作方法，其特征在于，各级沟槽结构的制作步骤还包括：
在形成本级的半导体层之后，清除本级的第一热氧化层。
4.如权利要求1~3中任一项所述的制作方法，其特征在于，各级的第二热氧化层的厚度为30Å~500Å。
5.如权利要求1~3中任一项所述的制作方法，其特征在于，各级的半导体层的材料独立地选择非掺杂多晶硅、杂质掺杂多晶硅中的至少一种。
6.如权利要求1~3中任一项所述的制作方法，其特征在于，第二热氧化层为线性热氧化层。
7.如权利要求1~3中任一项所述的制作方法，其特征在于，各级的外延层的厚度为0.5μm~10μm。
8.如权利要求1~3中任一项所述的制作方法，其特征在于，各级的半导体层以同一对称轴呈轴对称。
9.如权利要求8所述的制作方法，其特征在于，奇数级的沟槽具有相同宽度，偶数级的沟槽具有相同宽度。
10.一种半导体器件，其特征在于，具有堆叠式复合沟槽结构，所述堆叠式复合沟槽结构是通过如权利要求1~9中任一项所述的制作方法制作得到。
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