CN111524875A - 半导体测试结构及其制作方法 - Google Patents

半导体测试结构及其制作方法 Download PDF

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Abstract

本发明提供一种半导体测试结构及其制作方法，包括：交错设置的第一有源区和第二有源区，所述第一有源区和所述第二有源区均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U形且开口面向所述柄部；及分别设置在所述第一有源区和所述第二有源区梳状结构的柄部的第一接触接点和第二接触接点，且所述第一接触接点和所述第二接触接点对应同一第一有源区或第二有源区梳状结构的齿部。本发明提供的半导体测试结构中，所述第一有源区和所述第二有源区呈梳状结构且交错设置，避免高掺杂的接触区对存储单元阵列中有源区之间的隔离测试的干扰。

Description

半导体测试结构及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体测试结构及其制作方法。
背景技术
随着半导体技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器己成为个人电脑和电子设备所广泛采用的一种非易失件存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，具较高的存储单元密度，写入和擦除速度快，同时NAND存储器的存储单元尺寸几乎是NOR闪存存储单元尺寸的一半，可以在给定的模具尺寸内提供更高的容量，广泛的应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且仍然呈现需求不断增长的局面。
在NAND存储器的制备过程中，需要对存储单元阵列中有源区之间的隔离情况进行相关的测试。在传统的NAND存储器存储单元阵列中有源区隔离效果的测试结构中，存储单元阵列中的有源区(AA)是类似于二维的结构，如图1所示，衬底上的有源区11和隔离结构12间隔排布，接触接点13设置的接触区(虚线框区域)的具有高掺杂，这会干扰存储单元阵列中有源区隔离的测试。
发明内容
本发明的目的在于提供一种半导体测试结构及其制作方法，以避免接触区高掺杂对存储单元阵列中有源区隔离测试的干扰。
为达到上述目的，本发明提供一种半导体测试结构，包括：
第一有源区和第二有源区，所述第一有源区和所述第二有源区均被限定在衬底中并被隔离结构隔离，所述第一有源区和所述第二有源区均呈梳状结构且交错设置，所述梳状结构包括柄部和齿部，所述齿部呈U形且开口面向所述柄部；
第一接触接点和第二接触接点，分别设置在所述第一有源区和所述第二有源区梳状结构的柄部，且所述第一接触接点和所述第二接触接点对应同一所述第一有源区或所述第二有源区梳状结构的齿部。
可选的，所述梳状结构的柄部为N+掺杂区。
可选的，所述第一有源区和所述第二有源区梳状结构的齿部的宽度和长度均相等。
可选的，所述半导体测试结构用于NAND存储器存储单元阵列中有源区之间的隔离测试。
相应的，本发明还提供一种半导体测试结构的制作方法，包括：
提供衬底，并在所述衬底上形成核心图案，所述核心图案呈条状交错排列；
在所述衬底上形成包围所述核心图案侧墙，所述侧墙均呈环状交错排列；
去除所述核心图案；
在所述侧墙远离所述交错区域的一侧形成掩膜层；
以所述掩膜层及所述侧墙为掩模，刻蚀所述衬底形成隔离结构以定义出交错设置的第一有源区和第二有源区，所述第一有源区和第二有源区均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U状且开口面向所述柄部；以及
在所述第一有源区和所述第二有源区梳状结构的柄部分别形成第一接触接点和第二接触接点，且所述第一接触接点和所述第二接触接点对应同一所述第一有源区或所述第二有源区梳状结构的齿部；
可选的，形成所述隔离结构之后，形成所述第一接触接点和所述第二接触接点之前，还包括：
去除所述掩膜层和所述侧墙；
对所述第一有源区和所述第二有源区的柄部进行离子注入。
可选的，所述核心图案的材料为氧化硅、氮化硅或者多晶硅。
可选的，采用湿法工艺去除所述核心图案。
可选的，所述侧墙的材料为氧化硅，氮化硅或者多晶硅，但与所述核心图案的材料不同。
可选的，所述侧墙采用低压化学气相沉积或者低温原子层沉积的方式沉积形成。
可选的，所述侧墙的宽度与所述第一有源区或所述第二有源区齿部垂直于柄部的条状部分的宽度相等。
综上，本发明提供一种半导体测试结构及其制作方法，包括：交错设置的第一有源区和第二有源区，所述第一有源区和所述第二有源区均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U形且开口面向所述柄部；分别设置在所述第一有源区和所述第二有源区梳状结构的柄部的第一接触接点和第二接触接点，且所述第一接触接点和所述第二接触接点对应同一第一有源区或第二有源区梳状结构的齿部。本发明提供的半导体测试结构中所述第一有源区和所述第二有源区呈梳状结构且交错设置，避免高掺杂的接触区对存储单元阵列中有源区之间的隔离测试的干扰。
附图说明
图1为一种半导体测试结构的俯视示意图；
图2为本发明一实施例提供的半导体测试结构的制作方法的流程图；
图3a至图9a为本实施例提供的半导体测试结构的制作方法相应步骤对应的俯视图；
图3b至图9b为沿图3a至图9a中的AA′线的剖面示意图。
其中，附图标记为：
11-有源区；12-隔离结构；13-接触接点；100-衬底；101-核心层；101a-第一核心图案；101b-第二核心图案；102a-第一侧墙；102b-第一侧墙；103a-第一掩膜层；103b-第二掩膜层；104-第一有源区；105-第二有源区；104a-第一有源区的柄部；104a-第一有源区的柄部；106-隔离结构；107、107a、107b-第一接触接点；108、108a、108b-第二接触接点；110-图案化的光刻胶层。
具体实施方式
以下结合附图和具体实施例对本发明的半导体测试结构及其制作方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
图9a为本实施例提供的一种半导体测试结构的俯视示意图；图9b为半导体测试结构沿图9a中的AA′线的剖面示意图。如图9a和图9b所示，本实施例一种半导体测试结构，包括：第一有源区104和第二有源区105，所述第一有源区104和所述第二有源区105均被限定在衬底100中并被隔离结构106隔离，且所述第一有源区104和所述第二有源区105呈梳状结构且交错设置，所述梳状结构包括柄部和齿部，所述齿部呈U状且开口面向所述柄部；
第一接触接点107和第二接触接点108，分别位于所述第一有源区104和所述第二有源区105梳状结构的柄部，且所述第一接触接点107和所述第二接触接点108对应同一所述第一有源区或所述第二有源区梳状结构的梳状结构的齿部。
具体的，半导体测试结构中的衬底100可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。本实施例中所述衬底200仅以采用硅衬底为例，此处仅为示例，本发明并不限于此。较佳的，所述衬底100中形成有深阱，例如所述深阱的掺杂类型为P型。所述衬底100包括外围电路区和存储单元阵列区，图中仅以示意图的形成表示了部分存储单元阵列区的结构，但这并不代表本发明涉及半导体测试结构仅包括这些部分，公知的存储单元阵列区的其他结构也可包含在其中。
所述衬底100上形成有隔离结构106用于隔离有源区，所述隔离结构106例如为浅沟槽隔离结构(STI)，所述有源区包括呈梳状结构的第一有源区104和第二有源区105，所述梳状结构包括柄部和与所述柄部连接并平行排列的若干齿部，所述梳状结构的齿部垂直于所述柄部设置，在本发明其他实施例中所述梳状结构的齿部和所述柄部也可以以其他角度连接。所述第一有源区104和所述第二有源区105交错设置，即所述第一有源区104的齿部104b和所述第二有源区105的齿部105b交错设置，在所述衬底100的中央存在交叉重叠部分。较佳的，所述第一有源区104的齿部104b的宽度和所述第二有源区105的齿部105b的宽度相等，所述第一有源区104的齿部104b的长度和所述第二有源区105的齿部105b的长度相等，所述第一有源区104的柄部104a的宽度和所述第二有源区105的柄部105a的宽度相等。在本发明其他实施例中，所述第一有源区104和所述第二有源区105的柄部和齿部的参数也可以按照其他方式设定。
所述梳状结构的齿部呈U状且开口面向所述柄部，即U状的齿部和与之连接的柄部构成若干环状回路，所述U状齿部垂直于所述柄部的部分呈条状平行设置，较佳的，所述U状齿部垂直于所述柄部的部分的宽度相等。
所述第一接触接点107和所述第二接触接点108分别所述第一有源区104和所述第二有源区105梳状结构的柄部，且所述第一接触接点107和所述第二接触接点108对应同一所述第一有源区或所述第二有源区梳状结构的齿部。参考图所示，第一接触接点107a设置在与所述第一有源区104的齿部104b对应的柄部104a上，第二接触接点108b设置在与第一有源区104的齿部104b对应的第二有源区105的柄部105b上；第二接触接点108a设置在与所述第二有源区105的齿部105b对应的柄部105a上，第一接触接点107b设置在与第二有源区105梳状结构的齿部105b对应的所述第一有源区104的柄部104b上。
本实施例提供的半导体测试结构用于NAND存储器存储单元阵列中有源区之间的隔离测试。在进行有源区隔离测试时，测试电极分别连接所述第一接触接点107和所述第二接触接点108，以测试所述第一有源区104和所述第二有源区105的之间的电压值，以判定所述第一有源区104和所述第二有源区105的之间的隔离效果。
所述第一有源区104和所述第二有源区105梳状结构的柄部为存储阵列单元的接触区，且为高掺杂区，例如为高浓度N+掺杂区。由于所述第一有源区104和所述第二有源区105呈梳状结构且交错设置，故高掺杂的接触区并不影响存储单元阵列中有源区(第一有源区104和第二有源区105)之间的隔离测试。
相应的，本实施例还提供一种半导体测试结构的制作方法，图2为本实施例提供的半导体测试结构的制作方法的流程图，如图2所示，本实施例提供的半导体测试结构的制作方法包括：
S01：提供衬底，在所述衬底上形成核心图案，所述核心图案呈条状交错排列；
S02：在所述衬底上形成包围所述核心图案侧墙，所述侧墙呈环状交错排列；
S03：去除所述核心图案；
S04：在所述侧墙远离交错区的一侧形成掩膜层；
S05：以所述掩膜层和所述侧墙为掩模，刻蚀所述衬底形成隔离凹槽以定义有源区，所述有源区包括交错设置的第一有源区和第二有源区，所述第一有源区和第二有源区均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U状且开口面向所述柄部；以及，
S06：在所述第一有源区和所述第二有源区梳状结构的柄部分别形成第一接触接点和第二接触接点，且所述第一接触接点和所述第二接触接点对应同一同一所述第一有源区或所述第二有源区梳状结构的齿部；。
本实施例中采用双重图案(double pattern)刻蚀方法来制作半导体测试结构。在本发明其他实施例中也可以采用其他方法，在此不作限定。图3a至图9a为本实施例提供的半导体测试结构的制作方法相应步骤对应的俯视图，图3b至图9b为沿图3a至图9a中的AA′线的剖面示意图。以下将参考参考图2、图3a至图9a及图3b至图9b详细说明本实施例提供的半导体测试结构的制作方法。
参考图3a、3b、4a及4b所示，执行步骤S01，提供衬底100，在所述衬底100上形成核心图案，所述核心图案呈条状交错排列。所述衬底100可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。本实施例中所述衬底100仅以采用硅衬底为例，此处仅为示例，本发明并不限于此。较佳的，所述衬底100中形成有深阱，例如所述深阱的掺杂类型为P型。所述核心层101的材料为氧化硅、氮化硅或者多晶硅。所述核心层101采用低压化学气相沉积(LPCVD)或者等离子体增强化学汽相沉积(PECVD)的方式沉积形成。所述核心图案包括第一核心图案101a和第二核心图案101b，所述第一核心图案101a和所第二核心图案101b呈条状平行且交错排列。
具体的，首先，所述衬底上形成有核心层101，在所述核心层101上形成图案化的光刻胶层110，如图3a和3b所示；然后，以图案化的光刻胶层110为掩模刻蚀所述核心层101，形成所述第一核心图案101a和所第二核心图案101b；之后，去除图案化的光刻胶层110，如图4a和4b所示。例如可以采用干法刻蚀工艺进行所述核心层101的刻蚀。所述第一核心图案101a和所第二核心图案101b之间的间距相等，所述第一核心图案101a和所第二核心图案101b的宽度相等。
参考图5a和5b所示，执行步骤S02，在所述衬底100上形成包围所述核心图案的侧墙。即形成包围所述第一核心图案101a的第一侧墙102a和包围所述第二核心图案101b的第二侧墙102b，所述第一侧墙102a和所述第二侧墙102b均呈环状且交错排列。所述第一侧墙102a和所述第二侧墙102b的材料均为氧化硅，氮化硅或者多晶硅，但与所述核心层101的材料不同。所述第一侧墙102a和所述第二侧墙102b可以先采用低压化学气相沉积(LPCVD)或者低温原子层沉积(ALD)的方式沉积形成侧墙材料层(图中未示)，然后通过侧墙刻蚀工艺(各向异性干法刻蚀)刻蚀掉部分所述侧墙材料层来形成。所述第一侧墙102a的宽度d1即为后续形成的第一有源区的U状齿部垂直于柄部的条状部分的宽度，所述第二侧墙102b的宽度d2即为后续形成的第二有源区的U状齿部垂直于柄部的条状部分的宽度。
参考图6a和6b所示，执行步骤S03，刻蚀去除所述第一核心图案101a和所述第二核心图案101b。例如可以采用湿法工艺去除所述第一核心图案101a和所述所第二核心图案101b。湿法工艺的湿法溶液为高选择比腐蚀剂，以使所述第一侧墙102a和所述第二侧墙102b不被腐蚀。
参考图7a和7b所示，执行步骤S04，在所述侧墙远离交错区的一侧形成掩膜层。即在所述第一侧墙102a和所述第二侧墙102b远离交错区的一侧形成第一掩膜层103a和第二掩膜层103b。所述第一掩膜层103a和所述第二掩膜层103b的材料可以为氧化硅，氮化硅或者多晶硅，可以与所述第一侧墙102a和所述第二侧墙102b的材料相同。第一掩膜层103a和所述第二掩膜层103b可以先采用低压化学气相沉积(LPCVD)或者低温原子层沉积(ALD)的方式沉积形成。所述第一掩膜层103a和所述第二掩膜层103b位于侧墙远离交错区的一侧且填充所述第一侧墙102a和所述第二侧墙102b之间的间隙部分。
参考图7a、图7b、图8a及图8b所示，执行步骤S05，以所述掩膜层和所述侧墙为掩模，刻蚀所述衬底100形成隔离结构106以定义有源区。即以所述第一掩膜层103a、所述第二掩膜层103b、所述第一侧墙102a及所述第二侧墙102b为掩模，刻蚀所述衬底100形成隔离结构106以定义出交错设置的第一有源区104和第二有源区105，所述第一有源区104和所述第二有源区105均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U状且开口面向所述柄部。所述梳状结构的U状的齿部和与之连接的柄部构成若干环状回路，所述U状齿部垂直于所述柄部的部分呈条状平行设置，较佳的，所述U状齿部垂直于所述柄部的部分的宽度相等(c1＝c2＝c3＝c4)。例如可以采用干法刻蚀工艺度衬底进行刻蚀，刻蚀形成所述第一有源区104和所述第二有源区105后，去除所述第一掩膜层103a、所述第二掩膜层103b、所述第一侧墙102a及所述第二侧墙102b。
参考图9a和9b所示，执行步骤S06，在所述第一有源区104和所述第二有源区105梳状结构的柄部分别形成第一接触接点107和第二接触接108，且所述第一接触接点107和所述第二接触接点108对应同一第一有源区104或第二有源区105梳状结构的齿部。本实施例中在形成所述第一接触接点107和第二接触接点108之前，还包括对所述第一有源区104的柄部104a和所述第二有源区105的柄部105a进行离子注入形成高浓度N+掺杂区(图中虚线框中区域)。
综上所述，本发明提供一种半导体测试结构及其制作方法，包括：交错设置的第一有源区和第二有源区，所述第一有源区和所述第二有源区均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U形且开口面向所述柄部；及分别设置在所述第一有源区和所述第二有源区梳状结构的柄部的第一接触接点和第二接触接点，且所述第一接触接点和所述第二接触接点对应同一有源区梳状结构的齿部。本发明提供的半导体测试结构中，所述第一有源区和所述第二有源区呈梳状结构且交错设置，避免高掺杂的接触区对存储单元阵列中有源区之间的隔离测试的干扰。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种半导体测试结构，其特征在于，包括：
第一有源区和第二有源区，所述第一有源区和所述第二有源区均被限定在衬底中并被隔离结构隔离，所述第一有源区和所述第二有源区均呈梳状结构且交错设置，所述梳状结构包括柄部和齿部，所述齿部呈U形且开口面向所述柄部；
第一接触接点和第二接触接点，分别设置在所述第一有源区和所述第二有源区梳状结构的柄部，且所述第一接触接点和所述第二接触接点对应同一所述第一有源区或所述第二有源区梳状结构的齿部。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述梳状结构的柄部为N+掺杂区。
3.根据权利要求1所述的半导体测试结构，其特征在于，所述第一有源区和所述第二有源区梳状结构的齿部的宽度和长度均相等。
4.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构用于NAND存储器存储单元阵列中有源区之间的隔离测试。
5.一种半导体测试结构的制作方法，其特征在于，包括：
提供衬底，并在所述衬底上形成核心图案，所述核心图案呈条状交错排列；
在所述衬底上形成包围所述核心图案的侧墙，所述侧墙均呈环状交错排列；
去除所述核心图案；
在所述侧墙远离所述交错区域的一侧形成掩膜层；
以所述掩膜层及所述侧墙为掩模，刻蚀所述衬底形成隔离结构以定义出交错设置的第一有源区和第二有源区，所述第一有源区和第二有源区均呈梳状结构，所述梳状结构包括柄部和齿部，所述齿部呈U状且开口面向所述柄部；以及
在所述第一有源区和所述第二有源区梳状结构的柄部分别形成第一接触接点和第二接触接点，且所述第一接触接点和所述第二接触接点对应同一所述第一有源区或所述第二有源区梳状结构的齿部。
6.根据权利要求5所述的半导体测试结构的制作方法，其特征在于，形成所述隔离结构之后，形成所述第一接触接点和所述第二接触接点之前，还包括：
去除所述掩膜层和所述侧墙；
对所述第一有源区和所述第二有源区的柄部进行离子注入。
7.根据权利要求5所述的半导体测试结构的制作方法，其特征在于，所述核心图案的材料为氧化硅、氮化硅或者多晶硅。
8.根据权利要求5所述的半导体测试结构的制作方法，其特征在于，采用湿法工艺去除所述核心图案。
9.根据权利要求5所述的半导体测试结构的制作方法，其特征在于，所述侧墙的材料为氧化硅，氮化硅或者多晶硅，但与所述核心图案的材料不同。
10.根据权利要求5所述的半导体测试结构的制作方法，其特征在于，所述侧墙采用低压化学气相沉积或者低温原子层沉积的方式沉积形成。
11.根据权利要求5所述的半导体测试结构的制作方法，其特征在于，所述侧墙的宽度与所述第一有源区或所述第二有源区齿部垂直于柄部的条状部分的宽度相等。
CN202010344594.3A 2020-04-27 2020-04-27 半导体测试结构及其制作方法 Active CN111524875B (zh)

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