CN116600564A - 半导体结构的制造方法和半导体结构 - Google Patents

Abstract

本公开实施例涉及半导体制造技术领域，提供一种半导体结构及其制造方法，制造方法包括：提供包括阵列排布的有源结构以及间隔排布的堆叠结构的基底，堆叠结构沿水平方向贯穿有源结构，堆叠结构包括沿基底的厚度方向交替层叠的第一牺牲层和第二牺牲层；去除第一牺牲层，暴露出部分有源结构；以第二牺牲层为掩膜刻蚀暴露出的部分有源结构，以形成沿基底的厚度方向上相互间隔的多个凹槽；去除第二牺牲层以形成具有凹槽的字线沟槽；于字线沟槽内形成字线结构，字线结构具有位于凹槽内的凸起结构。通过形成具有凹槽的字线沟槽，以形成具有凸起结构的字线结构，增大字线结构与有源结构之间的接触面积，以增大沟道长度，改善短沟道效应引起的漏电现象。

Description

半导体结构的制造方法和半导体结构

技术领域

本公开实施例涉及半导体制造技术领域，特别涉及一种半导体结构的制造方法和半导体结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。

为提升动态随机存取存储器的集成度以加快器件的操作速度，动态随机存取存储器的产品线宽不断微缩以满足上述需求。而在产品线宽不断缩小的过程中，也会影响到器件本身的其他性能，特别是导致器件中容易出现漏电的现象。

发明内容

本公开实施例提供一种半导体结构的制造方法，旨在改善半导体结构中的漏电现象。

根据本公开一些实施例，本公开实施例提供一种半导体结构的制造方法，包括：提供基底，所述基底包括阵列排布的有源结构以及间隔排布的堆叠结构，所述堆叠结构沿水平方向贯穿所述有源结构，所述堆叠结构包括沿所述基底的厚度方向交替层叠的第一牺牲层和第二牺牲层；去除所述第一牺牲层，以暴露出部分所述有源结构；以所述第二牺牲层为掩膜刻蚀暴露出的部分所述有源结构，以形成沿所述基底的厚度方向上相互间隔的多个凹槽；去除所述第二牺牲层以形成具有所述凹槽的字线沟槽；于所述字线沟槽内形成字线结构，所述字线结构具有位于所述凹槽内的凸起结构。

在一些实施例中，所述提供基底，包括：提供衬底，所述衬底包括阵列排布的第一有源部和所述第一有源部之间的第一隔离结构；在所述衬底上依次形成堆叠结构、第二有源部以及第二隔离结构，且所述第二有源部位于所述第一有源部上，所述第二隔离结构位于所述第一隔离结构上，所述堆叠结构沿所述水平方向贯穿所述第二有源部和所述第二隔离结构，所述第一有源部和所述第二有源部构成所述有源结构。

在一些实施例中，所述在所述衬底上依次形成堆叠结构、第二有源部以及第二隔离结构，包括：在所述衬底上形成堆叠层，所述堆叠层包括沿所述厚度方向交替层叠的第一牺牲膜和第二牺牲膜；沿所述厚度方向刻蚀所述第一牺牲膜和所述第二牺牲膜，以在所述堆叠层中形成相互间隔的多个隔离沟槽，相邻所述隔离沟槽之间剩余的所述堆叠层作为所述堆叠结构；对所述第一有源部进行外延工艺，以在所述多个隔离沟槽中的所述第一有源部上形成所述第二有源部；在所述多个隔离沟槽中的所述第一隔离结构上形成所述第二隔离结构。

在一些实施例中，所述提供基底，包括：提供衬底，所述衬底包括阵列排布的初始有源部和位于所述初始有源部之间的初始隔离结构；在所述衬底中形成间隔排布的多个堆叠结构，剩余的初始有源部作为有源结构。

在一些实施例中，形成所述多个堆叠结构步骤包括：在所述衬底中形成间隔排布的多个初始沟槽，所述初始沟槽沿水平方向贯穿所述有源结构；在所述多个初始沟槽中形成第一牺牲膜；去除部分高度的所述多个初始沟槽中的所述第一牺牲膜，剩余的所述第一牺牲膜作为所述第一牺牲层；在所述多个初始沟槽中的所述第一牺牲层上形成第二牺牲膜；去除部分高度的所述多个初始沟槽中的第二牺牲膜，剩余的所述第二牺牲膜作为所述第二牺牲层；循环在所述多个初始沟槽中形成所述第一牺牲层和所述第二牺牲层，以形成所述多个堆叠结构。

在一些实施例中，所述第一牺牲膜覆盖所述多个初始沟槽的底部和侧壁，所述去除部分高度的所述多个初始沟槽中的所述第一牺牲膜，包括：在所述第一牺牲膜上形成填充所述多个初始沟槽的掩膜层；以所述掩膜层为掩膜，湿法刻蚀去除所述多个初始沟槽的侧壁上的所述第一牺牲膜；去除所述掩膜层。

在一些实施例中，所述去除第一牺牲层，包括：沿所述厚度方向，刻蚀贯穿所述堆叠结构，以在所述堆叠结构中形成字线沟槽，所述字线沟槽暴露出部分所述第一牺牲层和所述第二牺牲层；沿所述字线沟槽去除所述第一牺牲层。

在一些实施例中，所述于所述字线沟槽内形成字线结构，包括：在所述字线沟槽的内壁形成栅介质层；在所述栅介质层的表面沉积导电材料，以填充所述字线沟槽；去除所述字线沟槽外的所述导电材料，保留位于所述字线沟槽内的所述导电材料作为导电层；回刻蚀部分所述导电层；在剩余的所述导电层上形成介电层，所述介电层和剩余的所述导电层填充所述字线沟槽，所述栅介质层、导电层和介电层构成所述字线结构。

根据本公开一些实施例，本公开实施例还提供一种半导体结构，包括：基底，所述基底包括阵列排布的有源结构和位于所述有源结构之间的隔离结构；字线沟槽，所述字线沟槽沿水平方向贯穿所述有源结构，且所述字线沟槽包括位于所述有源结构中的第一字线沟槽和位于所述隔离结构中的第二字线沟槽；所述第一字线沟槽的侧壁上具有沿所述基底的厚度方向上相互间隔的多个凹槽；字线结构，所述字线结构位于所述字线沟槽内，所述字线结构具有位于所述凹槽内的凸起结构。

在一些实施例中，沿所述基底的厚度方向上，所述多个凹槽按照等间距相互间隔。

在一些实施例中，所述第二字线沟槽的侧壁垂直于所述基底上表面；位于所述第一字线沟槽中的所述字线结构的最小宽度与位于所述第二字线沟槽中的所述字线结构的宽度相同；位于所述第一字线沟槽中的所述字线结构于所述凸起结构处的宽度大于位于所述第二字线沟槽中的所述字线结构的宽度。

在一些实施例中，所述字线结构包括：栅介质层，所述栅介质层位于所述字线沟槽的表面；栅介质层，所述栅介质层位于所述第一字线沟槽的表面；导电层和介电层，所述导电层和介电层填充所述字线沟槽，且所述导电层和介电层依次层叠。

本公开实施例提供的技术方案至少具有以下优点：在本公开实施例提供的半导体结构的制造方法中，通过形成具有凹槽的字线沟槽，使得在字线沟槽中形成的字线结构也相应具有凸起结构，使得字线结构与有源结构之间的接触面积得到增大，增大了沟道长度，改善了短沟道效应引起的漏电现象。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图7是本公开一实施例提供的一种半导体结构的制造方法对应的各个步骤的结构示意图；

图8是图1所示的结构示意图所对应的俯视示意图；

图9是图7所示的结构示意图所对应的俯视示意图；

图10至图13是本公开一实施例提供的一种提供基底的步骤中包含的各个步骤的结构示意图；

图14至图21是本公开另一实施例提供的一种提供基底的步骤中包含的各个步骤的结构示意图。

具体实施方式

由背景技术可知，在动态随机存取存储器的产品线宽不断缩小的过程中，也会影响到器件本身的其他性能，特别是导致器件中容易出现漏电的现象。

分析发现，导致上述现象产生的原因在于，动态随机存取存储器的产品线宽不断缩小的过程中，存储器的单元晶体管的沟道长度也随着缩小，导致出现了一定的短沟道效应，致使漏电现象的产生。

本公开实施例提供一种半导体结构的制造方法，通过形成具有凹槽的字线沟槽，使得在字线沟槽中形成的字线结构也相应具有凸起结构，使得字线结构与有源结构之间的接触面积得到增大，增大了沟道长度，改善了短沟道效应引起的漏电现象。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1-图7为本公开一实施例提供的一种半导体结构的制造方法对应的各个步骤的结构示意图。

参考图1，提供基底100，基底100包括阵列排布的有源结构101以及间隔排布的堆叠结构102，堆叠结构102包括沿基底100的厚度方向交替层叠的第一牺牲层112和第二牺牲层122，基底100的厚度方向为图1所示的z方向。参考图8，图8是图1中所示的结构示意图所对应的俯视示意图，也即图8中b-b处的剖面示意图为图1中所示的结构示意图。如图8所示，堆叠结构102沿水平方向贯穿有源结构101，水平方向为图8中所示的x方向。

参考图3，去除第一牺牲层112，以暴露出部分有源结构101。

参考图4，以第二牺牲层122为掩膜刻蚀暴露出的部分有源结构101，以形成沿基底100的厚度方向上相互间隔的多个凹槽114；

参考图5，去除第二牺牲层122以形成具有凹槽114的字线沟槽104；

参考图7，于字线沟槽104内形成字线结构，字线结构具有位于凹槽114内的凸起结构116。

在本公开实施例提供的半导体结构的制造方法中，通过形成具有凹槽114的字线沟槽104，使得在字线沟槽104中形成的字线结构也相应具有凸起结构116，使得字线结构与有源结构101之间的接触面积得到增大，增大了沟道长度，改善了短沟道效应引起的漏电现象。而且当该半导体结构作为动态随机存取存储器时，可以提高相应的字线控制能力。

其中，第一牺牲层112和第二牺牲层122的材料不同。对于第一牺牲层112和第二牺牲层122，通过选择不同的材料，使得第一牺牲层112和第二牺牲层122在同一刻蚀条件下，可以出现不同的被刻蚀速率。例如，在本实施例中，使得第一牺牲层112的刻蚀速率大于第二牺牲层122的刻蚀速率，从而使得第一牺牲层112被去除后，而第二牺牲层122仍被保留。

在一些实施例中，第一牺牲层112的材料可以是多晶硅。第二牺牲层122的材料可以是氮化硅、氧化硅、氮氧化硅以及碳化硅中的任一种。隔离结构103的材料可以是氧化硅。有源结构101的材料可以是硅。需要说明的是，如果第一牺牲层112的材料选择多晶硅，有源结构101的材料选择硅，由于多晶硅和硅有相似的刻蚀选择比，那么在去除第一牺牲层112之后，可以直接沿着去除第一牺牲层112后留下的空隙，利用与刻蚀第一牺牲层112时相同的刻蚀液，继续刻蚀有源结构101。在一种实施例中，第一牺牲层112的材料选择多晶硅，有源结构101的材料选择硅时，刻蚀第一牺牲层112和有源结构101的刻蚀液可以是包含硝酸(HNO3)和氢氟酸(HF)的混合液。

在一种实施例中，去除第一牺牲层112，包括：参考图2，沿厚度方向，刻蚀贯穿堆叠结构102，以在堆叠结构102中形成字线沟槽104，字线沟槽104暴露出部分第一牺牲层112和第二牺牲层122；沿字线沟槽104去除第一牺牲层112。

具体地，可通过湿法刻蚀工艺刻蚀去除第一牺牲层112。由于第一牺牲层112和第二牺牲层122的材料不同，通过选择对第一牺牲层112和第二牺牲层122具有不同刻蚀速率的刻蚀液，通过较快的刻蚀速度刻蚀去除第一牺牲层112。

在一种实施例中，于字线沟槽104内形成字线结构，参考图6-图7，包括：在字线沟槽104的内壁形成栅介质层105；在栅介质层105的表面沉积导电材料，以填充字线沟槽104；去除字线沟槽104外的导电材料，保留位于字线沟槽104内的导电材料作为导电层106；回刻蚀部分导电层106；在剩余的导电层106上形成介电层107，介电层107和剩余的导电层106填充字线沟槽104，栅介质层105、导电层106和介电层107构成字线结构。

在一种实施例中，栅介质层105可以直接通过热氧化的方式在有源结构101上生长形成。在其他实施例中，栅介质层105也可以直接通过原子层沉积工艺的方式在有源结构101上沉积形成。本实施例中，栅介质层105的可以是氧化硅。在其他一些实施例中，还可以利用高K(介电常数K大于7)介质材料替代所述氧化硅材料，常用的高K介质材料包括Ta2O5、TiO2、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2或其它组分的金属氧化物。

继续参考图1，基底100上还可以进一步包括隔离结构103，隔离结构103用于将有源结构101与周围环境隔开。基底100上还包括位于基底100中的隔离沟槽(图中未示出)，隔离结构103为填充在隔离沟槽中的隔离材料。

在一种实施例中，参考图10和图13，提供基底100，包括：参考图10，提供衬底100’，衬底100’包括阵列排布的第一有源部111和第一有源部111之间的第一隔离结构113；参考图13，在衬底100’上依次形成堆叠结构102、第二有源部121以及第二隔离结构123，且第二有源部121位于第一有源部111上，第二隔离结构123位于第一隔离结构113上，堆叠结构102沿水平方向贯穿第二有源部121和第二隔离结构123，第一有源部111和第二有源部121构成有源结构101。

参考图11至图13，在衬底100'依次形成堆叠结构102、第二有源部121以及第二隔离结构123，包括：参考图11，在衬底100’上形成堆叠层102’，堆叠层102’包括沿厚度方向交替层叠的第一牺牲膜112’和第二牺牲膜122’；参考图12，沿厚度方向刻蚀第一牺牲膜112’和第二牺牲膜122’，以在堆叠层102’中形成相互间隔的多个隔离沟槽132，相邻隔离沟槽132之间剩余的堆叠层102’作为堆叠结构102；参考图13，对第一有源部111进行外延工艺，以在多个隔离沟槽132中的第一有源部111上形成第二有源部121；在多个隔离沟槽132中的第一隔离结构113上形成第二隔离结构123。

需要说明的是，在一种实施例中，隔离沟槽132的宽度可以根据外延工艺的工艺过程来进行设置。例如，为了避免工艺过程中工艺条件的波动，导致形成的第二有源部121在水平方向上短接，因此，隔离沟槽132的宽度可以根据需要进行适当扩大。或者，在其他实施例中，减小位于第一隔离结构113上的堆叠结构102的水平宽度。或者，在其他实施例中，在外延工艺后，在第二有源部121的顶部保护，进行侧壁的湿法刻蚀，去除第二有源部121间在水平方向上短接的部分。或者采用交替外延和刻蚀的过程，避免第二有源部121间在水平方向上短接。

具体地，衬底100’可包括硅衬底、外延硅衬底、硅锗衬底或硅覆绝缘衬底等半导体衬底，但不以此为限。由于第二有源部121是第一有源部111通过外延工艺形成，第一有源部111和第二有源部121具有相同的晶格排列。第一牺牲膜112’和第二牺牲膜122’可以通过化学气相沉积、物理气相沉积以及原子层沉积工艺中任一种工艺在衬底100’上沉积形成。在第二有源部121外延生长一定高度之后，第二隔离结构123可以通过原子层沉积工艺在第一隔离结构113上形成，第二隔离结构123还填充第二有源部121和堆叠结构102之间的空隙。

在一种实施例中，形成相互间隔的多个隔离沟槽132的方法可以包括：在堆叠层102’上形成一层硬掩膜层，之后在硬掩膜层上涂敷一层光刻胶，之后通过曝光加显影的方式在光刻胶上定义出用于形成隔离沟槽132的图案，之后将光刻胶上的图案转移到硬掩膜层上，之后利用图形化的硬掩膜层为掩膜，刻蚀堆叠层102’形成隔离沟槽132。

一种实施例中，硬掩膜层包括叠层设置的有机掩膜材料层和硬掩膜材料层。通常采用含碳有机材料形成所述有机掩膜材料层；采用氮化硅、氮氧化硅、碳氮化硅、金属氮化物、金属氧化物和金属碳化物中的一种或多种形成所述硬掩膜材料层，优选为氮化硅(SiN)，因为氮化硅材料具有易获取、成本低、制造方法成熟等优点。

在另一种实施例中，参考图14和图1，提供基底100，包括：参考图14，提供衬底100’，衬底100’包括阵列排布的初始有源部101’和位于初始有源部101’之间的初始隔离结构103’；参考图1，在衬底100’中形成间隔排布的多个堆叠结构102，剩余的初始有源部101’作为有源结构101。

形成多个堆叠结构102步骤包括：参考图15，在衬底100’中形成间隔排布的多个初始沟槽108，初始沟槽108沿水平方向贯穿有源结构101；参考图16，在多个初始沟槽108中形成第一牺牲膜112’；参考图18，去除部分高度的多个初始沟槽108中的第一牺牲膜112’，剩余的第一牺牲膜112’作为第一牺牲层112；参考图19，在多个初始沟槽108中的第一牺牲层112上形成第二牺牲膜122’；参考图21，去除部分高度的多个初始沟槽108中的第二牺牲膜122’，剩余的第二牺牲膜122’作为第二牺牲层122；循环在多个初始沟槽中形成第一牺牲层112和第二牺牲层122，以形成如图1所示的多个堆叠结构102。

参考图16，第一牺牲膜112’覆盖多个初始沟槽108的底部和侧壁，在一种实施例中，去除部分高度的多个初始沟槽108中的第一牺牲膜112’，包括：参考图17，在第一牺牲膜112’上形成填充多个初始沟槽108的掩膜层109；以掩膜层109为掩膜，湿法刻蚀去除多个初始沟槽108的侧壁上的第一牺牲膜112’；去除掩膜层109。

具体地，掩膜层109的材料不同于第一牺牲膜112’的材料，可以通过对第一牺牲膜112’具有较强选择性的刻蚀液，对第一牺牲膜112’进行刻蚀。通过控制刻蚀的时间，可以控制相应刻蚀的深度。由于掩膜层109的掩膜作用，位于初始沟槽108底部的第一牺牲膜112’不会被刻蚀到，因此，在刻蚀过程中会沿厚度方向刻蚀第一牺牲膜112’，即初始沟槽108侧壁上的第一牺牲膜112’会被刻蚀掉，而保留位于多个初始沟槽108的底部上的第一牺牲膜112’。

需要说明的是，在多个初始沟槽108中形成第一牺牲膜112’时，第一牺牲膜112’还形成于有源结构101上。在一种实施例中，在第一牺牲膜112’上形成填充多个初始沟槽108的掩膜层109之后，可以通过化学机械研磨工艺的方式将形成于有源结构101上的第一牺牲膜112’去除，以如图17所示，使得第一牺牲膜112’只覆盖于多个初始沟槽108的底部和侧壁。在其他实施例中，也可以在第一牺牲膜112’上形成填充多个初始沟槽108的掩膜层109之后，直接对第一牺牲膜112’进行刻蚀，从而也可以先去除形成于有源结构101上的第一牺牲膜112’。

参考图19，第二牺牲膜122’覆盖多个初始沟槽108的侧壁和第一牺牲层112上，在一种实施例中，去除部分高度的多个初始沟槽108中的第二牺牲膜122’，包括：参考图20，在第二牺牲膜122’上形成填充多个初始沟槽108的掩膜层110；以掩膜层110为掩膜，湿法刻蚀去除多个初始沟槽108的侧壁上的第二牺牲膜122’；去除掩膜层110。

具体地，掩膜层110的材料不同于第二牺牲膜122’的材料，可以通过对第二牺牲膜122’具有较强选择性的刻蚀液，对第二牺牲膜122’进行刻蚀。通过控制刻蚀的时间，可以控制相应刻蚀的深度。由于掩膜层110的掩膜作用，位于第一牺牲膜112’上的第二牺牲膜122’不会被刻蚀到，因此，在刻蚀过程中会沿厚度方向刻蚀第二牺牲膜122’，即初始沟槽108侧壁上的第二牺牲膜122’会被刻蚀掉，而保留位于第一牺牲膜112’上的第二牺牲膜122’。

需要说明的是，在多个初始沟槽108中的第一牺牲层112上形成第二牺牲膜122’时，第二牺牲膜122’还形成于有源结构101上。在一种实施例中，在第二牺牲膜122’上形成填充多个初始沟槽108的掩膜层110之后，可以通过化学机械研磨工艺的方式将形成于有源结构101上的第二牺牲膜122’去除，以如图20所示，使得第二牺牲膜122’只覆盖于多个初始沟槽108的侧壁和第一牺牲层112上。在其他实施例中，也可以在第二牺牲膜122’上形成填充多个初始沟槽108的掩膜层110之后，直接对第二牺牲膜122’进行刻蚀，从而也可以先去除形成于有源结构101上的第二牺牲膜122’。

根据本公开一些实施例，本公开实施例还提供一种半导体结构，该半导体结构可通过上述的制造方法来形成。参考图7，该半导体结构包括：基底100，基底100包括阵列排布的有源结构101和位于有源结构101之间的隔离结构103。参考图5，半导体结构还包括字线沟槽104，字线沟槽104沿水平方向贯穿有源结构101，且字线沟槽104包括位于有源结构101中的第一字线沟槽1041和位于隔离结构中的第二字线沟槽1042。第一字线沟槽1041的侧壁上具有沿基底100的厚度方向上相互间隔的多个凹槽114。该半导体结构还包括字线结构，字线结构位于字线沟槽104内，字线结构具有位于凹槽114内的凸起结构116。

在本公开实施例提供的半导体结构中，通过对字线结构进行设计，使得位于凹槽114中的字线结构也具有相应的凸起结构116，使得字线结构与有源结构101之间的接触面积得到增大，增大了沟道长度，改善了短沟道效应引起的漏电现象。而且当该半导体结构作为动态随机存取存储器时，可以提高相应的字线控制能力。

在一些实施例中，参考图5，凹槽114的底部和侧壁可以是平面。在其他实施例中，凹槽114的底部和/或侧壁可以是曲面，从而使得相应的凸起结构116形成具有带有弧度的结构轮廓，可以避免尖端效应产生的漏电。在对应的制造方法中，可以通过控制刻蚀的条件，如刻蚀有源结构101的时间和刻蚀液的成分来控制形成的凹槽114的形状。

在一些实施例中，沿基底100的厚度方向上，多个凹槽114按照等间距相互间隔。

在一些实施例中，沿基底100的厚度方向上，相邻两个凹槽114之间的间距逐渐递增。在对应的制造方法在中，可以通过控制形成的每层的第二牺牲层122的厚度，使得每层第二牺牲层122的厚度从顶层到底层逐渐递减，从而使得相邻两个凹槽114之间的间距逐渐递增。在一些实施例中，参考图5，第二字线沟槽1042的侧壁垂直于基底100上表面；参考图9，位于第一字线沟槽1041中的字线结构的最小宽度与位于第二字线沟槽1042中的字线结构的宽度相同，均为d1；参考图9，位于第一字线沟槽1041中的字线结构于凸起结构处的宽度d2大于位于第二字线沟槽中的字线结构的宽度d1。

在一些实施例中，参考图7，字线结构包括：栅介质层105，栅介质层105位于第一字线沟槽104的表面；导电层106和介电层107，导电层106和介电层107填充字线沟槽104，且导电层106和介电层107依次层叠。

在一种实施例中，导电层107可以包括金属材料层。本实施例中，金属材料层包括钨、钴、锰、铌、镍、钼等导电性良好的金属材料一种或多种。

在其他一些实施例中，导电层107包括堆叠的金属材料层和半导体导电材料层。本实施例中，半导体导电材料层的材料包括多晶硅、锗化硅，砷化镓、磷化镓、硫化镉、硫化锌中的任一种或其任意组合。半导体导电材料层与所述金属材料层共同构成双功函数栅极。本实施例通过设置堆叠的导电层可有效解决栅诱导漏极泄漏电流(Gate-Induced-Drain-Leakage)问题。例如多晶硅层和钨层的相互层叠后的结构，可以降低栅感应漏极漏电流。

进一步地，导电层107还可以包括在金属材料层和半导体导电材料层之间的等电位介质层，利用等电位介质层作为金属阻挡层500防止金属材料层中的导电材料向半导体导电材料层扩散，同时使金属材料层与半导体导电材料层连通形成等电位，改善器件性能。本实施例中，可采用氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的任一种或其任意组合形成等电位介质层。

在一些实施例中，字线结构还包括金属阻挡层(图中未示出)，金属阻挡层位于栅介质层105与导电层106之间。本实施例中，金属阻挡层能够防止导电层106中的导电材料扩散至栅介质层105，导致影响栅介质层的性能。此外，金属阻挡层还具有增强导电层106与栅介质层105之间的粘附力的作用。

在本实施例中，半导体结构中还包括源/漏结构(图中未示出)，其中，源/漏结构与字线结构出现交叠的区域与该凸起结构所在的区域相互错开，从而可以通过更厚的栅介质层105来降低栅感应漏极漏电流。本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (12)

1.一种半导体结构的制造方法，其特征在于，包括：

提供基底，所述基底包括阵列排布的有源结构以及间隔排布的堆叠结构，所述堆叠结构沿水平方向贯穿所述有源结构，所述堆叠结构包括沿所述基底的厚度方向交替层叠的第一牺牲层和第二牺牲层；

去除所述第一牺牲层，以暴露出部分所述有源结构；

以所述第二牺牲层为掩膜刻蚀暴露出的部分所述有源结构，以形成沿所述基底的厚度方向上相互间隔的多个凹槽；

去除所述第二牺牲层以形成具有所述凹槽的字线沟槽；

于所述字线沟槽内形成字线结构，所述字线结构具有位于所述凹槽内的凸起结构。

2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述提供基底，包括：

提供衬底，所述衬底包括阵列排布的第一有源部和所述第一有源部之间的第一隔离结构；在所述衬底上依次形成堆叠结构、第二有源部以及第二隔离结构，且所述第二有源部位于所述第一有源部上，所述第二隔离结构位于所述第一隔离结构上，所述堆叠结构沿所述水平方向贯穿所述第二有源部和所述第二隔离结构，所述第一有源部和所述第二有源部构成所述有源结构。

3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述在所述衬底上依次形成堆叠结构、第二有源部以及第二隔离结构，包括：

在所述衬底上形成堆叠层，所述堆叠层包括沿所述厚度方向交替层叠的第一牺牲膜和第二牺牲膜；

沿所述厚度方向刻蚀所述第一牺牲膜和所述第二牺牲膜，以在所述堆叠层中形成相互间隔的多个隔离沟槽，相邻所述隔离沟槽之间剩余的所述堆叠层作为所述堆叠结构；

对所述第一有源部进行外延工艺，以在所述多个隔离沟槽中的所述第一有源部上形成所述第二有源部；

在所述多个隔离沟槽中的所述第一隔离结构上形成所述第二隔离结构。

4.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述提供基底，包括：

提供衬底，所述衬底包括阵列排布的初始有源部和位于所述初始有源部之间的初始隔离结构；

在所述衬底中形成间隔排布的多个堆叠结构，剩余的初始有源部作为有源结构。

5.根据权利要求4所述的半导体结构的制造方法，其特征在于，形成所述多个堆叠结构步骤包括：

在所述衬底中形成间隔排布的多个初始沟槽，所述初始沟槽沿水平方向贯穿所述有源结构；

在所述多个初始沟槽中形成第一牺牲膜；

去除部分高度的所述多个初始沟槽中的所述第一牺牲膜，剩余的所述第一牺牲膜作为所述第一牺牲层；

在所述多个初始沟槽中的所述第一牺牲层上形成第二牺牲膜；

去除部分高度的所述多个初始沟槽中的第二牺牲膜，剩余的所述第二牺牲膜作为所述第二牺牲层；

循环在所述多个初始沟槽中形成所述第一牺牲层和所述第二牺牲层，以形成所述多个堆叠结构。

6.根据权利要求5所述的半导体结构的制造方法，其特征在于，所述第一牺牲膜覆盖所述多个初始沟槽的底部和侧壁，所述去除部分高度的所述多个初始沟槽中的所述第一牺牲膜，包括：

在所述第一牺牲膜上形成填充所述多个初始沟槽的掩膜层；

以所述掩膜层为掩膜，湿法刻蚀去除所述多个初始沟槽的侧壁上的所述第一牺牲膜；

去除所述掩膜层。

7.根据权利要求1-6中任一项所述的半导体结构的制造方法，其特征在于，所述去除第一牺牲层，包括：

沿所述厚度方向，刻蚀贯穿所述堆叠结构，以在所述堆叠结构中形成字线沟槽，所述字线沟槽暴露出部分所述第一牺牲层和所述第二牺牲层；

沿所述字线沟槽去除所述第一牺牲层。

8.根据权利要求1-6中任一项所述的半导体结构的制造方法，其特征在于，所述于所述字线沟槽内形成字线结构，包括：

在所述字线沟槽的内壁形成栅介质层；

在所述栅介质层的表面沉积导电材料，以填充所述字线沟槽；

去除所述字线沟槽外的所述导电材料，保留位于所述字线沟槽内的所述导电材料作为导电层；

回刻蚀部分所述导电层；

在剩余的所述导电层上形成介电层，所述介电层和剩余的所述导电层填充所述字线沟槽，所述栅介质层、导电层和介电层构成所述字线结构。

9.一种半导体结构，其特征在于，包括：

基底，所述基底包括阵列排布的有源结构和位于所述有源结构之间的隔离结构；

字线沟槽，所述字线沟槽沿水平方向贯穿所述有源结构，且所述字线沟槽包括位于所述有源结构中的第一字线沟槽和位于所述隔离结构中的第二字线沟槽；所述第一字线沟槽的侧壁上具有沿所述基底的厚度方向上相互间隔的多个凹槽；

字线结构，所述字线结构位于所述字线沟槽内，所述字线结构具有位于所述凹槽内的凸起结构。

10.根据权利要求9所述的半导体结构，其特征在于，沿所述基底的厚度方向上，所述多个凹槽按照等间距相互间隔。

11.根据权利要求9所述的半导体结构，其特征在于，所述第二字线沟槽的侧壁垂直于所述基底上表面；位于所述第一字线沟槽中的所述字线结构的最小宽度与位于所述第二字线沟槽中的所述字线结构的宽度相同；位于所述第一字线沟槽中的所述字线结构于所述凸起结构处的宽度大于位于所述第二字线沟槽中的所述字线结构的宽度。

12.根据权利要求9-11任一项所述的半导体结构，其特征在于，所述字线结构包括：

栅介质层，所述栅介质层位于所述第一字线沟槽的表面；

导电层和介电层，所述导电层和介电层填充所述字线沟槽，且所述导电层和介电层依次层叠。