CN117835695A - 半导体结构的制备方法及半导体结构 - Google Patents

Abstract

本公开实施例涉及一种半导体结构的制备方法及半导体结构，半导体结构的制备方法包括：提供衬底；对衬底进行第一刻蚀工艺，以在衬底中形成阵列排布的多个第一沟槽；形成填充层，填充层填满多个所述第一沟槽；对衬底进行第二刻蚀工艺，以在衬底中形成沿第一方向延伸且沿第二方向间隔排布的多个第二沟槽，第二方向垂直于第一方向；其中，多个第一沟槽和多个第二沟槽联合在衬底中定义出沿第一方向延伸的多个有源区。本公开实施例有利于改善形成的有源区的形貌。

Description

半导体结构的制备方法及半导体结构

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构的制备方法及半导体结构。

背景技术

动态随机存储器(DRAM)是一种半导体存储器件，由许多存储单元构成。通常，一个存储单元包括一个电容器和一个晶体管。其中，晶体管包括栅极以及位于栅极两侧的院级以及漏极。晶体管的栅极、源极以及漏极位于半导体结构中的有源区中，有源区的漏极区域或者源极区域与电容器电接触，电容器用于存储数据信息。

然而，随着动态存储器的集成密度朝着更高的方向发展，对动态存储器阵列结构中的尺寸越来越小。因此，对半导体结构的制备方法提出了更高的要求。但是，目前在制备半导体结构的工艺过程中，形成的半导体结构中的有源区的形貌不佳，从而影响半导体结构的性能。

发明内容

本公开实施例提供一种半导体结构的制备方法及半导体结构，至少有利于目前在形成半导体结构的工艺过程中，形成的有源区的形貌不佳的问题。

本公开实施例提供一种半导体结构的制备方法，提供衬底；对所述衬底进行第一刻蚀工艺，以在所述衬底中形成阵列排布的多个第一沟槽；形成填充层，所述填充层填满多个所述第一沟槽；对所述衬底进行第二刻蚀工艺，以在所述衬底中形成沿第一方向延伸且沿第二方向间隔排布的多个第二沟槽，所述第二方向垂直于所述第一方向；其中，多个所述第一沟槽和多个所述第二沟槽联合在所述衬底中定义出沿所述第一方向延伸的多个有源区。

在一些实施例中，所述第一沟槽在所述第二方向上的宽度尺寸大于或等于所述有源区在所述第二方向上的尺寸。

在一些实施例中，所述第一沟槽在所述第二方向上的尺寸大于或等于相邻两个所述第二沟槽的相互靠近的边缘在所述第二方向上的间距，且小于或等于相邻两个所述第二沟槽的相互远离的边缘在所述第二方向上的间距。

在一些实施例中，所述第二沟槽在所述第二方向上的尺寸小于或等于所述有源区在所述第二方向上的尺寸。

在一些实施例中，所述第二沟槽在所述第二方向上的尺寸与所述有源区在所述第二方向上的尺寸的比值范围为0.8～1。

在一些实施例中，对所述衬底进行所述第一刻蚀工艺包括：在所述衬底顶面形成第一掩膜层；对所述第一掩膜层进行图案化工艺，形成多个第一开口，沿多个所述第一开口刻蚀去除部分所述衬底，以形成多个所述第一沟槽。

在一些实施例中，所述第一开口在所述第一方向上的尺寸小于或等于所述第一开口在所述第二方向上的尺寸。

在一些实施例中，多个所述第一开口排布为第一开口子阵列和第二开口子阵列，所述第一开口子阵列和所述第二开口子阵列均包括多行第一开口和多列第一开口，每行第一开口沿第三方向间隔排布，每列第一开口沿第四方向间隔排布，所述第一开口子阵列和所述第二开口子阵列在所述第三方向和所述第四方向上均错位排布，所述第三方向不同于所述第一方向及所述第二方向，所述第四方向垂直于所述第三方向，且在所述第一方向上相邻的两个第一开口分别属于所述第一开口子阵列和所述第二开口子阵列。

在一些实施例中，对所述第一掩膜层进行所述图案化工艺，包括：对所述第一掩膜层进行第一图案化工艺，形成贯穿所述第一掩膜层的所述第一开口子阵列；对剩余所述第一掩膜层进行第二图案化工艺，形成贯穿剩余所述第一掩膜层的所述第二开口子阵列。

在一些实施例中，所述第一开口在所述第一方向上的宽度尺寸为20nm～50nm，所述第一开口在所述第二方向上的宽度尺寸为30nm～60nm。

在一些实施例中，所述有源区在所述第一方向上的尺寸与所述有源区在所述第二方向上的尺寸的比值范围为5～10。

在一些实施例中，所述第一开口在所述衬底顶面的投影形状为椭圆形、菱形或者矩形中的一种。

在一些实施例中，对所述衬底进行所述第二刻蚀工艺包括：采用自对准双重图案化工艺或者自对准四重图案化工艺形成多个所述第二沟槽。

在一些实施例中，还包括：去除所述第一沟槽中的所述填充层；在多个所述第一沟槽和多个所述第二沟槽中填充绝缘层。

在一些实施例中，所述第一沟槽在所述衬底中的深度大于所述第二沟槽在所述衬底中的深度。

相应地，本公开实施例还提供一种半导体结构，采用上述任一项所述的半导体结构的制备方法制备而成，包括：衬底；位于所述衬底中的多个第一沟槽，且多个所述第一沟槽阵列排布；位于所述衬底中的多个第二沟槽，多个所述第二沟槽沿第一方向延伸，且沿第二方向间隔排布，所述第二方向垂直于所述第一方向；其中，多个所述第一沟槽和多个所述第二沟槽联合在所述衬底中定义出沿所述第一方向延伸的多个有源区。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构的制备方法的技术方案中，分别对衬底进行第一刻蚀工艺以及第二刻蚀工艺，以在衬底中形成第一沟槽以及第二沟槽，即使得形成第一沟槽以及第二沟槽的工艺分开进行，相较于在同一刻蚀工艺中同时形成第一沟槽以及第二沟槽而言，较大地减小了对衬底的刻蚀量，可以大大减小刻蚀负载效应，防止形成的有源区的两端刻蚀量较大，进而可以改善形成的有源区具有两头尖中间宽度的形貌的问题。此外，在进行第二刻蚀工艺之前，在第一沟槽中形成填充层，如此，使得填充层可以作为第一沟槽侧壁的掩膜，防止在进行第二刻蚀工艺的过程中，还对第一沟槽暴露的衬底进行再次刻蚀，从而可以进一步改善形成的有源区具有两端较尖的形貌的问题，进而增大有源区的面积，降低存储节点的接触电阻。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图19本公开一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。

具体实施方式

采用目前的制备工艺形成的半导体结构中，存在有源区的形貌不佳的问题。

分析发现，导致形成的有源区形貌不佳的问题之一在于，目前，在形成间隔排布的有源区的工艺中，需要对衬底进行刻蚀工艺。具体地，需要在衬底中形成多个第一义沟槽以及多个第二沟槽，其中，第一沟槽用于将一列有源区中相邻的两个有源区间隔开，第二沟槽用于将相邻的两列有源区间隔开。目前的制备工艺中，通常是在同一工艺步骤中，形成第一沟槽与第二沟槽。然而，由于刻蚀负载效应，导致在对衬底进行刻蚀以形成第一沟槽以及第二沟槽的过程中，对衬底的刻蚀量较大，尤其是对于第一沟槽与第二沟槽连通处的衬底而言，刻蚀负载效应加剧，即对于第一沟槽与第二沟槽连通处的衬底的刻蚀量会增大，而这一位置对应于形成的有源区的两个端部，进而会导致形成的有源区的两端尺寸较小，中间的尺寸较大的形貌。因此，使得形成的有源区的面积较小，进而导致与有源区两端电接触的导电结构与有源区之间的接触电阻较大，例如使得与有源区的端部电接触的电容器与有源区之间的接触电阻变大，从而使得存储节点的接触电阻变大，不利于提高半导体结构的性能。

本公开实施例提供一种半导体结构的制备方法，分别对衬底进行第一刻蚀工艺以及第二刻蚀工艺，以在衬底中形成第一沟槽以及第二沟槽，相较于在同一刻蚀工艺中同时形成第一沟槽与第二沟槽而言，大大减小了一次刻蚀工艺对衬底的刻蚀量，从而可以大大减小刻蚀负载效应，进而可以大大减小对第一沟槽与第二沟槽相连通处的衬底的刻蚀量，进而可以改善形成的有源区具有两端尺寸较小而中间尺寸较大的问题。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的半导体结构的制备方法中形成第一开口子阵列的步骤对应的俯视结构示意图，图2至图3为本公开一实施例提供的半导体结构的制备方法中不同步骤对应的沿图1中aa’方向的剖面结构示意图；图4为本公开一实施例提供的半导体结构的制备方法中形成第二子开口阵列的步骤对应的俯视结构示意图，图5至图8为本公开一实施例提供的半导体结构的制备方法中不同步骤对应的沿图4中aa’方向的剖面结构示意图；图9为本公开一实施例提供的半导体结构的制备方法中形成有源区的步骤对应的俯视结构示意图。

参考图1至图9，提供衬底100，对衬底100进行第一刻蚀工艺，以在衬底100中形成阵列排布的多个第一沟槽20；形成填充层107，填充层107填满多个第一沟槽20；对衬底100进行第二刻蚀工艺，以在衬底100中形成沿第一方向X延伸且沿第二方向Y间隔排布的多个第二沟槽21，第二方向Y垂直于第一方向X；其中，多个第一沟槽20和多个第二沟槽21联合在衬底100中定义出沿第一方向X延伸的多个有源区111。

衬底100可以为半导体衬底或者绝缘体上的硅衬底。在一些实施例中，衬底100可以为硅衬底。在另一些实施例中，衬底100还可以为锗衬底、锗化硅衬底或者碳化硅衬底等。

阵列排布的第一沟槽20中，包括多列沿第一方向X间隔排布的第一沟槽20，其中，多列第一沟槽20中，列的排布方向为第二方向Y。第二沟槽21沿第一方向X延伸，其中，第一沟槽20与第二沟槽21相连通，从而使得衬底100中形成的有源区111之间相互隔开。具体地，第二沟槽21位于相邻的两列沿第一方向X间隔排布的第一沟槽20之间。

衬底100中的有源区111阵列排布，其中，一列有源区111沿第一方向X间隔排布，多列有源区111中，列的排布方向为第二方向Y。第一沟槽20用于隔离沿第一方向X间隔排布的相邻的两个有源区111，即第一沟槽20侧壁露出有源区111的端面。第二沟槽21用于隔离沿第二方向Y相邻的两列有源区111，即第二沟槽21露出一列有源区111中，每一有源区111的其中一个侧面。

形成的第一沟槽20以及第二沟槽21露出衬底100，即第一沟槽20以及第二沟槽21均不贯穿衬底100。

在一些实施例中，对衬底100进行第一刻蚀工艺包括：在衬底100顶面形成第一掩膜层101。

在一些实施例中，在形成第一掩膜层101之前，在衬底100表面形成第一刻蚀阻挡层102，第一刻蚀阻挡层102的材料与第一掩膜层101的材料不同，从而可以利用对第一掩膜层101与第一刻蚀阻挡层102的刻蚀选择比，使得第一刻蚀工艺在后续形成第一开口后，即停止刻蚀。因此，设置第一刻蚀阻挡层102可以防止在第一掩膜层101中形成第一开口的工艺过程中，产生过刻蚀的问题，防止对衬底100造成工艺损伤。具体地，在一些实施例中，第一刻蚀阻挡层102的材料可以是氧化硅。

在一些实施例中，第一掩膜层101的材料选择为与衬底100具有高刻蚀选择比的材料，从而使得后续在沿第一掩膜层101中形成的第一开口对衬底100进行刻蚀的过程中，被第一掩膜层101所覆盖的衬底100不会刻蚀。具体地，在一些实施例中，第一掩膜层101的材料可以是多晶硅材料。

参考图4以及图6，对第一掩膜层101进行图案化工艺，形成多个第一开口1。对第一掩膜层101进行图案化工艺的方法可以包括：

在第一掩膜层101顶面形成第一级掩膜层，在一些实施例中，第一级掩膜层可以为第一硬掩膜层，第一硬掩膜层的材料可以包括碳层；在第一级掩膜层顶面形成第一光刻胶层；对第一光刻胶层进行图案化工艺，以在第一光刻胶层中形成第一级开口，第一级开口露出第一级掩膜层，用于定义第一开口1，其中，第一级开口的尺寸与第一开口1的尺寸相同；沿第一级开口对第一级掩膜层进行刻蚀工艺，刻蚀去除部分第一级掩膜层以及部分第一掩膜层101，以在第一掩膜层101中形成第一开口1，第一开口1露出第一刻蚀阻挡层102顶面。

在一些实施例中，第一级掩膜层还包括第一抗反射层，第一抗反射层位于第一硬掩膜层远离衬底100的表面。在一些实施例中，第一抗反射层的材料可以是氮氧化硅。

在形成第一开口1之后，沿多个第一开口1刻蚀去除部分衬底100，以形成多个第一沟槽20。在一些实施例中，可以采用干法刻蚀或者湿法刻蚀中的任一方法刻蚀去除部分衬底100。

参考图4，第一沟槽20的尺寸由第一开口1的尺寸决定。在一些实施例中，第一开口1在第一方向X上的尺寸小于或等于第一开口1在第二方向Y上的尺寸。如此，使得形成的第一沟槽20在第一方向X上的尺寸小于或等于第一沟槽20在第二方向Y上的尺寸。

例如，在一些实施例中，第一沟槽20在第一方向X上的尺寸小于第一沟槽20在第二方向Y上的尺寸。由于第一沟槽20用于隔离沿第一方向X间隔排布的相邻的两个有源区111，因此，设置形成的第一沟槽20在第一方向X上的尺寸较小，使得相邻的有源区111之间的距离较小，在衬底100的尺寸不变的情况下，使得有源区111在第一方向X上的长度较大。也就是说，第一沟槽20在第一方向X上的尺寸用于预先定义形成的有源区111在第一方向X上的长度，第一沟槽20在第二方向Y上的尺寸用于预先定义形成的有源区111在第二方向Y上的宽度。因此，设置第一开口1在第一方向X上的尺寸小于第一开口1在第二方向Y上的尺寸，将最终使得形成的有源区111在第一方向X上的长度增加，且在第二方向Y上的宽度增加，进而增大形成的有源区111的面积，从而可以减小存储节点的接触电阻，有利于提高数据的存储效率，改善半导体结构的性能。

此外，设置第一开口1在第二方向Y上的尺寸较大，如此，使得后续在进行第二刻蚀工艺之前，在第一沟槽20中形成的填充层107在第二方向Y上的尺寸较大，从而使得填充层107在第二方向Y上，覆盖的衬底100尺寸较大。因此，在后续进行第二刻蚀工艺时，填充层107所覆盖的衬底100将被保护，防止第二刻蚀工艺对填充层107所覆盖的衬底100进行二次刻蚀。而由于填充层107在第二方向Y上所覆盖的衬底100尺寸较大，可以使得后续形成的有源区111的端部在第二方向Y上的尺寸相较于有源区111的中部在第二方向Y上的尺寸不至于过小，进而可以改善形成的有源区111的端部尖而中部宽的问题。

在一些实施例中，第一开口1在第一方向X上的宽度尺寸为20nm～50nm，第一开口1在第二方向Y上的宽度尺寸为30nm～60nm。设置第一开口1在第一方向X上的宽度尺寸在这个范围内，既可以使得第一开口1在第一方向X上的宽度较小，从而使得在第一方向X相邻的有源区111之间的间隙较小，有利于为形成有源区111提供较多的空间，进而可以增大有源区111在第一方向X上的长度尺寸。并且，设置第一开口1在第一方向X上的宽度尺寸在这个范围内，使得第一开口1在第一方向X上的宽度尺寸也不至于过小，进而使得基于第一开口1形成的第一沟槽20在第一方向X上的宽度不至于过小，使得第一沟槽20对沿第一方向X相邻的两个有源区111具有较好的隔离性能。

另外，设置第一开口1在第二方向Y上的宽度尺寸在这个范围内，一方面使得第一开口1在第二方向Y上的宽度尺寸较大，进而使得基于第一开口1形成的第一沟槽20在第二方向Y上的宽度较大，使得由第一沟槽20定义出的有源区111的第二方向Y上的宽度较大，从而可以增大有源区111的尺寸。并且，在这个范围内，在第一沟槽20中形成的填充层107在第二方向Y上的尺寸较大，从而使得填充层107在第二方向Y上，覆盖的衬底100尺寸较大，防止第一沟槽20侧壁露出的衬底100在第二方向Y上的刻蚀量过大而导致形成的有源区111的两端在第二方向Y上的尺寸过小的问题，有利于改善有源区111的形貌，使得有源区111的两端与有源区111的中部的宽度尺寸差别不会过大。另一方面，在这个范围内，使得第一开口1在第二方向Y上的宽度尺寸不至于过大，从而可以为后续形成第二沟槽21提供足够的空间，使得第二沟槽21对沿第二方向Y相邻的两列有源区111起到较好的隔离作用。

由于第一开口1在第一方向X上的尺寸小于第一开口1在第二方向Y上的尺寸，进而使得形成的有源区111在第一方向X上的长度较大，且在第二方向Y上的宽度较大。基于此，在一些实施例中，有源区111在第一方向X上的尺寸与有源区111在第二方向Y上的尺寸的比值范围为5-10。具体地，在一些实施例中，有源区111在第二方向Y上的尺寸指的是有源区111的中部在第二方向Y上的尺寸。

在一些实施例中，第一开口1在衬底100顶面的投影形状为椭圆形、菱形或者矩形中的一种。

具体地，在一些实施例中，第一开口1在衬底100顶面的投影形状可以为椭圆形，椭圆形的长径方向为第二方向Y，椭圆形的短径方向为第一方向X。椭圆形的图案可以简化图案化工艺的难度。

在一些实施例中，多个第一开口1排布为第一开口子阵列和第二开口子阵列，第一开口子阵列和第二开口子阵列均包括多行第一开口1和多列第一开口1，每行第一开口1沿第三方向间隔排布，每列第一开口1沿第四方向间隔排布，第一开口子阵列和第二开口子阵列在第三方向和第四方向上均错位排布，第三方向不同于第一方向X及第二方向Y，第四方向垂直于第三方向，且在第一方向X上相邻的两个第一开口1分别属于第一开口子阵列和第二开口子阵列。

参考图4，具体地，将第一开口子阵列中的每一第一开口1命名为第一子开口4，将第二开口子阵列中的每一第一开口1命名为第二子开口6。每行第一子开口4沿第三方向Z间隔排布，每列第一子开口4沿第四方向W间隔排布；每行第二子开口6沿第三方向Z间隔排布，每列第二子开口6沿第四方向W间隔排布。其中，一行第一子开口4与一行第二子开口6沿第三方向Z交替排布，且一行第一子开口4与一行第二子开口6错位排布；一列第一子开口4与一列第二子开口6沿第四方向W交替排布，且一列第一子开口4与一列第二子开口6错位排布。

参考图1至图6，例如，在一些实施例中，当多个第一开口包括第一开口子阵列以及第二开口子阵列时，对第一掩膜层101进行图案化工艺，包括：参考图1至图3，对第一掩膜层101进行第一图案化工艺，形成贯穿第一掩膜层101的第一开口子阵列；参考图4至图6，对剩余第一掩膜层101进行第二图案化工艺，形成贯穿剩余第一掩膜层101的第二开口子阵列。也就是说，分别进行两次图案化工艺，以在第一掩膜层101中形成阵列排布的第一开口1。由于第一开口子阵列与第二开口子阵列的排布方式较为简单，即行与列之间垂直，且第一开口子阵列中的每一行对齐排布，且第二开口子阵列中的每一行对齐排布，从而可以降低图案化工艺的难度，使得形成的第一开口子阵列与第二开口子阵列中的第一开口1的排布符合预期。因此，分别在第一掩膜层101中形成第一开口子阵列与第二开口子阵列，有利于提高形成的第一开口1的阵列排布的规则程度，进而使得后续由第一沟槽20定义的有源区111的规则排布程度较高，提高后续在半导体结构中布线的精确度，提高良率。

在一些实施例中，进行第一图案化工艺与进行第二图案化工艺的方法可以包括：

进行第一图案化工艺：参考图1以及图2，在第一掩膜层101表面形成第一级子掩膜层103；在第一级子掩膜层103的顶面形成第一子光刻胶层104；对第一子光刻胶层104进行图案化工艺，以在第一子光刻胶层104中形成第一级子开口3，第一级子开口3露出第一级子掩膜层103的顶面，第一级子开口3用于定义第一子开口4，第一级子开口3的尺寸与第一子开口4的尺寸相同；参考图2以及图3，沿第一级子开口3对第一级子掩膜层103进行刻蚀工艺，刻蚀去除部分第一级子掩膜层103以及部分第一掩膜层101，以在第一掩膜层101中形成第一子开口4，多个第一子开口4用于构成第一开口子阵列。在一些实施例中，第一级子掩膜层103可以包括沿远离衬底100方向依次堆叠的第一级子硬掩膜层11以及第一级子抗反射层12，在一些实施例中，第一级子硬掩膜层11的材料可以为碳材料，第一级子抗反射层12的材料可以为氮氧化硅。

在进行第一图案化工艺之后，去除第一子光刻胶层104以及第一级子掩膜层103。

参考图4至图6，进行第二图案化工艺：参考图4以及图5，在剩余部分第一掩膜层101顶面以及第一子开口4(参考图3)中形成第二级子掩膜层105，第二级子掩膜层105填充满第一子开口4；在第二级子掩膜层105顶面形成第二子光刻胶层106；对位于第一掩膜层101顶面的第二子光刻胶层106进行图案化工艺，以在第二子光刻胶层106中形成第二级子开口5，第二级子开口5露出第二级子掩膜层105的顶面，第二级子开口5用于定义第二子开口6，第二级子开口5的尺寸与第二子开口6的尺寸相同；沿第二级子开口5对第二级子掩膜层105进行刻蚀工艺，刻蚀去除部分第二级子掩膜层105以及部分第一掩膜层101，以在第一掩膜层101中形成第二子开口6，多个第二子开口6用于构成第二开口子阵列。在一些实施例中，第二级子掩膜层105可以包括沿远离衬底100方向依次堆叠的第二级子硬掩膜层13以及第二级子抗反射层14。在一些实施例中，第二级子硬掩膜层13的材料可以是碳材料，第二级子抗反射层的材料可以是氮氧化硅。

参考图7，在进行第二图案化工艺之后，沿第一开口1对衬底100进行刻蚀以在衬底100中形成多个阵列排布的第一沟槽20。

参考图8，在对衬底100进行第二刻蚀工艺之前，在第一沟槽20中形成填充层107，填充层107填满多个第一沟槽20。填充层107位于第一沟槽20中，可以对第一沟槽20侧壁露出的衬底100进行保护作用，使得在进行第二刻蚀工艺的过程中，不会对第一沟槽20侧壁的衬底100再次进行刻蚀，从而可以进一步改善刻蚀负载效应，在一些实施例中，可以采用沉积工艺形成填充层107。在一些实施例中，填充层107的顶卖与衬底100顶面齐平，如此，使得后续在进行第二刻蚀工艺的过程中，形成的第二掩膜层可以均匀且平整地沉积于衬底100以及填充层107顶面，有利于提高第二刻蚀工艺形成第二开口的良率。

在形成填充层107之后，参考图9至图19，进行第二刻蚀工艺，以在衬底100中形成第二沟槽21。在一些实施例中，对衬底100进行第二刻蚀工艺包括：采用自对准双重图案化(SADP)工艺或者自对准四重图案化(SAQP)工艺形成多个第二沟槽21。

例如，在一些实施例中，第二刻蚀工艺包括：在衬底100顶面以及填充层107顶面形成第二掩膜层。在一些实施例中，在形成第一掩膜层101之前，在衬底100顶面形成第二刻蚀阻挡层，第二刻蚀阻挡层用于防止第二刻蚀工艺对衬底100发生过刻蚀的问题。在一些实施例中，第二刻蚀阻挡层的材料可以是氧化硅。在一些实施例中，为了节省工艺流程，可以采用第一刻蚀工艺结束之后，在衬底100顶面剩余的第一刻蚀阻挡层102作为第二刻蚀阻挡层。在一些实施例中，第一刻蚀工艺结束之后，位于第一刻蚀阻挡层102顶面的剩余的第一掩膜层101可以保留，在第二刻蚀工艺结束之后，与第二掩膜层一起去除，从而可以节省工艺流程。

参考图10，形成第二掩膜层108。在一些实施例中，第二掩膜层108至少包括一层第二抗反射层以及硬掩膜层。例如，在一些实施例中，第二掩膜层108可以包括沿远离衬底100方向依次堆叠设置的第一子抗反射层31、第一硬掩膜层34、第二子抗反射层32、第二硬掩膜层35以及第三子抗反射层33。在一些实施例中，第一子抗反射层31、第二子抗反射层32与第三子抗反射层33的材料可以相同，例如可以均为氮氧化硅；第一硬掩膜层34与第二硬掩膜层35的材料可以相同，例如可以均为碳材料。

图10至图19为本公开一实施例提供的半导体结构的制备方法中不同步骤对应的沿图9中bb’方向的剖面结构示意图。

参考图11至图19，对第二掩膜层108进行图案化工艺，具体包括：参考图11，在第二掩膜层108顶面形成第二光刻胶层112；对第二光刻胶层112进行图案化工艺，露出第三子抗反射层33的顶面，图形化的第二光刻胶层112定义出第一级开口；参考图12，对暴露出顶面的第三子抗反射层33顶面进行刻蚀工艺，直至刻蚀至第二硬掩膜层35顶面，继续对第二硬掩膜层35进行刻蚀，以形成贯穿第三子抗反射层33以及第二硬掩膜层35的第一级开口7；去除剩余第二光刻胶层112以及剩余第三子抗反射层33，剩余第二硬掩膜层35相互分立，并将剩余第二硬掩膜层35命名为第二子硬掩膜层40。相邻的两个第二子硬掩膜层40之间形成第一级开口7。

参考图13，在形成第一级开口7之后，在第二子抗反射层32顶面、第二子硬掩膜层40侧壁以及第二子硬掩膜层40顶面形成第一牺牲层109，第一牺牲层109可以用于作为后续对第一硬掩膜层34进行刻蚀的掩膜。在一些实施例中，第一牺牲层109的材料选择为与第二硬掩膜层35的刻蚀选择比较大的材料，如此，使得后续在去除第二硬掩膜层35时，还可以保留第一牺牲层109较为完整的形貌，使得第一牺牲层109可以作为掩膜。在一些实施例中，第一牺牲层109的材料可以为氧化硅。

参考图13以及图14，在形成第一牺牲层109之后，对位于第二子硬掩膜层40顶面以及第二子抗反射层32顶面进行刻蚀工艺，以去除位于第二子硬掩膜层40顶面以及第二子抗反射层32顶面的第一牺牲层109，剩余第一牺牲层109位于第二子硬掩膜层40侧壁，形成第一侧墙51。利用第二子硬掩膜层40、第一侧墙51与第二子抗反射层32的刻蚀选择比，选择性去除第二子硬掩膜层40，形成多个相互分立的第一侧墙51，相邻的第一侧墙51之间露出第二子抗反射层32的顶面。

参考图15，以第一侧墙51(参考图14)为掩膜，对暴露出顶面的第二子抗反射层32(参考图14)进行刻蚀，直至露出第一硬掩膜层34(参考图14)的顶面，继续对露出顶面的第一硬掩膜层34进行刻蚀，以形成贯穿第二子抗反射层32(参考图14)以及第一硬掩膜层34(参考图14)的第二级开口8。剩余第一硬掩膜层34相互分立，命名为第一子硬掩膜层41，相邻的第一子硬掩膜层41露出第一子抗反射层31顶面。不难发现，本公开实施例中，首先形成第一级开口7，并基于第一级开口7形成第二级开口8，相较于一次形成第二级开口8而言，可以大大减少每一次刻蚀的刻蚀量，进而减小刻蚀负载效应，有利于使得形成的第二开口具有较好的形貌。

参考图16，形成第二级开口8之后，去除第一侧墙51(参考图14)以及剩余第二子抗反射层32(参考图14)，在第一子抗反射层31顶面、第一子硬掩膜层41顶面以及第一子硬掩膜层41侧壁形成第二牺牲层110，第二牺牲层110用于作为后续形成第二开口的基础。在一些实施例中，第二牺牲层110的材料可以为氧化硅。

参考图17，去除位于第一子硬掩膜层41(参考图16)顶面以及第一子抗反射层31顶面的第二牺牲层110，剩余第二牺牲层110位于第一子硬掩膜层41(参考图16)侧壁，形成第二侧墙52；去除剩余第一子硬掩膜层41(参考图16)，以形成多个相互分立的第二侧墙52，相邻的第二侧墙52之间露出第一子抗反射层31顶面，且相邻的第二侧墙52之间形成第二开口2，第二开口2在衬底100顶面的正投影位于部分衬底100顶面，第二开口2用于定义后续形成的第二沟槽21。

参考图18，沿第二开口2(参考图17)对第一子抗反射层31进行刻蚀，直至露出第一刻蚀阻挡层102(第二刻蚀阻挡层)，对第一刻蚀阻挡层102继续进行刻蚀，直至露出衬底100顶面，对露出的衬底100顶面继续进行刻蚀，直至形成具有预设厚度的第二沟槽21。

在形成第二沟槽21之后，去除剩余第二侧墙52、剩余第一子抗反射层31以及剩余第一掩膜层101。

参考图19，在一些实施例中，还包括：去除第一沟槽20中的填充层107；在多个第一沟槽20和多个第二沟槽21中填充绝缘层。在一些实施例中，填充层107的材料可以与第一硬掩膜层34以及第二硬掩膜层35的材料相同，例如可以均为碳层。如此，使得填充层107可以起到与第一硬掩膜层34以及第二硬掩膜层35相同的效果，即防止在沿第二开口2对衬底100进行刻蚀的过程中，对第一沟槽20侧壁露出的衬底100进行刻蚀，有利于进一步改善形成的有源区111的形貌，使得形成的有源区111的端部与中部的宽度之比不至于相差过大。此外，还可以使得形成的有源区111具有较大的尺寸，减小其他导电结构与有源区111的接触电阻，例如可以减小电容器与有源区111的接触电阻，进而可以减小存储节点的接触电阻，提高电信号的传输性能，降低RC延迟。

参考图9，第一沟槽20起到对沿第一方向X相邻的有源区111进行隔离的作用，第二沟槽21起到对眼的人方向相邻的两列有源区111进行隔离的作用。为了提高第一沟槽20以及第二沟槽21的隔离作用，在第一沟槽20以及第二沟槽21中填充绝缘层，在一些实施例中，绝缘层可以是氧化硅或者氮化硅中的任一种。在一些实施例中，可以采用沉积工艺在第一沟槽20以及第二沟槽21中形成绝缘层。在一些实施例中，可以在同一工艺步骤中，在第一沟槽20以及第二沟槽21中形成绝缘层。

在一些实施例中，第一沟槽20在第二方向Y上的宽度尺寸大于或等于有源区111在第二方向Y上的尺寸。例如，在一些实施例中，第一沟槽20在第二方向Y上的宽度尺寸大于有源区111在第二方向Y上的尺寸，如此，可以保证第一沟槽20将沿第二方向Y相邻的有源区111完全截断，从而形成相互分立的有源区111。在另一些实施例中，第一沟槽20在第二方向Y上的宽度尺寸也可以等于有源区111在第二方向Y上的尺寸。如此，可以在使得第一沟槽20起到较好的隔离作用的同时，为第二沟槽21的形成提供较多的空间，进而使得第二沟槽21在第二方向Y上的宽度不至于过小，使得第二沟槽21对沿第二方向Y间隔的两列有源区111起到较好的隔离作用。

在一些实施例中，第一沟槽20在第二方向Y上的尺寸大于或等于相邻两个第二沟槽21的相互靠近的边缘在第二方向Y上的间距，且小于或等于相邻两个第二沟槽21的相互远离的边缘在第二方向Y上的间距。换句话说，相邻的两个第二沟槽21的相互靠近的边缘即形成的有源区111在第二方向Y上的两个侧壁，相邻的两个第二沟槽21的相互靠近的边缘在第二方向Y上的间距即有源区111在第二方向Y上的宽度。因此，设置第一沟槽20在第二方向Y上的尺寸大于或等于相邻两个第二沟槽21的相互靠近的边缘在第二方向Y上的间距，进而可以保证第一沟槽20将沿第二方向Y相邻的有源区111完全截断，从而形成相互分立的有源区111。相邻两个第二沟槽21的相互远离的边缘即在第二方向Y上相邻的两个有源区111朝向相互靠近方向的侧壁，相邻两个第二沟槽21的相互远离的边缘在第二方向Y上的宽度即在第二方向Y上相邻的两个有源区111之间的间距。因此，设置第一沟槽20在第二方向Y上的尺寸小于或等于相邻两个第二沟槽21的相互远离的边缘在第二方向Y上的间距，可以保证在第二方向Y上相邻的两个有源区111可以被间隔开，防止相邻的两个有源区111之间产生电干扰的问题。例如，在一写实施例中，第一沟槽20在第二方向Y上的尺寸小于相邻两个第二沟槽21的相互远离的边缘在第二方向Y上的间距。

在一些实施例中，第二沟槽21在第二方向Y上的尺寸小于或等于有源区111在第二方向Y上的尺寸。第二沟槽21用于对在第二方向Y上相邻的两列有源区111进行隔离。可以理解的是，当衬底100的面积一定时，第二沟槽21在第二方向Y上的尺寸越小，则有源区111在第二方向Y上的尺寸越大。因此，设置第二沟槽21在第二方向Y上的尺寸小于或等于有源区111在第二方向Y上的尺寸有利于保持有源区111在第二方向Y上具有较大的宽度，进而可以增大有源区111的面积。例如，在一些实施例中，第二沟槽21在第二方向Y上的尺寸可以小于有源区111在第二方向Y上的尺寸；在另一些实施例中，第二沟槽21在第二方向Y上的尺寸可以等于有源区111在第二方向Y上的尺寸。

在一些实施例中，第二沟槽21在第二方向Y上的尺寸与有源区111在第二方向Y上的尺寸的比值范围为0.8-1。在这个范围内，使得第二沟槽21在第二方向Y上的尺寸相较于有源区111在第二方向Y上的宽度尺寸不至于过小，进而可以在保持有源区111具有较大的宽度的同时，保持第二沟槽21对第二方向Y上相邻的有源区111的隔离作用。

在一些实施例中，第二沟槽21在第二方向Y上的尺寸小于第一沟槽20在第二方向Y上的宽度尺寸，如此，有利于进一步改善形成的半导体结构的形貌，提高形成的半导体结构的良率。这是因为，设置第一沟槽20在第二方向Y上的尺寸较大，使得形成于第一沟槽20中的填充层107的体积较大，如此，在第二刻蚀工艺结束之后，由于第一沟槽20的开口较大，更易于去除填充层107，进而使得第一沟槽20中的填充层107被去除地较干净，使得后续填充于第一沟槽20中的绝缘层起到较好的隔离作用，有利于提高半导体结构的性能。由此可知，相较于设置第二沟槽21在第二方向Y上的尺寸大于第一沟槽20在第二方向Y上的尺寸而言，可以大大减小去除填充层107的难度，从而提高工艺良率。

在一些实施例中，第一沟槽20在衬底100中的深度大于第二沟槽21在衬底100中的深度。由于本公开实施例中，分别在不同的刻蚀工艺中形成第一沟槽20与第二沟槽21，因此，可以对第一沟槽20以及第二沟槽21在衬底中的深度分别进行调控，实现第一沟槽20在衬底100中的深度大于第二沟槽21在衬底中的深度。此外，设置第二沟槽21的深度较小，有利于改善形成的第二沟槽21的形貌。这是因为，在一些实施例中，第二沟槽21在第二方向Y上的宽度尺寸小于第一沟槽20在第二方向Y上的宽度尺寸，为了避免第二沟槽21的深宽比过大而产生严重的刻蚀负载效应，设置第二沟槽的21在衬底中的深度较小，从而可以减小第二沟槽21的深宽比，使得形成的第二沟槽21的形貌愈合预期，进而提升形成的半导体结构的良率。

换句话说，因为设置第二沟槽21在第二方向Y上的尺寸小于第一沟槽20在第二方向Y上的尺寸，因此，首先进行第一刻蚀工艺形成开口尺寸较大的第一沟槽20，相较于先形成开口尺寸较小的第二沟槽21而言，将大大降低后续去除填充层107的难度，进而提高工艺效率。

上述实施例提供的半导体结构的制备方法中，分别对衬底100进行第一刻蚀工艺以及第二刻蚀工艺，以在衬底100中形成第一沟槽20以及第二沟槽21，相较于在同一刻蚀工艺中同时形成第一沟槽20与第二沟槽21而言，大大减小了一次刻蚀工艺对衬底100的刻蚀量，从而可以大大减小刻蚀负载效应，进而可以大大减小对第一沟槽20与第二沟槽21相连通处的衬底100的刻蚀量，进而可以改善形成的有源区111具有两端尺寸较小而中间尺寸较大的问题。,

相应地，本公开实施例还提供一种半导体结构，采用上述实施例提供的半导体结构的制备方法制备而成，参考图9以及图19，包括：衬底100；位于所述衬底100中的多个第一沟槽20，且多个所述第一沟槽20阵列排布；位于所述衬底100中的多个第二沟槽21，多个所述第二沟槽21沿第一方向X延伸，且沿第二方向Y间隔排布，所述第二方向Y垂直于所述第一方向X；其中，多个所述第一沟槽20和多个所述第二沟槽21联合在所述衬底100中定义出沿所述第一方向X延伸的多个有源区111。采用上述实施例提供的方法制备而成的半导体结构中，有源区111的端部与有源区111的中部在同一方向上的宽度尺寸的差距不至于过大，进而可以改善有源区111具有两端较尖，中间较宽的形貌。即使得有源区111的端部尺寸也保持较大，如此，使得有源区111与其它导电结构，例如电容器电接触时，具有较小的接触电阻，进而可以减小半导体结构的存储节点的接触电阻，提高半导体结构的信号传输速率，进而提高半导体结构的性能。

在一些实施例中，半导体结构可以为存储器，例如为DRAM(动态随机存储器，Dynamic Random Access Memory)、SRAM(静态随机存储器，Static Random-AccessMemory)或者SDRAM(同步动态随机存储器，Synchronous Dynamic Random-AccessMemory)。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

对所述衬底进行第一刻蚀工艺，以在所述衬底中形成阵列排布的多个第一沟槽；

形成填充层，所述填充层填满多个所述第一沟槽；

对所述衬底进行第二刻蚀工艺，以在所述衬底中形成沿第一方向延伸且沿第二方向间隔排布的多个第二沟槽，所述第二方向垂直于所述第一方向；

其中，多个所述第一沟槽和多个所述第二沟槽联合在所述衬底中定义出沿所述第一方向延伸的多个有源区。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一沟槽在所述第二方向上的宽度尺寸大于或等于所述有源区在所述第二方向上的尺寸。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一沟槽在所述第二方向上的尺寸大于或等于相邻两个所述第二沟槽的相互靠近的边缘在所述第二方向上的间距，且小于或等于相邻两个所述第二沟槽的相互远离的边缘在所述第二方向上的间距。

4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二沟槽在所述第二方向上的尺寸小于或等于所述有源区在所述第二方向上的尺寸。

5.根据权利要求2-4任一项所述的半导体结构的制备方法，其特征在于，所述第二沟槽在所述第二方向上的尺寸与所述有源区在所述第二方向上的尺寸的比值范围为0.8～1。

6.根据权利要求1-4中任一项所述的半导体结构的制备方法，其特征在于，对所述衬底进行所述第一刻蚀工艺包括：

在所述衬底顶面形成第一掩膜层；

对所述第一掩膜层进行图案化工艺，形成多个第一开口，

沿多个所述第一开口刻蚀去除部分所述衬底，以形成多个所述第一沟槽。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一开口在所述第一方向上的尺寸小于或等于所述第一开口在所述第二方向上的尺寸。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，多个所述第一开口排布为第一开口子阵列和第二开口子阵列，所述第一开口子阵列和所述第二开口子阵列均包括多行第一开口和多列第一开口，每行第一开口沿第三方向间隔排布，每列第一开口沿第四方向间隔排布，所述第一开口子阵列和所述第二开口子阵列在所述第三方向和所述第四方向上均错位排布，所述第三方向不同于所述第一方向及所述第二方向，所述第四方向垂直于所述第三方向，且在所述第一方向上相邻的两个第一开口分别属于所述第一开口子阵列和所述第二开口子阵列。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，对所述第一掩膜层进行所述图案化工艺，包括：

对所述第一掩膜层进行第一图案化工艺，形成贯穿所述第一掩膜层的所述第一开口子阵列；

对剩余所述第一掩膜层进行第二图案化工艺，形成贯穿剩余所述第一掩膜层的所述第二开口子阵列。

10.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第一开口在所述第一方向上的宽度尺寸为20nm～50nm，所述第一开口在所述第二方向上的宽度尺寸为30nm～60nm。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述有源区在所述第一方向上的尺寸与所述有源区在所述第二方向上的尺寸的比值范围为5～10。

12.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第一开口在所述衬底顶面的投影形状为椭圆形、菱形或者矩形中的一种。

13.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述衬底进行所述第二刻蚀工艺包括：

采用自对准双重图案化工艺或者自对准四重图案化工艺形成多个所述第二沟槽。

14.根据权利要求1-4中任一项所述的半导体结构的制备方法，其特征在于，还包括：

去除所述第一沟槽中的所述填充层；

在多个所述第一沟槽和多个所述第二沟槽中填充绝缘层。

15.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一沟槽在所述衬底中的深度大于所述第二沟槽在所述衬底中的深度。

16.一种半导体结构，采用上述权利要求1至15中的任一项权利要求所述的半导体结构的制备方法制备而成，其特征在于，包括：

衬底；

位于所述衬底中的多个第一沟槽，且多个所述第一沟槽阵列排布；

位于所述衬底中的多个第二沟槽，多个所述第二沟槽沿第一方向延伸，且沿第二方向间隔排布，所述第二方向垂直于所述第一方向；其中，多个所述第一沟槽和多个所述第二沟槽联合在所述衬底中定义出沿所述第一方向延伸的多个有源区。