TWI466238B - 具嵌入式雙閘極鰭狀場效電晶體的動態隨機存取記憶胞結構、記憶體陣列及其製造方法 - Google Patents

Description

具嵌入式雙閘極鰭狀場效電晶體的動態隨機存取記憶胞結構、記憶體陣列及其製造方法

本發明係有關於半導體技術領域，特別是有關於一種具有嵌入式雙閘極鰭狀場效電晶體(embedded double-gate fin-FET)的動態隨機存取記憶胞結構及記憶體陣列，以及其製造方法。

如熟習該項技藝者所知，動態隨機存取記憶體係由許多記憶胞所構成的，通常各記憶胞具有一個電晶體以及一個儲存電容。前述儲存電容必須能夠提供足夠的電容值，以獲得較高的讀取訊號。受限於晶片面積大小，目前的儲存電容均普遍採用朝第三維方向(垂直於晶圓表面的方向)發展的立體結構，例如，堆疊式電容，藉此盡可能的獲得最大的電容值。

隨著記憶胞越做越小，維持目前的驅動能力已成為主要的技術問題。越來越小的記憶胞面積及電晶體代表水平式接面電晶體的電晶體寬度縮減，如此造成從電晶體切換至儲存電容的電流降低。維持電晶體驅動能力的作法可以包括減少閘極氧化層厚度或者改變汲極/源極或通道的摻雜輪廓或濃度，然而，前述作法卻有漏電流增加的問題。

於是，垂直式電晶體成為水平式電晶體以外的另一選項。垂直式電晶體能充分利用到第三維方向的空間，而獲得較大的電晶體寬度。然而，垂直式電晶體的製程步驟較為繁雜，需要較高的製造技術，例如，電晶體的汲極/源極區域的連結技術及閘極的連結技術。此外，在電晶體的開/關切換操作過程中，半導體基底也同時發生所謂的浮置基體(floating body)效應，影響到電晶體的切換速度。

另外，雙閘極電晶體則是另一個能達到高電流密度的特殊電晶體架構，其中，所謂的「雙閘極」指的是汲極與源極之間的通道區域被至少兩個閘電極所包覆，使得通道寬度增加，如此一來，即使在非常短的通道長度情況下，也能獲得高的電流驅動能力。前述的雙閘極電晶體通常又被設計成所謂的鰭狀場效電晶體，也就是汲極與源極之間的通道區域為一扁平鰭狀構造，而通道區域的相對兩面分別被閘電極覆蓋住。相關的先前技藝可參考Schloesser,T. Manger,D. Weis,R. Slesazeck,S. Lau,F. Tegen,S. Sesterhenn,M. Muemmler,M. Nuetzel,J. Temmler,D. Kowalski,B. Scheler,U. Stavrev,M. Koehler,D.在2004年發表於Electron Devices Meeting，標題為「Highly Scalable Sub-50nm Vertical Double Gate Trench DRAM Cell」的學術文章。

然而，習知具有雙閘極鰭狀場效電晶體的動態隨機存取記憶體元件仍有諸多缺點需要進一步改善與克服，例如，製程的複雜度、浮置基體效應，以及不足的汲極/源極接觸面積所導致的高接觸或接面電阻。其中，不足的汲極/源極接觸面積所導致的高接觸或接面電阻將直接影響到元件的操作效能。由此可知，目前該技術領域仍然需要一種改良的動態隨機存取記憶體元件及記憶體陣列，其具有雙閘極鰭狀場效電晶體，並且能夠避免上述習知問題。此外，目前該技術領域同時需要一種改良的製作方法以製作出這樣的動態隨機存取記憶體元件及記憶體陣列，且製作方法需簡化，特別是能配合現行的微影製程能力，以解決目前製程上所遭遇的困難。

本發明之主要目的在提供一種改良的動態隨機存取記憶胞結構及記憶體陣列，以及其製造方法，以克服上述先前技藝之不足與缺點。

根據本發明之一較佳實施例，本發明提供一種製作記憶胞陣列的方法，包含有：提供一半導體基底，其上具有至少一墊層；於該半導體基底中形成複數個平行的第一及第二直線型溝渠；於該第一及第二直線型溝渠內填入一第一溝渠填充介電材；於該半導體基底中形成複數個第三直線型溝渠，其中該第三直線型溝渠與該第一及第二直線型溝渠交錯，如此形成複數個上部矽島；於該上部矽島的側壁上形成一側壁子；經由該第三直線型溝渠以自動對準方式蝕刻該半導體基底，形成複數個深溝渠；蝕刻各該複數個深溝渠的下部，如此在各該上部矽島下方形成一鰭狀通道結構以及在側壁子正下方形成一側壁凹陷結構；於各該複數個深溝渠的下部的表面形成一閘極介電層；於該側壁凹陷結構內形成一側壁埋入字元線；於該深溝渠內填入一第二溝渠填充介電材；去除該墊層，如此形成複數個凹陷摻雜窗口；將摻質經由該複數個凹陷摻雜窗口植入該複數個上部矽島，如此形成汲極/源極區域；以及形成位元線與儲存電容，使該位元線與儲存電容與相對的該汲極/源極區域電連結。

本發明另提供一種電晶體結構，包含有：一半導體基底，具有一上表面以及由該上表面向下延伸之側壁，其中該側壁包含一垂直上側壁表面以及一橫向蝕刻該半導體基底所形成的底部側壁凹陷結構；一第一溝渠填充介電區域，嵌入該半導體基底的該上表面；兩汲極/源極區域，形成在該半導體基底的該上表面，分別位於該第一溝渠填充介電區域兩側；一鰭狀通道結構，位於該第一溝渠填充介電區域底部，介於該兩汲極/源極區域之間；一埋入閘極，嵌入該底部側壁凹陷結構，用來控制該鰭狀通道結構；以及一閘極介電層，形成在該底部側壁凹陷結構的表面，介於該埋入閘極與該半導體基底之間。

本發明另提供一種記憶胞結構，包含有：一堆疊式儲存電容，用來儲存電荷；以及一電晶體，包含申請專利範圍第16項中所述的所有元件，其中該電晶體與該堆疊式儲存電容串接在一起，且該堆疊式儲存電容係與該電晶體的一汲極/源極區域電連結，而另一汲極/源極區域則電連結至一位元線。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。

第1圖至第15圖為依據本發明較佳實施例所繪示的具有雙閘極鰭狀場效電晶體的動態隨機存取記憶胞及記憶體陣列的製作方法示意圖。首先，如第1圖所示，提供一半導體基底10，在半導體基底10的主表面上，以氧化或沈積法形成有矽氧墊層12。接著，在矽氧墊層12上以化學氣相沈積法全面沈積一氮化矽墊層14。半導體基底10可以包含單晶矽基材、矽鍺化合物半導體基材，或矽覆絕緣基材等等。矽氧墊層12可以包含二氧化矽，氮化矽墊層14可以包含氮化矽，當然，不限於上述材料，其它可以與矽基底具有高蝕刻選擇比的材質，如多晶矽或光阻等等，也可以用來作為墊層材料。

如第2圖及第2A圖所示，利用微影及蝕刻製程，在半導體基底10中形成複數個互相平行排列的直線型溝渠110a及110b，直線型溝渠110a的深度較直線型溝渠110b的深度淺。直線型溝渠110a及較深的直線型溝渠110b係交替排列，也就是，一條直線型溝渠110a位在兩條直線型溝渠110b之間，其中，深度較深的直線型溝渠110b係用來作為記憶胞絕緣溝渠，用來電性隔離不同列上的記憶胞。在形成直線型溝渠110a及110b之後，接著，將溝渠填充介電材16，如二氧化矽，填滿直線型溝渠110a及110b中，使溝渠填充介電材16的上表面約略與氮化矽墊層14的上表面齊平。

第2圖為沿著第2A圖切線I-I’方向所視之剖面。從第2A圖中可以看出，由最小設計法則形成的直線型溝渠110a及110b所排列出來的規律線/距(line/space)圖案。根據本發明之較佳實施例，線寬與間距比實質上為1:1(L:S=1:1)。根據本發明之較佳實施例，各直線型溝渠110a及110b的線寬約為0.5F，其中F代表所欲形成的半導體元件的最小特徵元件尺寸。如第2圖所示，直線型溝渠110a係以約5:1的深寬比(aspect ratio)蝕刻到半導體基底10內，例如，各直線型溝渠110a從半導體基底10的主表面開始計算的深度d1約為80nm而各直線型溝渠110a的寬度約為16nm。當然，上述直線型溝渠110a的深度d1可以依照不同的元件需求相對應的調整。如前所述，直線型溝渠110b係用來作為記憶胞絕緣溝渠，例如，直線型溝渠110b的深度d2約為200nm。在各直線型溝渠110a接近底部的位置，定義有弧形的通道區域11，其有效通道長度可以由各直線型溝渠110a的深度d1來決定。然而，直線型溝渠110a的功能是絕緣，而通道區域11並不一定是弧形，當配合特定元件設計，需要增加或減少通道長度時，通道區域11也可以是任何其它形狀。

如第3圖及第3A圖所示，接下來在半導體基底10上全面沈積一硬遮罩層18，例如，碳層。然後，在硬遮罩層18上形成複數條直線型光阻圖案20。根據本發明之較佳實施例，複數條直線型光阻圖案20係實質上垂直於直線型溝渠110a及110b。第3A圖為沿著第3圖切線II-II’方向所視之剖面。從第3A圖可明顯看出，複數條直線型光阻圖案20定義出的複數個直線型開口20a。根據本發明之較佳實施例，各直線型光阻圖案20的線寬為1F，而各直線型開口20a的寬度也是1F。

如第4圖及第4A、4B圖所示，接著，利用非等向性乾蝕刻製程，經由直線型開口20a蝕刻硬遮罩層18、氮化矽墊層14、矽氧墊層12、溝渠填充介電材16及半導體基底10，形成複數個直線型溝渠20b，同時也定義出複數個孤立的上部矽島結構10a。舉例來說，直線型光阻圖案20所定義的直線型溝渠圖案可以先被轉移至硬遮罩層18中，接著將直線型光阻圖案20去除，接著再將直線型溝渠圖案20b轉移至氮化矽墊層14、矽氧墊層12及半導體基底10中。在前述的乾蝕刻過程中，半導體基底10的蝕刻率約等同於溝渠填充介電材16的蝕刻率，如此使得最後的各直線型溝渠20b的底部為接近平坦的，而不是凹凸不平的，如第4B圖所示，其中第4B圖為沿著第4圖切線I-I’方向所視之剖面。根據本發明之較佳實施例，各直線型溝渠20b從半導體基底10的主表面開始計算的深度d3約為50nm。

如第5圖及第5A圖所示，接著在上部矽島結構10a的各側壁上形成一側壁子24。根據本發明之較佳實施例，側壁子24較佳為氮化矽側壁子。然而，其它該技術領域熟知的介電材料也可以被採用。舉例來說，為了形成側壁子24，可以先在半導體基底10上沈積形成一均厚的氮化矽層，然後以乾蝕刻法蝕刻氮化矽層。第5A圖為沿著第5圖切線II-II’方向所視之剖面。

如第6圖及第6A、6B圖所示，接著，再以非等向性乾蝕刻製程經由各直線型溝渠20b的底部向下蝕刻半導體基底10，相對於側壁子24的側壁表面以自動對準方式形成複數個直線型深溝渠20c。同樣的，在前述的乾蝕刻過程中，半導體基底10的蝕刻率約等同於溝渠填充介電材16的蝕刻率，也就是說，半導體基底10與溝渠填充介電材16一起在大致相同的蝕刻率下同時被蝕刻。第6A圖為沿著第6圖切線II-II’方向所視之剖面。第6B圖為沿著第6圖切線I-I’方向所視之剖面。根據本發明之較佳實施例，各直線型深溝渠20c從半導體基底10的深度d4約為180nm。

如第7圖所示，接著進行一濕蝕刻製程，側向將側壁子24以下的各直線型深溝渠20c的下部的寬度增寬。舉例來說，可以利用含有NH₄ OH及KOH的化學蝕刻法，使得側壁子24以下的半導體基底10及溝渠填充介電材16可以被同時蝕刻，如此在各個上部矽島結構10a的正下方形成一鰭狀通道結構10b。此時，已形成一瓶狀深溝渠20c’，包括一經過增寬的溝渠下部202以及一側壁凹陷結構202a。各個側壁凹陷結構202a係直接位在各個側壁子24的正下方。根據本發明之較佳實施例，在各個側壁子24的正下方的至少約10nm厚的原來直線型深溝渠20c的側壁被側向的移除掉，才形成側壁凹陷結構202a，以及鰭狀通道結構10b，其鰭狀通道寬度w1約為20nm。根據本發明之較佳實施例，各瓶狀深溝渠20c’的深度d5約為190-200nm。

本發明的主要技術特徵之一在於電晶體具有較薄的矽通道，而鰭狀通道寬度w1可以藉由控制濕蝕刻來決定。本發明的另一主要技術特徵在於電晶體能夠獲得最大化的接觸面積，也因此具有較低的接觸電阻。本發明的又另一主要技術特徵在於電晶體具有較深的接面，對於閘極誘發汲極漏電流(gate-induced drain leakage,GIDL)的降低而言，提供了彈性、可調整的製程餘裕(process window)。

如第8圖所示，接著在瓶狀深溝渠20c’內的暴露出來的矽表面上形成一閘極介電層30，特別是在瓶狀深溝渠20c’的溝渠下部202以及側壁凹陷結構202a的表面上。例如，閘極介電層30可以利用低壓自由基氧化法(low-pressure radical oxidation,LPRO)、高溫矽氧沈積法high-temperature oxide(HTO)或其它合適的方法形成。在形成閘極介電層30後，接著形成一均厚共形的導電層(圖未示)，然後以乾蝕刻法回蝕，在側壁凹陷結構202a處形成側壁閘極或側壁埋入字元線40。根據本發明之較佳實施例，側壁埋入字元線40較佳為包含Ti、TiN、Ta、TaN、W、Cu或其合金。位在相鄰的兩個瓶狀深溝渠20c’內的兩條相對的側壁埋入字元線40將一鰭狀通道結構如三明治般的夾住，並且這兩條相對的側壁埋入字元線40分別作為本發明DRAM元件的雙閘極、鰭狀場效電晶體的前、後閘極。在形成前述側壁閘極或側壁埋入字元線40的過程中，可選擇額外進行過蝕刻，以形成一底部凹陷結構204，可以減輕或避免埋入字元線擾動及潛在的漏電流問題。

如第9圖所示，接下來，進行一溝渠填入製程，將瓶狀深溝渠20c’填滿溝渠填充介電材52，例如，氧化矽。舉例來說，溝渠填充介電材52可以是旋塗介電材料(spin-on-dielectric oxide或SOD oxide)。隨後，進行一化學機械研磨(chemical mechanical polishing,CMP)製程，將多餘的溝渠填充介電材52移除，使得最終的溝渠填充介電材52的上表面約略與氮化矽墊層14的上表面齊平，得到平坦的表面。

如第10圖所示，在完成前述的溝渠填入製程之後，接著，將氮化矽墊層14以及側壁子24的上部同時去除，如此在孤立的上部矽島10a的正上方形成複數個凹陷摻雜窗口(recessed implant windows)54。去除氮化矽墊層14以及側壁子24的可以採用習知方法，不再贅述。接著，在去除氮化矽墊層14之後，進行一離子佈植製程60，將磷或砷等摻質以自行對準方式經由複數個凹陷摻雜窗口54植入上部矽島10a中，如此在各上部矽島10a的上端處形成一重摻雜擴散接觸區域62，其可以作為電晶體的汲極或源極。在汲極/源極區域以及半導體基底10位於汲極/源極區域與溝渠填充介電區域110a下方的一基體區域，構成電晶體結構的主動區域。汲極/源極區域的寬度大於鰭狀通道寬度。

如第11圖所示，在完成前述的離子佈植製程60之後，接著將各上部矽島10a上的矽氧墊層12去除，如此暴露出重摻雜擴散接觸區域62的表面。接下來，可以繼續進行一選擇磊晶矽成長製程(selective epitaxial silicon growth process)，在重摻雜擴散接觸區域62的表面上長出磊晶矽層64。此時，也可以同步進行周邊電路區域內的汲極/源極選擇磊晶矽成長步驟。其中，磊晶矽層64可以是摻雜磊晶矽。

如第12圖所示，在完成前述的選擇磊晶矽成長製程之後，接著在半導體基底10上全面沈積一襯墊層72，例如，氮化矽。襯墊層72可以是由化學氣相沈積法所形成。在形成襯墊層72之後，接著在襯墊層72上沈積一介電層74，例如，矽氧層或磷矽玻璃(phosphosilicate glass,PSG)。接著進行一微影及蝕刻製程，在介電層74及襯墊層72中形成複數個電容接觸孔74a以及位元線接觸洞74b，電容接觸孔74a以及位元線接觸洞74b分別暴露出部分的磊晶矽層64。

如第13圖所示，在形成電容接觸孔74a以及位元線接觸洞74b之後，接著在半導體基底10上全面沈積一金屬層(圖未示)，使該金屬層填滿電容接觸孔74a以及位元線接觸洞74b。接著，利用微影及蝕刻製程，圖案化該金屬層，定義出成列的電容接觸插塞84a及位元線84b。根據本發明之較佳實施例，該金屬層、電容接觸插塞84a及位元線84b可以包含Ti、TiN、W或其它類似材料。

如第14圖所示，在形成電容接觸插塞84a及位元線84b之後，接著在半導體基底10上全面沈積一介電層92，覆蓋住電容接觸插塞84a及位元線84b。其中，介電層92可以是由化學氣相沈積法所形成的矽氧層或磷矽玻璃。接著，進行一微影及蝕刻製程，在介電層92中形成複數個接墊開口92a，其中，各接墊開口92a係位於各電容接觸插塞84a正上方。接著，在各接墊開口92a內形成接墊94，如此經由電容接觸插塞84a與磊晶矽層64構成電連結。前述的接墊94可以包含Ti、TiN、Ta、TaN、W、Cu、Au或其合金，但不限於此。

如第15圖所示，在形成接墊94之後，接著在各接墊94上堆疊一儲存電容96，用來儲存電荷。前述的儲存電容96可以包含一底部電極或儲存電極、一電容介電層以及一上電極。其中，前述的儲存電極係與接墊94及選擇電晶體的一汲極/源極區域電連結。為簡化說明，第15圖中的儲存電容96僅為示意，實際上，儲存電容96可能是任合其它形狀或堆疊態樣。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．半導體基底

10a．．．上部矽島結構

11．．．通道區域

12．．．矽氧墊層

14．．．氮化矽墊層

16．．．溝渠填充介電材

18．．．硬遮罩層

20．．．直線型光阻圖案

20a．．．直線型開口

20b．．．直線型溝渠

20c．．．直線型深溝渠

20c’．．．瓶狀深溝渠

24．．．側壁子

30．．．閘極介電層

40．．．側壁埋入字元線

52．．．溝渠填充介電材

54．．．凹陷摻雜窗口

60．．．離子佈植製程

62．．．重摻雜擴散接觸區域

64．．．磊晶矽層

72．．．襯墊層

74．．．介電層

74a．．．電容接觸孔

74b．．．位元線接觸洞

84a．．．電容接觸插塞

84b．．．位元線

92．．．介電層

92a．．．接墊開口

94．．．接墊

96．．．儲存電容

110a．．．直線型溝渠

110b．．．直線型溝渠

202．．．溝渠下部

202a．．．側壁凹陷結構

204．．．底部凹陷結構

第1圖為半導體基底的剖面示意圖，其中該半導體基底上設有一矽氧墊層以及一氮化矽墊層。

第2圖為半導體基底的剖面示意圖，顯示形成溝渠及填充溝渠後的結構。

第2A圖為半導體基底的上視圖，顯示形成溝渠及填充溝渠後的結構，而第2圖為沿著第2A圖切線I-I’方向所視之剖面。

第3圖為半導體基底的上視圖，顯示直線型光阻圖案。

第3A圖為為沿著第3圖切線II-II’方向所視之剖面。

第4圖為半導體基底的上視圖，顯示直線型溝渠以及上部矽島。

第4A圖為沿著第4圖切線II-II’方向所視之剖面。

第4B圖為沿著第4圖切線I-I’方向所視之剖面。

第5圖為半導體基底的上視圖，顯示上部矽島側壁上的側壁子。

第5A圖為沿著第5圖切線II-II’方向所視之剖面。

第6圖為半導體基底的上視圖，顯示埋入字元線溝渠。

第6A圖為沿著第6圖切線II-II’方向所視之剖面。

第6B圖為沿著第6圖切線I-I’方向所視之剖面。

第7圖為半導體基底的側視立體圖，顯示側壁凹陷結構、鰭狀通道結構及瓶狀深溝渠。

第8圖為半導體基底的側視立體圖，顯示閘極介電層及側壁埋入字元線。

第9圖為半導體基底的側視立體圖，顯示填入瓶狀深溝渠的介電材。

第10圖為半導體基底的側視立體圖，顯示氮化矽墊層的去除以及形成在上部矽島的重摻雜擴散區域。

第11圖為半導體基底的側視立體圖，顯示選擇磊晶矽成長製程。

第12圖至第15圖顯示後續電容接觸插塞、位元線及儲存電容的作法。

10．．．半導體基底

10a．．．上部矽島結構

11．．．通道區域

12．．．矽氧墊層

14．．．氮化矽墊層

16．．．溝渠填充介電材

20c’．．．瓶狀深溝渠

24．．．側壁子

110a．．．直線型溝渠

110b．．．直線型溝渠

202．．．溝渠下部

202a．．．側壁凹陷結構

Claims (27)

1. 一種製作記憶胞陣列的方法，包含有：提供一半導體基底，其上具有至少一墊層；於該半導體基底中形成複數個平行的第一及第二直線型溝渠；於該第一及第二直線型溝渠內填入一第一溝渠填充介電材；於該半導體基底中形成複數個第三直線型溝渠，其中該第三直線型溝渠與該第一及第二直線型溝渠交錯，如此形成複數個上部矽島；於該上部矽島的側壁上形成一側壁子；經由該第三直線型溝渠以自動對準方式蝕刻該半導體基底，形成複數個深溝渠；蝕刻各該複數個深溝渠的下部，如此在各該上部矽島下方形成一鰭狀通道結構以及在側壁子正下方形成一側壁凹陷結構；於各該複數個深溝渠的下部的表面形成一閘極介電層；於該側壁凹陷結構內形成一側壁埋入字元線；於該深溝渠內填入一第二溝渠填充介電材；去除該墊層，如此形成複數個凹陷摻雜窗口；將摻質經由該複數個凹陷摻雜窗口植入該複數個上部矽島，如此形成汲極/源極區域；以及形成位元線與儲存電容，使該位元線與儲存電容與相對的該汲極/源極區域電連結。
2. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中各該 第一直線型溝渠的深度係較各該第二直線型溝渠的深度淺，且該第一及第二直線型溝渠係交替排列。
3. 如申請專利範圍第2項所述之製作記憶胞陣列的方法，其中各該第一直線型溝渠在該半導體基底主表面下的深度為80nm。
4. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中各該第一直線型溝渠的底部定義有一弧形通道區域，且其有效通道長度由該第一直線型溝渠的深度決定之。
5. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中該第二直線型溝渠為記憶胞絕緣溝渠。
6. 如申請專利範圍第5項所述之製作記憶胞陣列的方法，其中各該第二直線型溝渠在該半導體基底主表面下的深度為200nm。
7. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中該側壁子包含氮化矽。
8. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中在將摻質經由該複數個凹陷摻雜窗口植入該複數個上部矽島之後，另包含：在汲極/源極區域成長磊晶層。
9. 如申請專利範圍第8項所述之製作記憶胞陣列的方法，其中該磊晶層係以選擇磊晶矽成長法形成。
10. 如申請專利範圍第8項所述之製作記憶胞陣列的方法，其中該磊晶層係為磊晶矽層。
11. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中該閘極介電層係利用低壓自由基氧化法形成。
12. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中該閘極介電層係利用高溫矽氧沈積法形成。
13. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中該側壁埋入字元線包含Ti、TiN、Ta、TaN、W、Cu或其合金。
14. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中該第三直線型溝渠較該第一直線型溝渠淺。
15. 如申請專利範圍第1項所述之製作記憶胞陣列的方法，其中去除該墊層時，部分的該側壁子的上部也同時被去除。
16. 一種電晶體結構，包含有：一半導體基底，具有一上表面以及由該上表面向下延伸之側壁， 其中該側壁包含一垂直上側壁表面以及一橫向蝕刻該半導體基底所形成的底部側壁凹陷結構；一第一溝渠填充介電區域，嵌入該半導體基底的該上表面；兩汲極/源極區域，形成在該半導體基底的該上表面，分別位於該第一溝渠填充介電區域兩側；一鰭狀通道結構，位於該第一溝渠填充介電區域底部，介於該兩汲極/源極區域之間；一U形通道區域，位於該第一溝渠填充介電區域正下方的該鰭狀通道結構中；一埋入閘極，嵌入該底部側壁凹陷結構，用來控制該鰭狀通道結構；以及一閘極介電層，形成在該底部側壁凹陷結構的表面，介於該埋入閘極與該半導體基底之間。
17. 如申請專利範圍第16項所述之電晶體結構，其中在該垂直上側壁表面上設有一側壁子。
18. 如申請專利範圍第17項所述之電晶體結構，其中該埋入閘極位於該側壁子正下方。
19. 如申請專利範圍第16項所述之電晶體結構，其中該兩汲極/源極區域以及該半導體基底位於該兩汲極/源極區域與該第一溝渠填充介電區域下方的一基體區域，構成該電晶體結構的一主動區域。
20. 如申請專利範圍第16項所述之電晶體結構，其中該鰭狀通道結構的鰭狀通道寬度為20nm。
21. 如申請專利範圍第20項所述之電晶體結構，其中各該汲極/源極區域的寬度大於該鰭狀通道寬度。
22. 如申請專利範圍第21項所述之電晶體結構，其中各該汲極/源極區域的寬度為1F，其中F代表最小特徵元件尺寸。
23. 如申請專利範圍第16項所述之電晶體結構，其中該電晶體結構係由一第二溝渠填充介電區域絕緣。
24. 如申請專利範圍第16項所述之電晶體結構，其中該第二溝渠填充介電區域係較該第一溝渠填充介電區域深。
25. 如申請專利範圍第24項所述之電晶體結構，其中該第一溝渠填充介電區域在該半導體基底主表面下的深度為80nm。
26. 如申請專利範圍第24項所述之電晶體結構，其中該第二直線型溝渠在該半導體基底主表面下的深度為200nm。
27. 一種記憶胞結構，包含有：一堆疊式儲存電容，用來儲存電荷；以及 一電晶體，包含申請專利範圍第16項中所述的所有元件，其中該電晶體與該堆疊式儲存電容串接在一起，且該堆疊式儲存電容係與該電晶體的一汲極/源極區域電連結，而另一汲極/源極區域則電連結至一位元線。