CN117479528A - 存储单元及其制备方法、存储器、电子设备 - Google Patents

存储单元及其制备方法、存储器、电子设备 Download PDF

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CN117479528A CN202211185419.XA CN202211185419A CN117479528A CN 117479528 A CN117479528 A CN 117479528A CN 202211185419 A CN202211185419 A CN 202211185419A CN 117479528 A CN117479528 A CN 117479528A
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Abstract

本申请实施例提供了一种存储单元及其制备方法、存储器、电子设备。该制备方法包括：在衬底的一侧制备超晶格层，超晶格层包括第一牺牲层和半导体层；图案化超晶格层，形成多个超晶格柱，每个半导体层划分为多个半导体线，半导体线的延伸方向与衬底的表面平行；去除第一牺牲层；在半导体线上依次形成源极区、沟道区和漏极区；在半导体线表面依次制备栅极绝缘层和栅极。本申请实施例通过制备全环绕栅极，存储单元在垂直方向上具有更高的集成自由度，减少存储单元的横截面面积；又通过制备平行于衬底的半导体线，增大相邻两个位线之间的间距，增大存储单元的纵截面面积，为位线的制备留足了空间，改善相邻位线之间的耦合效应和串扰现象。

Description

存储单元及其制备方法、存储器、电子设备
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种存储单元及其制备方法、存储器、电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)采用有效单元尺寸为4F2的架构，可提高存储密度。但是在4F2架构中，相邻两个位线之间的间距(spacing)过小，耦合效应(bitline to bitline coupling)更加严重，相邻位线之间容易发生串扰现象。
发明内容
本申请针对现有方式的缺点，提出一种存储单元及其制备方法、存储器、电子设备，用以解决相关技术中存在的存储单元面积过大、相邻两个存储单元的中心之间的间距过大、相邻两个位线之间的间距过小、容易产生耦合效应和串扰现象等技术问题中的至少一个方面。
第一个方面，本申请实施例提供了一种存储单元的制备方法，包括：
提供衬底，具有上表面；
在衬底的上表面形成超晶格层，超晶格层包括周期性层叠的第一牺牲层和初始半导体层；
图案化第一牺牲层和初始半导体层，形成多个沿行方向延伸且在列方向间隔分布的第一沟槽；相邻的第一沟槽之间形成超晶格柱，每个超晶格柱包含周期性层叠的第一牺牲层和半导体层；
去除超晶格柱中的第一牺牲层，形成对应每个超晶格柱的一组在垂直方向间隔分布且与衬底平行的半导体层，半导体层沿着行方向延伸为半导体线；
在半导体线的第一区的侧壁制备伪栅，以暴露位于第一区的两端的第二区、第三区；在半导体线的第二区、第三区制备源极区和漏极区；
去除伪栅，在半导体线的第一区制备沟道区；
在半导体线的沟道区的侧壁依次形成环绕半导体线的栅极绝缘层和栅极。
在本申请的一些实施例中，图案化第一牺牲层和初始半导体层，包括：
在超晶格层远离衬底的一侧制备掩膜层和芯轴结构，芯轴结构覆盖掩膜层的部分表面；
以芯轴结构为光罩图案化掩膜层；
以图案化后的掩膜层为光罩图案化超晶格层，形成第一沟槽。
在本申请的一些实施例中，图案化第一牺牲层和初始半导体层，之前包括：
在超晶格层上制备第二沟槽；
其中，第二沟槽的延伸方向与第一沟槽的延伸方向相互交错，第二沟槽的延伸方向与半导体线的延伸方向相互交错。
在本申请的一些实施例中，在超晶格层上制备第二沟槽，包括：
在超晶格层远离衬底的一侧依次制备衬垫层、第一绝缘层、图案化薄膜；
对图案化薄膜的上表面开设第二沟槽，第二沟槽的底部延伸至衬底中；
制备第二沟槽之后，还包括：
去除图案化薄膜；
在第二沟槽中填充绝缘柱。
在本申请的一些实施例中，在半导体线的第一区的侧壁制备伪栅，以暴露位于第一区的两端的第二区、第三区，包括：
在相邻的半导体线之间和半导体线远离衬底的一侧制备第二牺牲层，第二牺牲层包覆半导体线；
去除第二牺牲层中包覆半导体线的第二区、第三区的部分，保留第二牺牲层中包覆半导体线的第一区的部分，形成伪栅。
在本申请的一些实施例中，在相邻的半导体线之间和半导体线远离衬底的一侧制备第二牺牲层，包括：
在半导体线表面保形地制备蚀刻停止层。
在本申请的一些实施例中，在半导体线的第二区、第三区制备源极区和漏极区，包括：
对半导体线的第二区、第三区进行等离子体掺杂，分别形成源极区和漏极区。
在本申请的一些实施例中，在半导体线的第一区制备沟道区，包括：
对半导体线的第一区进行等离子体掺杂，形成沟道区。
在本申请的一些实施例中，对半导体线的第一区进行等离子体掺杂，之前包括：
在半导体线的表面制备第二绝缘层，第二绝缘层包覆源极区和漏极区；
平坦化第二绝缘层。
在本申请的一些实施例中，在半导体线的沟道区的侧壁依次形成环绕半导体线的栅极绝缘层和栅极，包括：
在半导体线表面依次制备界面氧化层和介电层，形成栅极绝缘层；
在介电层表面依次制备功函数金属层和电极金属层，形成栅极。
第二个方面，本申请实施例提供了一种存储单元，采用如第一方面中的制备方法所制备，包括：
衬底，具有上表面；
半导体线，位于衬底朝向上表面的一侧，至少一组半导体线在垂直方向间隔分布且与衬底平行，在半导体线沿其中一端向另一端的方向上依次具有源极区、沟道区和漏极区；
栅极绝缘层，环绕于半导体线的沟道区；
栅极，环绕于栅极绝缘层。
在本申请的一些实施例中，存储单元还包括电容和位线；半导体线的源极区与电容电连接，半导体线的漏极区与位线电连接。
第三方面，本申请实施例提供一种存储器，包括如第二方面中任一实施例中的存储单元。
第四方面，本申请实施例提供一种电子设备，包括如第三方面中的存储器。
在本申请的一些实施例中，电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请实施例提供的技术方案带来的有益技术效果包括：本申请实施例中的制备方法通过制备全环绕栅极(Gate-All-AroundT，GAA)，使得存储单元在垂直于衬底的方向上具有更高的集成自由度，可以增加栅极区或者源、漏极区的设计空间，减少存储单元的横截面面积；又通过制备平行于衬底的半导体线，位线与半导体线的漏极区电连接，使得增大相邻两个位线之间的间距，主要增大垂直于衬底的方向上相邻的半导体线之间的间距，即增大存储单元的纵截面面积，从而在不显著增加单个存储单元横截面面积的情况下，为相邻两个位线的制备留足了空间。进而即可以实现不显著增加存储单元的横截面面积，又可以改善相邻两个位线之间的耦合效应和串扰现象。本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种存储单元的制备方法的流程示意图；
图2A-2J为本申请实施例提供的另一种存储单元的制备方法的分步示意图；
图3A-3C为本申请实施例提供的一种存储单元的结构示意图。
图中：
101-衬底；102-第一牺牲层；103-半导体层(103a-半导体线)；104-衬垫层；105-第一绝缘层；106-图案化薄膜；107-绝缘柱；108-掩膜层；109-芯轴结构；110-第二牺牲层/伪栅；111-第二绝缘层；112-栅极。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“上述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
研究发现，相关技术中存在存储单元面积过大、相邻两个存储单元的中心之间的间距过大、相邻两个位线之间的间距过小、容易产生耦合效应和串扰现象的技术问题。
针对相关技术中所存在的上述技术问题中的至少一个方面，本申请提出一种存储单元及其制备方法、存储器、电子设备，本申请实施例通过制备全环绕栅极112，使得存储单元在垂直于衬底101的方向上具有更高的集成自由度，可以增加栅极112区或者源、漏极区的设计空间，减少存储单元的横截面面积；又通过制备平行于衬底101的半导体线103a，位线与半导体线103a的漏极区电连接，使得增大相邻两个位线之间的间距，主要增大垂直于衬底101的方向上相邻的半导体线103a之间的间距，即增大存储单元的纵截面面积，从而在不显著增加单个存储单元横截面面积的情况下，为相邻两个位线的制备留足了空间。进而即可以实现不显著增加存储单元的横截面面积，又可以改善相邻两个位线之间的耦合效应和串扰现象。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
第一个方面，本申请实施例提供了一种存储单元的制备方法。如图1所示，图1为本申请实施例提供的一种存储单元的制备方法的流程示意图。存储单元的制备方法，包括以下步骤：
S101.提供衬底101，具有上表面；在衬底101的上表面制备超晶格层，超晶格层包括周期性层叠的第一牺牲层102和初始半导体层103；
S102.图案化第一牺牲层102和初始半导体层103，形成多个沿行方向延伸且在列方向间隔分布的第一沟槽；相邻的第一沟槽之间形成超晶格柱，每个超晶格柱包含周期性层叠的第一牺牲层102和半导体层103；
S103.去除超晶格柱中的第一牺牲层102，形成对应每个超晶格柱的一组在垂直方向间隔分布且与衬底101平行的半导体层103，半导体层103沿着行方向延伸为半导体线103a；
S104.在半导体线103a的第一区的侧壁制备伪栅，以暴露位于第一区的两端的第二区、第三区；在半导体线的第二区、第三区制备源极区和漏极区；
S105.去除伪栅，在半导体线103a的第一区制备沟道区；在半导体线103a的沟道区的侧壁依次制备环绕沟道区的栅极112绝缘层和栅极112。
在一些实施例中，超晶格层包括周期性层叠的第一牺牲层102和半导体层103，即超晶格层包括多个半导体层103，相邻的两个半导体层103之间设置有第一牺牲层102，后续制程中去除第一牺牲层102后，相邻的两个半导体层103之间相互间隔。定义远离衬底101的方向上为Z方向，即任意一个半导体层103与衬底101之间，任意一个半导体层103与另一个半导体层103之间在Z方向上均存在一定间距，从而为栅极112环绕半导体线103a的沟道区留出制备空间。任意两个相邻的半导体层103之间可以等间距，也可以不等间距。
在本实施例中，采用硅Si和硅化锗GeSi两种材料进行周期性外延生长形成层状超晶格，可以生长2-20个周期。硅层作为半导体层103，硅化锗层作为第一牺牲层102。后续制程中，去除第一牺牲层102后，半导体层103的外周悬空，为制备环栅留出空间。
在另一些实施例中，图案化超晶格层，即在超晶格层上制备相互交错的第二沟槽和第一沟槽，相邻两个第二沟槽和相邻两个第一沟槽可以定义出一个超晶格柱。
对半导体线103a分区域进行等离子体掺杂，分别形成源极区、沟道区和漏极区，沟道区位于源极区和漏极区之间。
栅极112绝缘层包括界面氧化层和介电层；界面氧化层的内外表面分别与沟道区和介电层接触。
由于制程微缩的需求，界面氧化层需要尽可能的薄，电容和电阻均增大，阻容时钟信号延迟，影响芯片工作速度。为了避免上述不良，界面氧化层选用电阻率较低或者介电常数较低的材料，使得界面氧化层在保证物理厚度相对较小，电容、电阻不过大的同时，实现足够的机械强度、高均匀性。
可选地，界面氧化层的材料的电阻率小于2.0*10-8欧米(Ωm)，比如电阻率为1.72*10-8Ωm的铜；还可选地，界面氧化物的材料的介电常数小于2.8，比如掺杂氟元素等形成的有机材料。
由于制程微缩的需求，介电层需要尽可能的薄，漏电流大幅增加。为了避免上述不良，介电层采用介电常数较高的材料，使得在栅极112与沟道区之间保持足够的电容，从而栅极112绝缘层在保证物理厚度相对较小的同时，能带势垒较高，电容较大，栅极112的开关性能较好。
可选地，介电层的材料的介电常数大于3.6，比如包括HFO2、HfSiOx、HfSiON中的至少一种。
栅极112包括功函数金属层(Work Function Metal，WFM)和电极金属层；功函数金属层的内外表面分别与介电层、电极金属层接触。
可选地，功函数金属层包括W、TiN和TiAl中的至少一种。
可选地，电极金属层包括W。
在本申请的一些实施例中，图案化超晶格层，形成多个超晶格柱，包括：
在超晶格层上制备第二沟槽；
在超晶格层上制备第一沟槽，形成多个超晶格柱；
其中，第二沟槽的延伸方向与第一沟槽的延伸方向相互交错，第二沟槽的延伸方向与半导体线103a的延伸方向相互交错，第一沟槽的延伸方向与半导体线103a的延伸方向平行。
可选地，在超晶格层上制备第一沟槽采用自对准双重成像技术(Self-alignedDouble Patterning,SADP)。定义与衬底101表面平行的方向包括X方向和Y方向，X方向即上述行方向，Y方向即上述列方向。X方向和Y方向相互交错。第一沟槽的延伸方向与X方向平行，多个第一沟槽在Y方向上间隔排布，第一沟槽的深度延伸至衬底101中，将至少一个半导体层103划分成多个半导体线103a。
可选地，在超晶格上制备第二沟槽采用浅槽隔离技术(Shallow TrenchIsolation，STI)。第二沟槽的延伸方向与Y方向平行，多个第一沟槽在X方向上间隔排布，第一沟槽的深度延伸至衬底101中。
在一个具体的实施例中，多个半导体层103在衬底101上的正投影完全重合。X方向与Y方向垂直，划分出的半导体线103a的延伸方向也与X方向平行。第二沟槽的延伸方向与第一沟槽的延伸方向垂直。每一层内的多个半导体线103a呈平面陈列排布，不同层内的多个半导体线103a呈立方体三维阵列排布。
在本申请的一些实施例中，在超晶格层上制备第二沟槽，包括：
在超晶格层远离衬底101的一侧依次制备衬垫层104、第一绝缘层105、图案化薄膜106；
对图案化薄膜106的上表面开设第二沟槽，第二沟槽的底部延伸至衬底101中；
制备第二沟槽之后，还包括：
去除图案化薄膜106；
在第二沟槽中填充绝缘柱107。
在一些实施例中，制备第二沟槽，即利用浅槽隔离(Shallow Trench Isolation，STI)在多个半导体层103上制备多个第二沟槽。第二沟槽的延伸方向与Y方向平行，多个第二沟槽在X方向上间隔排布，第二沟槽的深度延伸至衬底101中。
可选地，采用流动式化学气相沉积工艺(Flowable Chemical Vapor Deposition，FCVD)在第二沟槽中填充绝缘材料，形成绝缘柱107，绝缘材料包括氧化物，进一步加强第二沟槽的绝缘性能。
在本申请的一些实施例中，在超晶格层上制备第一沟槽，包括：
在超晶格层远离衬底101的一侧制备掩膜层108和芯轴结构109，芯轴结构109覆盖掩膜层108的部分表面；
以芯轴结构109为光罩图案化掩膜层108；
以剩余的掩膜层108为光罩图案化超晶格层，形成第一沟槽。
在本实施例中，以芯轴结构109为光罩对掩膜层108进行一次光刻，再使用非光刻工艺步骤，如薄膜沉积、刻蚀等实现对光刻图形的空间倍频，即在掩膜层108实现光刻图案数量的增多，最后以剩余的掩膜层108为光罩使用另外一次光刻和刻蚀去除部分半导体层103，即形成第一沟槽。
在本申请的一些实施例中，在半导体线103a沿其中一端向另一端的方向上依次形成源极区和漏极区，包括：
在半导体线103a表面制备环绕半导体线103a的第一区的伪栅110，半导体线103a中包括未被伪栅110覆盖的第二区和第三区，以及位于第二区和第三区之间的第一区；
对半导体线103a的第二区和第三区进行等离子体掺杂，分别形成源极区和漏极区。
在本实施例中，半导体线103a被分为第一区、第二区和第三区，其中第二区和第三区分别位于半导体线103a的两端，第一区位于第二区和第三区之间。通过制备伪栅110覆盖第一区，在掺杂源极区和漏极区的制程中，由于第一区被伪栅110覆盖，可以实现自对准掺杂工艺，便于在第二区和第三区内完成掺杂，形成源极区和漏极区。
在等离子体掺杂过程中，等离子体中的杂质，既可以通过扩散，也可以通过离子注入的方式进入半导体线103a中。
在本申请的一些实施例中，在半导体线103a上形成沟道区，包括：
去除伪栅110；
对半导体线103a中位于源极区和漏极区之间的区域进行等离子体掺杂，形成沟道区。
在一个实施例中，去除伪栅110之后直接制备栅极112绝缘层和栅极112。利用半导体线103a本身的材料特性，作为沟道区。
在另一个实施例中，去除伪栅110，再对伪栅110之前覆盖的第一区进行掺杂，掺杂第一区形成沟道区。在第一区通过离子注入技术把少量的施主或受主杂质离子注入进去，以用来调整器件阈值电压的大小。为了增大阈值电压，对于n-MOSFET，需要掺入p型杂质，对于p-MOSFET，需要掺入n型杂质；为了减小阈值电压，则反之。
值得一提的是，在X方向上相邻的两个存储单元之间存在第二沟槽。当其中一个存储单元的源极区相较于自身的漏极区距离该第二沟槽较近时，另一个存储单元的漏极区相较于自身的源极区距离上述同一第二沟槽较近。反之同理，不再赘述。
在本申请的一些实施例中，在半导体线103a表面制备环绕半导体线103a的第一区的伪栅110，包括：
在相邻的半导体线103a之间和半导体线103a远离衬底101的一侧制备第二牺牲层110，第二牺牲层110包覆半导体线103a；
去除第二牺牲层110中包覆半导体线103a的第二区、第三区的部分，保留第二牺牲层110中包覆半导体线103a的第一区的部分，形成伪栅110。
在本实施例中，伪栅110实质上也是一种牺牲层。在制备流程中，通过制备伪栅110来提供如栅极112一致的形貌，从半导体线103a沿其中一端向另一端的方向上依次实现未被伪栅110覆盖的第二区、被伪栅110覆盖的第一区、未被伪栅110覆盖的第三区，从而依次定义出源极区、沟道区和漏极区。
在不同实施例中，既可以第二区对应源极区，第三区对应漏极区，也可以第二区对应漏极区，第三区对应源极区。
在本申请的一些实施例中，在相邻的半导体线103a之间制备第二牺牲层110，之前包括：
在半导体线103a表面保形地制备蚀刻停止层。
在本实施例中，在半导体线103a表面制备蚀刻停止层，在蚀刻停止层表面制备第二牺牲层110。蚀刻停止层随着半导体线103a表面的形貌形成包覆半导体线103a的薄膜。蚀刻停止层与第二牺牲层110之间具有不同的湿蚀刻速率(Wet Etching Rate，WER)。具体地，蚀刻停止层的湿蚀刻速率小于第二牺牲层110。
后续制程中，去除第二牺牲层110时，刻蚀液在第二牺牲层110中的蚀刻速率大于刻蚀液在蚀刻停止层的蚀刻速率，第二牺牲层110被蚀刻的厚度大于蚀刻停止层被蚀刻的厚度，使得第二牺牲层110被完全去除后，半导体线103a表面还存在蚀刻停止层，以避免刻蚀液与半导体线103a之间反生反应，性质改变。
在本申请的一些实施例中，对半导体线103a的第一区进行等离子体掺杂，之前包括：
在半导体线的表面制备第二绝缘层111，第二绝缘层111包覆源极区和漏极区；
平坦化第二绝缘层111。
在本实施例中，第二绝缘层111包覆源极区和漏极区，既可以隔绝水氧保护半导体线103a，又可以在后续对沟道区进行掺杂的制程中覆盖源极区和漏极区，实现自对准掺杂工艺。
在本申请的一些实施例中，在半导体线103a表面依次制备环绕半导体线103a的栅极112绝缘层和栅极112，包括：
在半导体线103a表面依次制备界面氧化层和介电层，形成栅极112绝缘层；
在介电层表面依次制备功函数金属层和电极金属层，形成栅极112。
在一个具体的实施例中，本申请提供另一种存储单元的制备方法。如图2A-2J所示，图2A-2J为本申请实施例提供的另一种存储单元的制备方法的分步示意图。制备方法，包括以下步骤：
S201.在衬底101的一侧制备周期性层叠的第一牺牲层102和半导体，形成超晶格层。
可选地，采用硅Si和硅化锗GeSi两种材料在衬底101上进行周期性外延生长形成层状超晶格，可以生长2-20个周期。对层状超晶格进行原位掺杂，形成2-50个第一牺牲层102和半导体层103。
硅层作为半导体层103，硅化锗层作为第一牺牲层102。第一牺牲层102的厚度不小于60纳米(nm)且不大于80nm，半导体层103的厚度不小于60nm且不大于80nm。
还可选地，通过调整Ge组分，控制外延应力，增加Si层堆叠数量。并且可以通过原位掺杂的方式对Si层进行掺杂，可以是p型掺杂，包括硼B(III族元素掺杂)掺杂等；也可以是N型掺杂(V族元素)，包括砷As、磷P掺杂等。
S202.在超晶格层远离衬底101的一侧依次制备衬垫层104、第一绝缘层105、图案化薄膜106。如图2A所示。
可选地，由于部分实施例中，半导体层103的材料包括硅，第一绝缘层105的材料包括氮化物，上述两种材料直接接触存在在制备过程中产生鸟嘴效应的风险。在半导体层103与第一绝缘层105之间制备衬垫层104，衬垫层104的材料包括氧化物，厚度不小于1nm且不大于3nm。
还可选地，第一绝缘层105的材料包括氮化硅，厚度不小于10nm且不大于30nm；图案化薄膜106用于后续制程中作为光罩，厚度不小于40nm且不大于60nm。
S203.在图案化薄膜106上制备第二沟槽，第二沟槽的底部延伸至衬底101中。如图2B所示。
可选地，以图案化薄膜106为光罩刻蚀第一绝缘层105、衬垫层104和周期性的第一牺牲层102、半导体层103和衬底101，形成至少两个相对侧的第二沟槽，第二沟槽的底部延伸至衬底101中，深度不小于80nm且不大于300nm。
S204.去除图案化薄膜106。
S205.在第二沟槽中填充绝缘柱107。如图2C所示。
可选地，绝缘柱107的材料包括氧化物。既可以位于不同存储单元之间、隔离不同的存储单元，还可以在去除第一牺牲层102后保持半导体线103a的位置。
还可选地，在第二沟槽中制备绝缘材料后，采用化学机械抛光(ChemicalMechanical Polishing，CMP)工艺对绝缘材料平坦化，形成绝缘柱107，绝缘柱107的上表面与第一绝缘层105的上表面齐平。
S206.在半导体层103远离衬底101的一侧制备掩膜层108和芯轴结构109。如图2D所示。
可选地，掩膜层108的材料包括氧化物，厚度不小于40nm且不大于60nm；芯轴结构109的材料包括非晶硅，厚度不小于150nm且不大于300nm。
S207.以芯轴结构109为光罩图案化掩膜层108。
可选地，在本实施例中，以芯轴结构109为光罩对掩膜层108进行一次光刻，再使用非光刻工艺步骤，如薄膜沉积、刻蚀等实现对光刻图形的空间倍频，即在掩膜层108实现光刻图案数量的增多。
S208.以图案化后的掩膜层108为光罩图案化超晶格层，形成第一沟槽，进而形成多个超晶格柱。如图2E所示。
可选地，以剩余的掩膜层108为光罩使用另外一次光刻和刻蚀去除部分半导体层103，即形成第一沟槽。超晶格柱包括多个周期性层叠的线状第一牺牲层102和半导体线103a。
S209.去除第一牺牲层102，保留半导体线103a，半导体线103a的延伸方向与衬底101的表面平行。如图2F所示。
S210.在半导体线103a表面保形地制备蚀刻停止层。
可选地，蚀刻停止层的湿蚀刻速率小于第二牺牲层110。蚀刻停止层的材料包括氧化物。
S211.在相邻的半导体线103a之间和半导体线103a远离衬底101的一侧制备第二牺牲层110，第二牺牲层110包覆半导体线103a。如图2G所示。
可选地，第二牺牲层110的材料包括多晶硅。
S212.去除第二牺牲层110中包覆半导体线103a的第二区、第三区的部分，保留第二牺牲层110中包覆半导体线103a的第一区的部分，形成伪栅110。如图2H所示。
可选地，去除半导体线103a两端的第二牺牲层110，保留半导体线103a中部的第二牺牲层110。在X方向上，第二区与第三区的宽度相等，第一区的宽度不小于20nm且不大于40nm，伪栅110的宽度与第一区的宽度相等。
S213.对半导体线103a中未被伪栅110覆盖的区域进行等离子体掺杂，分别形成源极区和漏极区。
S214.在半导体线的表面制备第二绝缘层111，第二绝缘层111包覆源极区和漏极区。
S215.平坦化第二绝缘层111。如图2I所示。
可选地，采用化学机械抛光(Chemical Mechanical Polishing，CMP)工艺对第二绝缘层111平坦化。
S216.去除伪栅110。如图2J所示。
S217.对半导体线103a中位于源极区和漏极区之间的区域进行等离子体掺杂，形成沟道区。
S218.在半导体线103a表面依次制备界面氧化层和介电层，形成栅极112绝缘层；界面氧化层的内外表面分别与沟道区和介电层接触。
可选地，界面氧化层的材料的电阻率小于2.0*10-8欧米(Ωm)，比如电阻率为1.72*10-8Ωm的铜。或者，界面氧化物的材料的介电常数小于2.8，比如掺杂氟元素等形成的有机材料。厚度不小于0.5nm且不大于2nm。
可选地，介电层的材料的介电常数大于3.6，比如包括HFO2、HfSiOx、HfSiON中的至少一种。厚度不小于2nm且不大于5nm。
S219.在介电层表面依次制备功函数金属层和电极金属层，形成栅极112；功函数金属层的内外表面分别与介电层、电极金属层接触。如图3A所示。
可选地，功函数金属层包括W、TiN和TiAl中的至少一种。电极金属层包括W。
基于同一发明构思，第二方面，本申请实施例提供一种存储单元，采用如第一方面中的制备方法所制备，如图3A-3C所示，图3A-3C为本申请实施例提供的一种存储单元的结构示意图，图3A为立体图，图3B为截面图，图3C为俯视图。存储单元，包括：
衬底101，具有上表面；
半导体线103a，位于衬底101朝向上表面的一侧，至少一组半导体线103a在垂直方向间隔分布且与所述衬底101平行，在半导体线103a沿其中一端向另一端的方向上依次具有源极区、沟道区和漏极区；
栅极112绝缘层，环绕于半导体线103a的沟道区；
栅极112，环绕于栅极112绝缘层。
在本申请的一些实施例中，存储单元还包括电容和位线；半导体线103a的源极区与电容电连接，半导体线103a的漏极区与位线电连接。
在一个实施例中，同一根位线至少连接同一层中至少两个半导体线103a(即同一个半导体层103划分出的半导体线103a)的漏极区。则至少存在相邻的两个位线之间的间距与在Z方向上相邻的两个半导体线103a之间的间距相等，由于存储单元在Z方向上的排布不会影响存储单元的横截面面积，从而在Z方向上为相邻两个半导体线103a的制备留足了空间，进而为相邻两个位线的制备留足了空间，实现不显著增加存储单元的横截面面积，又可以改善相邻两个位线之间的耦合效应和串扰现象。
在另一个实施例中，位线包括阶梯位线，阶梯位线在Z方向上具有至少一个阶升。
基于同一发明构思，第三方面，本申请实施例提供一种存储器，包括如第二方面中任一实施例中的存储单元。
基于同一发明构思，第四方面，本申请实施例提供一种电子设备，包括如第三方面中的存储器。
在本申请的一些实施例中，电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
与现有技术相比可实现，应用本申请实施例，至少能够实现如下有益效果：
本申请实施例中的制备方法通过制备全环绕栅极112，使得存储单元在垂直于衬底101的方向上具有更高的集成自由度，可以增加栅极112区或者源、漏极区的设计空间，减少存储单元的横截面面积；又通过制备平行于衬底101的半导体线103a，位线与半导体线103a的漏极区电连接，使得增大相邻两个位线之间的间距，主要增大垂直于衬底101的方向上相邻的半导体线103a之间的间距，即增大存储单元的纵截面面积，从而在不显著增加单个存储单元横截面面积的情况下，为相邻两个位线的制备留足了空间。进而即可以实现不显著增加存储单元的横截面面积，又可以改善相邻两个位线之间的耦合效应和串扰现象。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (15)

1.一种存储单元的制备方法，其特征在于，包括：
提供衬底，具有上表面；
在所述衬底的上表面形成超晶格层，所述超晶格层包括周期性层叠的第一牺牲层和初始半导体层；
图案化所述第一牺牲层和所述初始半导体层，形成多个沿行方向延伸且在列方向间隔分布的第一沟槽；相邻的所述第一沟槽之间形成超晶格柱，每个所述超晶格柱包含周期性层叠的所述第一牺牲层和半导体层；
去除所述超晶格柱中的所述第一牺牲层，形成对应每个所述超晶格柱的一组在垂直方向间隔分布且与所述衬底平行的所述半导体层，所述半导体层沿着所述行方向延伸为半导体线；
在所述半导体线的第一区的侧壁制备伪栅，以暴露位于所述第一区的两端的第二区、第三区，在所述半导体线的第二区、第三区制备源极区和漏极区；
去除所述伪栅，在所述半导体线的第一区制备沟道区；
在所述半导体线的沟道区的侧壁依次形成环绕所述半导体线的栅极绝缘层和栅极。
2.根据权利要求1所述的制备方法，其特征在于，所述图案化所述第一牺牲层和初始半导体层，包括：
在所述超晶格层远离所述衬底的一侧制备掩膜层和芯轴结构，所述芯轴结构覆盖所述掩膜层的部分表面；
以所述芯轴结构为光罩图案化所述掩膜层；
以图案化后的所述掩膜层为光罩图案化所述超晶格层，形成所述第一沟槽。
3.根据权利要求1所述的制备方法，其特征在于，所述图案化所述第一牺牲层和初始半导体层，之前包括：
在所述超晶格层上制备第二沟槽；
其中，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向相互交错，所述第二沟槽的延伸方向与所述半导体线的延伸方向相互交错。
4.根据权利要求3所述的制备方法，其特征在于，所述在所述超晶格层上制备第二沟槽，包括：
在所述超晶格层远离所述衬底的一侧依次制备衬垫层、第一绝缘层、图案化薄膜；
对所述图案化薄膜的上表面开设第二沟槽，所述第二沟槽的底部延伸至所述衬底中；
制备所述第二沟槽之后，还包括：
去除所述图案化薄膜；
在所述第二沟槽中填充绝缘柱。
5.根据权利要求1所述的制备方法，其特征在于，所述在所述半导体线的第一区的侧壁制备伪栅，以暴露位于所述第一区的两端的第二区、第三区，包括：
在相邻的所述半导体线之间和所述半导体线远离所述衬底的一侧制备第二牺牲层，所述第二牺牲层包覆所述半导体线；
去除所述第二牺牲层中包覆所述半导体线的第二区、第三区的部分，保留所述第二牺牲层中包覆所述半导体线的第一区的部分，形成所述伪栅。
6.根据权利要求5所述的制备方法，其特征在于，所述在相邻的所述半导体线之间和所述半导体线远离所述衬底的一侧制备第二牺牲层，包括：
在所述半导体线表面保形地制备蚀刻停止层。
7.根据权利要求1所述的制备方法，其特征在于，所述在所述半导体线的第二区、第三区制备源极区和漏极区，包括：
对所述半导体线的第二区、第三区进行等离子体掺杂，分别形成所述源极区和所述漏极区。
8.根据权利要求1所述的制备方法，其特征在于，所述在所述半导体线的第一区制备沟道区，包括：
对所述半导体线的第一区进行等离子体掺杂，形成所述沟道区。
9.根据权利要求8所述的制备方法，其特征在于，所述对所述半导体线的第一区进行等离子体掺杂，之前包括：
在所述半导体线的表面制备第二绝缘层，所述第二绝缘层包覆所述源极区和所述漏极区；
平坦化所述第二绝缘层。
10.根据权利要求1所述的制备方法，其特征在于，所述在所述半导体线的沟道区的侧壁依次形成环绕所述半导体线的栅极绝缘层和栅极，包括：
在所述半导体线表面依次制备界面氧化层和介电层，形成所述栅极绝缘层；
在所述介电层表面依次制备功函数金属层和电极金属层，形成所述栅极。
11.一种存储单元，其特征在于，包括：
衬底，具有上表面；
半导体线，位于所述衬底朝向所述上表面的一侧，至少一组所述半导体线在垂直方向间隔分布且与所述衬底平行，在所述半导体线沿其中一端向另一端的方向上依次具有源极区、沟道区和漏极区；
栅极绝缘层，环绕于所述半导体线的沟道区；
栅极，环绕于所述栅极绝缘层。
12.根据权利要求11所述的存储单元，其特征在于，所述存储单元还包括电容和位线；所述半导体线的源极区与所述电容电连接，所述半导体线的漏极区与所述位线电连接。
13.一种存储器，其特征在于，包括如权利要求11-12中任一项所述的存储单元。
14.一种电子设备，其特征在于，包括如权利要求13中所述的存储器。
15.根据权利要求14所述的电子设备，其特征在于，所述电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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