KR20240012340A - 메모리 셀 구조 - Google Patents
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Abstract
메모리 셀 구조체가 실리콘 기판, 트랜지스터, 및 커패시터를 포함한다. 실리콘 기판은 실리콘 표면을 가진다. 트렌지스터는 실리콘 표면에 연결되고, 트렌지스터는 게이트 구조체, 제1 도전 영역, 및 제2 도전 영역을 가진다. 커패시터는 신호 전극 및 카운터 전극을 가지고, 커패시터는 트랜지스터의 상방에 있고, 신호 전극은 트랜지스터의 제2 도전 영역에 전기적으로 연결되면서 트랜지스터의 제2 도전 영역으로부터 격리되어 있다. 카운트 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함한다.
Description
본 출원은 2022년 7월 29일에 출원된 미국 가출원 제63/393,317호의 이익을 주장한다. 또한, 본 출원은 2022년 7월 20일에 출원된 미국 가출원 제63/390,676호의 이익을 주장한다. 또한, 본 출원은 2022년 7월 20일에 출원된 미국 가출원 제63/390,680호의 이익을 주장한다. 또한, 본 출원은 2022년 7월 20일에 출원된 미국 가출원 제63/390,682호의 이익을 주장한다. 이들 출원의 내용은 참조로서 본 명세서에 포함된다.
본 발명은 메모리 셀 구조에 관한 것으로, 구체적으로 DRAM 셀의 크기를 소형화할 뿐만 아니라 DRAM 셀 작동 시 신호 대 잡음비를 향상시키는 메모리 셀 구조에 관한 것이다.
가장 중요한 휘발성 메모리 집적 회로 중 하나는 1T1C 메모리 셀을 사용하는 DRAM(Dynamic Random Access Memory, 동적 랜덤 액세스 메모리)으로, 이는 컴퓨팅 및 통신 어플리케이션을 위한 메인 메모리 및/또는 버퍼 메모리로서 최상의 비용 대비 성능을 제공할 뿐만 아니라 실리콘의 최소 피처 크기를 수 마이크로미터에서 20 나노미터 정도까지 무어의 법칙을 유지하기 위한 기술 축소를 위한 최고의 드라이버 역할을 하였다. 최근, 임베디드 SRAM(Static Random Access Memory, 정적 랜덤 액세스 메모리)을 축소 드라이버로 계속 사용하는 로직 기술은 제조 공정에서 3나노미터에 가까운 가장 진보된 기술 노드를 달성했다고 주장한다. 이에 비해, DRAM의 기술 노드의 최상의 주장은 여전히 10 내지 12 나노미터 이상이다. 주요 문제는 1T1C 셀 구조가 매우 공격적인 설계 규칙, 축소된 액세스 트랜지스터(즉, 1T) 설계 및 트랜지스터 및 격리 영역의 일부에 걸쳐 적층된 커패시터 또는 매우 깊은 트렌치 커패시터와 같은 3차원 저장 커패시터(즉, 1C)를 사용하여도 더 축소하기가 매우 어렵다는 것이다.
1T1C DRAM 셀의 어려움은 기술, 설계 및 장비에 대한 막대한 재정 및 연구 개발 투자에도 불구하고 잘 알려진 문제이지만 여기에서 자세히 설명한다. 어려움의 몇 가지 예를 들자면, (1) 액세스 트랜지스터 구조는 피할 수 없지만 더 심각한 전류 누설 문제를 겪어 DRAM 리프레시 시간을 줄이는 것과 같은 1T1C 메모리 셀 저장 기능을 저하시키고, (2) 액세스 트랜지스터의 게이트, 소스 및 드레인 영역에 대한 기하학적 및 토포그래픽 구조 및 연결에 워드 라인, 비트 라인 및 저장 커패시터를 배열하는 복잡성이 축소에 대해 훨씬 더 악화되고 있으며, (3) 트렌치 커패시터가 개구부 크기에 대한 깊이의 종횡비가 너무 커서 50nm 기술 노드 후에 거의 중단되고, (4) 활성 영역을 20도에서 50도 이상으로 트위스트(twist)한 후 적층된 커패시터의 지형이 악화되고 액세스 트랜지스터의 소스 영역에 대한 저장 전극 사이의 접촉 공간을 위한 공간이 거의 없다는 등이다. 또한, 액세스 트랜지스터의 드레인 영역에 대한 비트 라인 접촉을 위한 허용 가능한 공간이 너무 작아지고 있지만 자기 정렬 특징이 유지되기 위해 여전히 어려움을 겪어야 하고, (5) 악화되는 누설 전류 문제는 저장 커패시턴스를 위한 많은 High-K 유전체 절연체 물질이 발견되지 않는 한 더 큰 커패시턴스 영역을 갖기 위해 저장 커패시턴스를 향상시키고 커패시터의 높이를 계속 증가시켜야 하며, (6) 위의 어려움을 해결하는 기술 혁신 없이는 점점 더 높은 밀도/용량 및 성능을 요구하는 상황에서 DRAM 칩의 더 나은 신뢰성, 품질 및 복원력에 대한 모든 증가하는 요구가 충족되기가 점점 더 어려워지고 있다.
따라서, 전술한 잘 알려진 문제를 해결하는 방법이 1T1C DRAM 셀 설계자의 중요한 문제가 된다.
본 발명의 실시예는 메모리 셀 구조체를 제공한다. 메모리 셀 구조체는 실리콘 기판, 트랜지스터, 및 커패시터를 포함한다. 실리콘 기판은 실리콘 표면을 가진다. 트렌지스터는 실리콘 표면에 연결되고, 트렌지스터는 게이트 구조체, 제1 도전 영역, 및 제2 도전 영역을 가진다. 커패시터는 신호 전극 및 카운터 전극을 가지고, 커패시터는 트랜지스터의 상방에 있고, 신호 전극은 트랜지스터의 제2 도전 영역에 전기적으로 연결되면서 트랜지스터의 제1 도전 영역으로부터 격리되어 있다. 카운터 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함한다.
본 발명의 일 측면에 따르면, 인접한 2개의 서브 전극 사이마다 유전체층이 삽입된다.
본 발명의 일 측면에 따르면, 각 서브 전극은 TiN층 및 붕소 도핑 폴리실리콘층을 포함한다.
본 발명의 일 측면에 따르면, 신호 전극은 Si를 포함한다.
본 발명의 일 측면에 따르면, 신호 전극은 게이트 구조체의 상단 표면 및 2개의 측벽을 덮는 H 형상 구조를 가진다.
본 발명의 일 측면에 따르면, 신호 전극은 2개의 상향 연장 필러(upward extending pillar) 및 2개의 상향 연장 필러에 연결되는 복수의 가로 빔(lateral beam)을 포함한다.
본 발명의 일 측면에 따르면, 메모리 셀 구조체는 실리콘 기판 내에 있으면서 얕은 트렌치 격리(shallow trench isolation, STI) 영역에 의해 둘러싸여 있는 활성 영역을 더 포함하며, 트랜지스터는 활성 영역을 기반으로 형성되고, 신호 전극은 2개의 상향 연장 필러를 포함하며, 적어도 하나의 상향 연장 필러는 활성 영역을 넘어 측방향으로 확장된다.
본 발명의 일 측면에 따르면, 각 상향 연장 필러의 바닥 표면은 활성 영역 및 STI 영역을 덮는다.
본 발명의 일 측면에 따르면, 신호 전극은 표면이 거친 2개의 상향 연장 필러를 포함한다.
본 발명의 일 측면에 따르면, 신호 전극은 n+ 폴리(Poly) Si 또는 반구형 입자(Hemispherical-grained) Si를 포함한다.
본 발명의 다른 실시예는 메모리 셀 구조체를 제공한다. 메모리 셀 구조체는 반도체 기판, 활성 영역, 트랜지스터 및 커패시터를 포함한다. 반도체 기판은 본래 반도체 표면을 가진다. 활성 영역은 반도체 기판 내에 있으며 얕은 트렌치 격리(STI) 영역으로 둘러싸여 있다. 트랜지스터는 활성 영역을 기반으로 형성되며, 트랜지스터는 게이트 구조체, 제1 도전 영역 및 제2 도전 영역을 포함한다. 커패시터는 신호 전극 및 카운터(counter) 전극을 가지며, 커패시터는 트랜지스터 위에 있고, 신호 전극은 트랜지스터의 제2 도전 영역에 전기적으로 연결되고 트랜지스터의 제1 도전 영역으로부터 격리된다. 신호 전극은 2개의 상향 연장 필러를 포함하고, 각 상향 연장 필러는 활성 영역 위로 적청되고 활성 영역을 넘어 측방향으로 확장된다.
본 발명의 일 측면에 따르면, 게이트 구조체는 게이트 도전 영역 및 게이트 도전 영역 위의 캡(cap) 유전체 영역을 포함하고, 게이트 도전 영역의 상단 표면은 본래 반도체 표면보다 낮다.
본 발명의 일 측면에 따르면, 카운터 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함하고, 각 서브 전극은 TiN층 및 붕소 도핑 폴리실리콘층을 포함하며, 신호 전극은 Si를 포함한다.
본 발명의 일 측면에 따르면, 신호 전극은 게이트 구조체의 상단 표면 및 2개의 측벽을 덮는 H 형상 구조형상 구조본 발명의 일 측면에 따르면, 메모리 셀 구조체는 비트 라인 및 연결 플러그를 더 포함한다. 비트 라인은 본래 반도체 표면 아래에 배치된다. 연결 플러그는 비트 라인을 트랜지스터의 제1 도전 영역에 전기적으로 연결한다.
본 발명의 일 측면에 따르면, 비트 라인은 STI 영역 내에 배치되고, STI 영역은 비대칭 물질 스페이서 세트를 포함한다.
본 발명의 다른 실시예는 메모리 셀 구조체를 제공한다. 메모리 셀 구조체는 반도체 기판, 활성 영역, 트랜지스터 및 커패시터를 포함한다. 반도체 기판은 본래 반도체 표면을 가진다. 활성 영역은 반도체 기판 내에 있으며 얕은 트렌치 격리(STI) 영역으로 둘러싸여 있다. 트랜지스터는 활성 영역을 기반으로 형성되며, 트랜지스터는 게이트 구조체, 제1 도전 영역 및 제2 도전 영역을 포함한다. 커패시터는 신호 전극 및 카운터 전극을 가지며, 신호 전극은 게이트 구조체의 상단 표면 및 2개의 측벽을 덮고, 신호 전극은 트랜지스터의 제2 도전 영역에 전기적으로 연결되고 트랜지스터의 제1 도전 영역으로부터 격리된다. 신호 전극은 표면이 거친 2개의 상향 연장 필러를 포함하고, 각 상향 연장 필러는 n+ 폴리 Si 또는 반구형 입자 Si를 포함한다.
본 발명의 일 측면에 따르면, 카운터 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함하고, 2개의 인접한 서브 전극 사이마다 유전체층이 삽입된다.
본 발명의 일 측면에 따르면, 각 서브 전극은 TiN층 및 붕소 도핑 폴리실리콘층을 포함한다.
본 발명의 일 측면에 따르면, 메모리 셀 구조체는 비트 라인 및 연결 플러그를 더 포함한다. 비트 라인은 본래 반도체 표면 아래에 배치된다. 연결 플러그는 비트 라인을 트랜지스터의 제1 도전 영역에 전기적으로 연결한다. 비트 라인은 STI 영역 내에 배치되고, STI 영역은 비대칭 물질 스페이서 세트를 포함한다.
본 발명의 이러한 목적 및 기타 목적은 다양한 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 바 없이 명백해질 것이다.
도 1a는 본 발명의 실시예에 따른 1T1C 메모리 셀의 제조 방법을 도시한 흐름도이다.
도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h는 도 1a를 도시한 도면이다.
도 2는 1T1C 메모리 셀의 액세스 트랜지스터의 활성 영역의 정의를 도시한다.
도 3, 도 4, 도 5는 액세스 트랜지스터에 연결되는 언더그라운드 비트 라인의 형성을 도시한다.
도 6, 도 7, 도 8은 액세스 트랜지스터 및 액세스 트랜지스터의 게이트에 연결되는 워드 라인의 형성을 도시한다.
도 9, 도 10, 도 11은 1T1C 메모리 셀의 액세스 트랜지스터의 드레인 영역 및 소스 영역을 사용한 메모리 셀의 격리를 도시한다.
도 12, 도 13, 도 14, 도 15는 언더그라운드 비트 라인과 액세스 트랜지스터의 드레인 영역 사이의 연결 형성을 도시한다.
도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28은 액세스 트랜지스터의 소스 영역에 연결된 액세스 트랜지스터 위에 형상 구조 커패시터의 형성을 도시한다.
도 18a, 도 19a는 본 발명의 다른 실시예에 따라 더 큰 신호 저장을 위한 H 커패시터의 더 큰 커패시턴스를 얻기 위해 H 커패시터의 전극 면적을 최대화하기 위한 n+ SEG 측면 성장을 통한 것을 도시한다.
도 26a, 도 27a, 도 28a는 본 발명의 다른 실시예에 따라 신호 저장을 위한 H 커패시터의 더 큰 커패시턴스를 얻기 위해 H 커패시터 바닥 전극 영역을 추가로 향상시키기 위해 n+ 폴리 또는 HSG 선택적 성장을 결합하는 것을 도시한다.
도 28b, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35는 본 발명의 다른 실시예에 따른 래더 유형 H 커패시터를 형성하는 방법을 도시한다.
도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h는 도 1a를 도시한 도면이다.
도 2는 1T1C 메모리 셀의 액세스 트랜지스터의 활성 영역의 정의를 도시한다.
도 3, 도 4, 도 5는 액세스 트랜지스터에 연결되는 언더그라운드 비트 라인의 형성을 도시한다.
도 6, 도 7, 도 8은 액세스 트랜지스터 및 액세스 트랜지스터의 게이트에 연결되는 워드 라인의 형성을 도시한다.
도 9, 도 10, 도 11은 1T1C 메모리 셀의 액세스 트랜지스터의 드레인 영역 및 소스 영역을 사용한 메모리 셀의 격리를 도시한다.
도 12, 도 13, 도 14, 도 15는 언더그라운드 비트 라인과 액세스 트랜지스터의 드레인 영역 사이의 연결 형성을 도시한다.
도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28은 액세스 트랜지스터의 소스 영역에 연결된 액세스 트랜지스터 위에 형상 구조 커패시터의 형성을 도시한다.
도 18a, 도 19a는 본 발명의 다른 실시예에 따라 더 큰 신호 저장을 위한 H 커패시터의 더 큰 커패시턴스를 얻기 위해 H 커패시터의 전극 면적을 최대화하기 위한 n+ SEG 측면 성장을 통한 것을 도시한다.
도 26a, 도 27a, 도 28a는 본 발명의 다른 실시예에 따라 신호 저장을 위한 H 커패시터의 더 큰 커패시턴스를 얻기 위해 H 커패시터 바닥 전극 영역을 추가로 향상시키기 위해 n+ 폴리 또는 HSG 선택적 성장을 결합하는 것을 도시한다.
도 28b, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35는 본 발명의 다른 실시예에 따른 래더 유형 H 커패시터를 형성하는 방법을 도시한다.
여기에서는 다음과 같은 1T1C 메모리 셀 구조를 구현하는 프로세스와 함께 새로운 HCoT(H-shape capacitor positioned directly over to clamp an access transistor, 액세스 트랜지스터를 고정하기 위해 바로 위에 위치한 형상 구조 커패시터)를 소개한다.
다음으로, 도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 18a, 도 19, 도 19a, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 26a, 도 27, 도 27a, 도 28, 도 28a, 도 28b, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35를 참조하며, 여기서 도 1a는 본 발명의 실시예에 따른 1T1C 메모리 셀의 제조 방법을 도시한 흐름도이다.
단계 10: 시작한다.
단계 15: 기판(202)을 기반으로, 1T1C 메모리 셀의 액세스 트랜지스터의 활성 영역을 정의한다.
단계 20: 액세스 트랜지스터에 연결되는 언더그라운드(underground) 비트 라인을 형성한다.
단계 25: 액세스 트랜지스터와 액세스 트랜지스터의 게이트에 연결되는 워드 라인을 형성한다.
단계 30: 1T1C 메모리 셀의 액세스 트랜지스터의 드레인 영역(즉, 제1 도전 영역) 및 소스 영역(즉, 제2 도전 영역)으로 메모리 셀 격리를 정의한다.
단계 35: 언더그라운드 비트 라인과 액세스 트랜지스터의 드레인 영역 사이에 연결을 형성한다.
단계 40: 액세스 트랜지스터의 소스 영역에 연결된 액세스 트랜지스터 위에 형상 구조 커패시터를 형성한다.
단계 45: 종료한다.
도 1b 및 도 2를 참조한다. 단계 15는 다음 단계를 포함할 수 있다.
단계 102: 기판(202)의 수평 실리콘 표면(horizontal silicon surface, 이하, "HSS")(208) 위에 패드 산화물층(204) 및 패드 질화물층(206)을 증착한다(도 2).
단계 104: 1T1C 메모리 셀의 활성 영역을 정의하여 트렌치(210)를 생성한다(도 2).
단계 106: 트렌치(210)에 산화물층(예를 들어, 실리콘 산화물(SiO, SiO2))을 증착하고 수평 실리콘 표면(208) 아래에 얕은 트렌치 격리(shallow trench isolation, STI)를 형성하기 위해 산화물층(214)을 재식각(etch back)한다(도 2).
도 1c 및 도 3, 도 4, 도 5를 참조한다. 단계 20은 다음의 단계를 포함할 수 있다.
단계 108: 질화물-1층(예를 들어, SiN 또는 SiOCN)이 증착되고 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)를 형성하기 위해 재식각된다(도 3).
단계 110: 스핀 온 유전체(spin-on dielectric, SOD)(404)가 트렌치(210)에 증착되고 화학적 기계식 연마(chemical mechanical polishing, CMP) 기술에 의해 평탄화된다(도 3).
단계 112: 포토레지스트층에 의해 덮이지 않은 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN) 및 SOD(404)가 식각 제거된다(도 3).
단계 114: 포토레지스트층 및 SOD(404)가 제거된다(도 4).
단계 116: 산화물-1층(502)이 열적 성장과 같이 성장된다(도 4).
단계 118: 도전 물질(504)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다(도 4).
단계 120: 도전 물질(504)이 재식각된다(도 5).
단계 122: SiN(602) 및 산화물이 트렌치(210)에 증착되고 재식각되며, HDP(high-density-plasma, 고밀도 플라즈마) 산화물(604)이 형성되고 CMP 기술에 의해 평탄화되며, 이어서 HDP 산화물(604)이 재식각되고 패드 질화물층(206)이 식각 제거된다(도 5).
도 1d 및 도 6, 도 7, 도 8을 참조한다. 단계 25는 다음의 단계를 포함할 수 있다.
단계 124: 산화물-2층(702) 및 질화물-2층(704)이 패드 산화물층(204)의 상단 위에 증착된다(도 6).
단계 126: 패터닝된 포토레지스트층이 증착되고, 산화물-2층(702), 질화물-2층(704), 패드 산화물층(204) 및 실리콘의 불필요한 부분이 식각되거나 제거된다(도 7).
단계 128: p형 선택적 에피택시 성장(p-type selective epitaxy growth, p-SEG)(802)이 성장되고, 그 다음에 절연체층(804)이 형성된 다음, 게이트 물질(806)이 증착되고 재식각되어 워드 라인 및 액세스 트랜지스터의 게이트 구조를 형성한다(도 7).
단계 130: 질화물층(901), 질화물-3층(902)(예를 들어, SiN 또는 SiOCN) 및 질화물-4층(904)이 증착되고 CMP 기술에 의해 평탄화되며, 워드 라인 사이의 산화물-2층(702) 및 질화물-2층(704)이 제거된다(도 8).
도 1e 및 도 9, 도 10, 도 11을 참조한다. 단계 30은 다음의 단계를 포함할 수 있다.
단계 132: SiN층(1002) 및 폴리실리콘-1층(1004)이 증착되고 이방성 재식각되며, 스핀 온 유전체(SOD)(1006)가 증착되고 CMP 기술에 의해 평탄화된다(도 9).
단계 134: 폴리실리콘-1층(1004)이 재식각되고 질화물-5층(1008)이 증착되며 CMP 기술에 의해 평탄화된다(도 9).
단계 136: 스핀 온 유전체(SOD)(1006)가 식각 제거되고, 질화물-6층(1102)이 증착되며, 스핀 온 유전체(SOD)(1104)가 증착되고 CMP 기술에 의해 평탄화된다(도 10).
단계 138: 질화물-7층(1202)이 증착되고, 질화물-7층(1202), 스핀 온 유전체(SOD)(1104), 질화물-6층(1102), 패드 산화물층(204) 및 기판(202)이 기판(202) 내부에 격리 트렌치를 형성하기 위해 식각되도록 소스 격리를 위한 포토 패턴이 이용된다(도 11).
단계 140: 스핀 온 유전체(SOD)(1204)가 증착되어 격리 트렌치를 채운다(도 11).
도 1f 및 도 12, 도 13, 도 14, 도 15를 참조한다. 단계 35는 다음의 단계를 포함한다.
단계 142: UGBL 컨택을 위한 포토 패턴이 이용되어 질화물-7층(1202), 스핀 온 유전체(SOD)(1104), 질화물-6층(1102), 패드 산화물층(204) 및 기판(202)이 기판(202) 내부에 UGBL 컨택 트렌치를 형성하기 위해 식각되도록 한다(도 12).
단계 144: 산화물-6층(1302)이 성장되고 트렌치(210)의 일 측면을 따라 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)가 식각 제거된다(도 12).
단계 146: 도전 물질(1402)이 UGBL 컨택 트렌치에 증착되고, CMP 기술에 의해 평탄화되며, 재식각된다(도 13).
단계 148: 산화물-6층(1302)이 재식각되고 n+ 실리콘층(1404)이 노출된 실리콘 물질을 기반으로 측방향으로 성장되어 드레인 영역 및 UGBL 컨택에 접촉한다(도 13).
단계 150: 산화물-7층(1502)이 n+ 실리콘층(1404) 위에 성장되고, 질화물-6층(1102)이 식각 제거되며, 폴리실리콘-2층(1504)이 산화물-7층(1502) 위에 증착되고 재식각된다(도 14).
단계 152: 질화물-7층(1202), 질화물-4층(904), 스핀 온 유전체(SOD)(1006), 질화물-5층(1008)이 식각 제거된다(도 15).
단계 154: 도전 물질(1602)이 UGBL 컨택 트렌치에 증착되고, CMP 기술에 의해 평탄화되며, 재식각된다(도 15).
도 1g, 도 1h 및 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28을 참조한다. 단계 40은 다음의 단계를 포함할 수 있다.
단계 156: 폴리실리콘-1층(1004) 및 패드 산화물층(204)이 식각 제거된다(도 16).
단계 158: n-SEG 실리콘(1702)이 성장된다(도 16).
단계 160: 산화물-8층(1902)이 성장되고 재식각되며, n+ SEG 실리콘(1904)이 성장되고, 산화물-9층(1906)이 증착되고 재식각된다(도 18).
단계 162: SiN층(1002)이 재식각되고, n+ SEG 실리콘(1904)이 측방향으로 성장될 수 있으며, 산화물-9층(1906)이 재식각되고, 산화물-10층(2004)이 n+ SEG 실리콘(1904) 위에 성장된다(도 19).
단계 164: 도전 물질(1602)이 식각 제거되고, 질화물-8층(2102)이 증착되고 재식각되며, 폴리실리콘-2층(1504) 및 n-SEG 실리콘(1702)이 식각 제거된다(도 20).
단계 166: 산화물-11층(2202)이 성장되고, 질화물-8층(2102)이 제거되며, 스핀 온 유전체(SOD)(2204)가 증착된다(도 21).
단계 168 : 스핀 온 유전체(SOD)(2204)가 재식각되고, Hi-K 유전체층(2302), TiN층(2304) 및 W층(2306)이 증착되고 화학적 기계식 연마(CMP) 기술에 의해 평탄화되며, 질화물-3층(902)(예: SiN 또는 SiOCN)이 재식각되고, n+ SEG 실리콘이 성정되도록 한다(도 22).
단계 170: 질화물-9층(2402)이 증착되고, 질화물-9층(2402), Hi-K 유전체층(2302), TiN층(2304) 및 W층(2306)이 화학적 기계식 연마(CMP) 기술에 의해 평탄화되며, n+ SEG 실리콘이 성장하게 한다(도 23).
단계 172: 산화물-12층(2502)이 성장되고 재식각되며, 질화물-9층(2402)이 식각 제거되고, n+ SEG 실리콘이 수직 및 측방향으로 성장되게 한다(도 24).
단계 174: 산화물-12층(2502) 및 Hi-K 유전체층(2302)이 식각 제거되고, Hi-K 유전체층(2602)이 증착되고 TiN층(2604)이 증착되며, B-폴리(Boron doped polysilicon, 붕소 도핑 폴리실리콘)층(2606)이 증착된다(도 25).
단계 176: Hi-K 유전체층(2602), TiN층(2604) 및 B-폴리층(2606)의 일부가 화학적 기계식 연마(CMP) 기술에 의해 제거되고, n+ SEG 실리콘이 2개의 상단 헤드(2506)로부터 수직으로 성장되며, Hi-K 유전체층(2702)이 증착되고, 포토레지스트층(2704)이 Hi-K 유전체층(2702) 위에 형성된다(도 26).
단계 178: Hi-K 유전체층(2702)이 식각되고, 포토레지스트층(2704)이 제거되며, TiN층(2802) 및 B-폴리층(2804)이 증착되고, Hi-K 유전체층(2702), TiN층(2802) 및 B-폴리층(2804)의 일부가 화학적 기계식 연마(CMP) 기술에 의해 제거된다(도 27).
단계 180: 단계 176 및 단계 178을 반복하여 H-커패시터의 다중층(2902)을 형성하고, W층(2904)이 증착된다(도 28).
전술한 제조 방법에 대한 상세한 설명은 다음과 같다. (p형 실리콘 기판과 같은) 기판(202)으로 시작한다. 단계 102에서, 도 2에 도시된 바와 같이, 패드 산화물층(204)은 기판(202)이 실리콘 기판인 경우 수평 실리콘 표면(또는 본래 실리콘 표면(original silicon surface, OSS))(208) 위에 형성되며, 이하 수평 실리콘 표면 또는 HSS가 예로서 사용된다. 그 다음, 패드 질화물층(206)(예를 들어, SiN층)이 패드 산화물층(204) 위에 증착된다.
단계 104에서, 도 2의 (a)에 도시된 바와 같이, 1T1C 메모리 셀의 활성 영역은 포토리소그래픽 마스크 기술에 의해 정의될 수 있어서, 도 2의 (a)에 도시된 바와 같이, 패드 산화물층(204), 패드 질화물층(206) 및 활성 영역 외부의 수평 실리콘 표면(208)이 트렌치(또는 캐널(canal))(210)를 생성하기 위해 이방성 식각 기술에 의해 식각될 수 있다. 또한, 도 2의 (a)는 도 2의 (b)에서 지시된 위치에서 취해진 2개의 단면도("A-A" 및 "B-B")를 포함한다.
단계 106에서, 트렌치(210)를 완전히 채우도록 산화물층이 증착된 후, 추후 언더그라운드 비트 라인(UGBL) 형성 공정을 위해 트렌치(210) 내부의 STI가 HSS 아래에 형성되도록 산화물층이 재식각된다. 또한, 도 2의 (a)에 도시된 바와 같이, 예를 들어, STI는 약 140nm의 두께를 가지고, 트렌치(210)가 HSS 아래 250nm 깊이이면 STI의 상단은 HSS 아래 약 110nm 깊이이다.
도 3, 도 4는 활성 영역 컨택 형성 요구사항에 대한 UGBL을 충족시키도록 상이한 식각 선택성을 얻기 위해 UGBL과 활성 영역 사이에 두 종류의 측벽 스페이서를 형성하는 공정을 도시한다.
단계 108에서, 도 3에 도시된 바와 같이, 질화물-1층(예를 들어, SiOCN)이 증착되고 트렌치(210)의 양측면을 따라 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)를 생성하기 위해 이방성 식각에 의해 재식각되며, 여기서 도 3에 도시된 바와 같이, 예를 들어, 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)의 두께는 약 6nm이다.
단계 110에서, 도 3에 도시된 바와 같이, SOD(404)는 STI 위의 트렌치(210)에 증착되어 트렌치(210)를 채운다. 그런 다음, SOD(404)의 상단이 패드 질화물층(206)의 상단만큼 높게 되도록 전체 평탄화를 얻기 위해 CMP 기술에 의해 SOD(404)가 평탄화한다.
단계 112에서, 도 3에 도시된 바와 같이, 트렌치(210)의 일 측면을 따른 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)는 포토레지스트층을 통한 포토리소그래피 마스크 기술을 이용하여 보호되지만, 트렌치(210)의 다른 측면을 따른 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)는 보호되지 않는다. 즉, 포토레지스트층이 SOD(404) 및 패드 질화물층(206) 상부에 증착된 후, 트렌치(210)의 다른 측면 위의 포토레지스트층의 일부가 제거되지만 트렌치(210)의 일 측면 위의 포토레지스트층의 일부는 그대로 유지되므로, 트렌치(210)의 일 측면을 따른 질화물-1 스페이서(402, 예를 들어 SiN 또는 SiOCN)는 보호될 수 있고 트렌치(210)의 다른 측면을 따른 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)는 식각 제거될 수 있다.
단계 114에서, 도 4에 도시된 바와 같이, 포토레지스트층 및 SOD(404) 둘 모두는 트렌치(210)의 일 측면만을 따른 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)를 유지하기 위해 박리되며, 여기서 SOD(404)는 열 산화물 및 일부 증착된 산화물의 식각률보다 훨씬 더 높은 식각률을 갖는다.
그 후, 단계 116에서, 도 4에 도시된 바와 같이, 산화물-1층은 트렌치(210)의 다른 측면을 덮도록 산화물-1 스페이서(502)를 형성하기 위해 열적으로 성장되며, 여기서 산화물-1 스페이서(502)는 패드 질화물층(206) 위에 성장되지 않는다. 도 4에 도시된 바와 같이, 단계 116은 각각 트렌치(210)의 2개의 대칭 측면(일 측면 및 다른 측면) 상에 비대칭 스페이서(질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN) 및 산화물-1 스페이서(502))를 생성한다. 또한, 도 4에 도시된 바와 같이, 예를 들어, 산화물-1 스페이서(502)의 두께도 약 6nm이다.
그 후, 단계 118에서, 도 4에 도시된 바와 같이, 도전 물질(504)(예를 들어, TiN층(5042) 및 W층(5044)으로 구성됨)이 트렌치(210) 내에 증착된 다음, UGBL 물질로서 CMP 기술에 의해 평탄화된다.
그 후, 단계 120에서, 도 5에 도시된 바와 같이, 도전 물질(504)이 UGBL 저항 및 우수한 건식 식각률 제어에 의해 수행될 수 있는 기생 커패시턴스 요구사항을 충족시키기 위해 요구되는 두께를 유지하도록 재식각된다.
그런 다음, 단계 122에서, 도 5에 도시된 바와 같이, 트렌치(210)에 SiN(602) 및 산화물이 증착되고 재식각되며, 그 후, HDP 산화물(604)이 형성되고 CMP 기술에 의해 평탄화된 다음, HDP 산화물(604)이 재식각되고 패드 질화물층(206)이 식각 제거되어 패드 산화물층(204)이 평평한 표면을 갖는 HSS의 상단에 남게 된다.
그 후, 단계 124에서, 도 6에 도시된 바와 같이, 산화물-2층(702)(예를 들어, SiO2) 및 질화물-2층(704)(예를 들어, SiN)이 매립 WL(워드 라인) 형성 공정을 따르기 위해 패드 산화물층(204)의 상단에 증착되며, 여기서 예를 들어 산화물-2층(702)의 두께는 약 10nm이고, 질화물-2층(704)의 두께는 약 45nm이며, 패드 산화물층(204)의 두께는 약 5nm이다.
그 다음, 단계 126에서, 도 7에 도시된 바와 같이, 먼저 패터닝된 포토레지스트층이 증착된다. 그 후, 산화물-2층(702), 질화물-2층(704), 패드 산화물층(204) 및 실리콘의 불필요한 부분이 식각 기술을 사용하여 제거된다. 산화물-2층(702)과 질화물-2층(704)의 복합층에 의해 트랜지스터/워드 라인 패턴이 정의될 것이며, 여기서 산화물-2층(702)과 질화물-2층(704)의 복합층은 활성 영역의 방향에 수직한 방향으로 다중 스트라이프로 구성된다. 따라서, 도 7에 도시된 바와 같이, 액세스 트랜지스터 및 매립 WL 형성을 정의하기 위한 세로 방향(Y 방향(즉, 도 2의 (b)에 도시된 A-A 도면)) 스트라이프(산화물-2층(702) 및 질화물-2층(704))가 형성되며, 여기서 활성 영역은 세로 방향 스트라이프 사이의 교차점 정사각형에 위치된다. 또한, 도 7에 도시된 바와 같이, 실리콘의 불필요한 부분이 식각되어 U 형상 오목부(예를 들어 약 50nm 깊이)를 생성한다.
그 후, 단계 128에서, 도 7에 도시된 바와 같이, 먼저 액세스 트랜지스터의 채널층으로서 U 형상 오목부의 표면 상에 p-SEG(802)(예를 들어, 약 3nm 두께)가 성장되며, 여기서 채널층은 양호한 셀 액세스 트랜지스터 특성을 얻기 위해 엄격한 도펀트 농도 제어를 가질 수 있다. 그런 다음, 도 7에 도시된 바와 같이, 절연체층(804)(예를 들어, 약 2nm 두께의 얇은 산화물)이 형성된다. 그런 다음, 도 7에 도시된 바와 같이, 게이트 물질(예를 들어, TiN층(8062) 및 W층(8064)으로 구성됨)(806)이 CMP를 사용하여 증착된 후, 워드 라인 및 액세스 트랜지스터의 게이트 구조를 형성하기 위해 재식각된다.
그런 다음, 단계 130에서, 도 8에 도시된 바와 같이, 얇은 질화물층(901)(예를 들어, SiN), 질화물-3층(902)(예를 들어, SiN 또는 SiOCN) 및 질화물-4층(904)(예를 들어, SiN)이 증착되고 CMP 기술에 의해 증착되고 평탄화되어 갭을 채워 워드 라인(즉, 매립 WL)의 상단에 대한 보호를 형성한다. 그 다음, 워드 라인 사이의 산화물-2층(702) 및 질화물-2층(704)이 제거된다.
그 후, 단계 132에서, 도 9에 도시된 바와 같이, SiN층(1002)(예를 들어, SiO2)이 증착되고 이방성 재식각되며 폴리실리콘-1층(1004)이 증착되고 이방성 재식각되어 워드 라인을 위한 측벽 스페이서를 형성한다. 또한, 도 9에 도시된 바와 같이, 스핀 온 유전체(SOD)(1006)가 증착되고 CMP 기술에 의해 평탄화되어 모든 갭을 채우고 평탄화를 달성한다.
그런 다음, 단계 134에서, 도 9에 도시된 바와 같이, 폴리실리콘-1층(1004)이 폴리실리콘 리세스 형성을 제어할 수 있는 건식 식각 공정에 의해 재식각되고, 그 후, 질화물-5층(1008)이 폴리실리콘 리세스 내로 증착되고 CMP 기술에 의해 평탄화되어 질화물-4층(904)의 상단까지 높이 레벨링되어 폴리실리콘 스페이서 보호층으로 작용한다.
그 후, 단계 136에서, 도 10에 도시된 바와 같이, 스핀 온 유전체(SOD)(1006)가 식각 제거되고, 질화물-6층(1102)(예를 들어, SiN)이 바닥 보호막으로서 증착된 다음, 스핀 온 유전체(SOD)(1104)가 증착되어 모든 갭을 채우고 CMP 기술에 의해 평탄화된다.
그런 다음, 단계 138에서, 도 11에 도시된 바와 같이, 질화물-7층(1202)(예를 들어, SiN)이 상단 모두에 증착된 후, 소스 격리를 위한 포토 패턴이 활용되고, 우수한 식각률을 갖는 건식 식각 공정이 질화물-7층(1202), 스핀 온 유전체(SOD)(1104), 질화물-6층(1102), 패드 산화물층(204) 및 기판(202)을 식각하는 데 적용되어 기판(2) 내부에 격리 트렌치를 형성한다.
그 후, 단계 140에서, 도 11에 도시된 바와 같이, 스핀 온 유전체(SOD)(1204)가 액세스 트랜지스터의 소스 격리를 형성하기 위해 격리 트렌치 내로 증착된다.
그 후, 단계 142에서, 도 12의 (a)에 도시된 바와 같이, UGBL 컨택을 위한 포토 패턴이 활용되고, 우수한 식각률을 갖는 건식 식각 공정이 질화물-7층(1202), 스핀 온 유전체(SOD)(1104), 질화물-6층(1102), 패드 산화물층(204) 및 기판(202)을 식각하는 데 적용되어 기판(202) 내부에 UGBL 컨택 트렌치를 형성한다. 도 12의 (a)는 도 12의 (b)에서 지시되어 취해진 2개의 단면도("C-C" 및 "D-D")를 포함한다.
그런 다음, 단계 144에서, 도 12의 (a)에 도시된 바와 같이, 산화물-6층(예를 들어, SiO2)이 UGBL 컨택 트렌치 상에 열적으로 성장되고 트렌치(210)의 일 측면을 따라 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)이 건식 식각 공정에 의해 식각 제거되어 UGBL 컨택 연결을 위한 도전 물질(504)(예를 들어, TiN층(5042) 및 W층(5044)으로 구성됨)을 노출시킨다.
그 후, 단계 146에서, 도 13의 (a)에 도시된 바와 같이, 도전 물질(1402)(예를 들어, TiN층(14022) 및 W층(14024)으로 구성됨)이 UGBL 컨택 트렌치 내에 증착되고, CMP 기술에 의해 평탄화되며, UGBL에 양호하게 연결된 UGBL 컨택을 형성하기 위해 재식각되며, 여기서 산화물-6층(1302)은 UGBL 컨택을 보호하고 기판(202)으로부터 UGBL 컨택을 분리하는 데 사용된다. 또한, 도 13의 (a)에 도시된 바와 같이, 도전 물질(1402)의 상단은 액세스 트랜지스터의 드레인 영역 연결을 위해 HSS 근처에 유지될 필요가 있다.
또한, 도 3과 도 12를 결합하면, UGBL 컨택의 두 측면이 산화물-6층(1302)에 의해 커버되고, UGBL 컨택의 일 측면이 산화물-1 스페이서(502)에 의해 커버되며, UGBL 컨택의 마지막 일 측면이 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)에 의해 커버됨으로써, 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)가 UGBL(즉, 도전 물질(504))과 UGBL 컨택(즉, 도전 물질(1402)) 사이에 위치됨을 이해할 수 있다. 즉, 트렌치(210)의 일 측면을 따라 질화물-1 스페이서(402)(예를 들어, SiN 또는 SiOCN)가 식각 제거되는 것은 UGBL 컨택 연결을 위한 도전 물질(504)(예를 들어, TiN층(5042) 및 W층(5044)으로 구성됨)을 노출시킬 수 있다.
그 후, 단계 148에서, 도 3의 (a)에 도시된 바와 같이, UBGL 컨택의 상단에 있는 산화물-6층(1302)(예를 들어, SiO2)이 재식각되어 실리콘 물질을 드러내도록 한 다음, n+ 실리콘층(1404)이 드러난 실리콘 물질에 기반하여 선택적 에피택시 성장 기술에 의해 측방향으로 성장되며, 여기서 n+ 실리콘층(1404)은 UGBL 컨택으로부터 액세스 트랜지스터의 드레인 영역까지 양호한 연결을 수행할 것이다. 또한, 도 13의 (b)는 도 13의 (a)에 도시된 검정 점선 사각형의 확대도이다.
그 후, 단계 150에서, 도 14의 (a)에 도시된 바와 같이, 산화물-7층(1502)이 n+ SEG 보호를 형성하기 위해 n+ 실리콘층(1404) 위에 열적으로 성장되고, 이어서 질화물-6층(1102)이 식각 제거되며, 폴리실리콘-2층(1504)이 산화물-7층(1502) 위에 증착되고 재식각되어 유전체 제거 보호 이후에 n+ 실리콘층(1404)의 상단에 폴리실리콘이 남게 된다. 또한, 도 14의 (b)는 도 14의 (a)에 도시된 검정 점선 사각형의 확대도이다.
그 후, 단계 152에서, 도 15의 (a)에 도시된 바와 같이, 질화물-7층(1202), 질화물-4층(904), 스핀 온 유전체(SOD)(1006), 질화물-5층(1008)이 식각 제거되어 폴리실리콘-1층(1004)의 측벽이 노출되게 한다.
그런 다음, 단계 154에서, 도 15의 (a)에 도시된 바와 같이, 도전 물질(1602)(예를 들어, TiN 층(16022) 및 W층(16024)으로 구성됨)이 갭을 채우기 위해 증착되고, CMP 기술에 의해 평탄화되며, 재식각되어 보호층으로서 작용한다.
그 후, 단계 156 및 단계 158에서, 도 16의 (a)에 도시된 바와 같이, 폴리실리콘-1층(1004) 및 패드 산화물층(204)이 식각 제거되고 n-SEG 실리콘(1702)이 선택적 에피택시 성장(selective epitaxial growth, SEG) 기술에 의해 HSS로부터 성장된다. 또한, 도 16의 (a)는 도 16의 (b)에서 지시되어 취해진 2개의 단면도("E-E" 및 "F-F")를 포함한다. 또한, 도 17은 도 16의 (a)에 도시된 검정 점선 직사각형의 확대도를 도시한다.
그 후, 단계 160에서, 도 18에 도시된 바와 같이, 산화물-8층(1902)은 n-SEG 실리콘(1702)의 측벽을 유지하고 다음의 SEG 실리콘 수직 성장 공정을 위해 n-SEG 실리콘(1702)의 상단 표면을 노출시키기 위해 열적으로 성장되고 재식각된다. 그 다음, n-SEG 실리콘(1702)의 상단 표면을 기반으로 선택적 에피택시 성장(SEG) 기술에 의해 n+ SEG 실리콘(1904)(예를 들어, 12nm)이 성장된다. 그런 다음, 산화물-9층(1906)(예를 들어, SiO2)이 증착되고 재식각되어 n+ SEG 실리콘(1904)의 상단에 보호를 형성하고 SiN층(1002)(워드 라인용 측벽 스페이서임)을 노출시킨다. 또한, 도 18은 수직으로 연속적인 SEG 실리콘 성장에 대한 주요 공정 단계를 도시하고 도 17에 대응한다.
그 후, 단계 162에서, 도 19의 (a)에 도시된 바와 같이, SiN층(1002)이 재식각된 다음, n+ SEG 실리콘(1904)이 1T1C 메모리 셀의 H-커패시터를 위한 더 큰 영역을 얻기 위해 H-커패시터의 풋(foot)을 확장시키도록 선택적 에피택시 성장(SEG) 기술에 의해 측방향으로 성장된다. 그 후, 산화물-10층(2004)이 n+ SEG 실리콘(1904)에 대한 산화 보호를 형성하기 위해 n+ SEG 실리콘(1904) 위에 열적으로 성장할 수 있도록 n+ SEG 실리콘(1904)의 상단을 드러내기 위해 산화물-9층(1906)이 재식각된다. 또한, 도 19의 (b)는 도 19의 (a)에 도시된 검정 점선 사각형의 확대도이다. 또한, 도 19의 (a)는 도 19의 (b)에서 지시되어 취해진 2개의 단면도("E-E" 및 "F-F")를 포함한다.
또한, 본 발명의 다른 실시예에서, 단계 160에서, 도 18a에 도시된 바와 같이, 산화물-8층(1902)이 열적 성장되고 재식각되어 n-SEG 실리콘(1702)의 측벽을 유지하고 다음의 SEG 실리콘 수직 성장 공정을 위해 n-SEG 실리콘(1702)의 상단 표면을 노출시킨다. 그 다음, n-SEG 실리콘(1702)의 상단 표면을 기반으로 선택적 에피택시 성장(SEG) 기술에 의해 n+ SEG 실리콘(1904)(예를 들어, 2.5nm)이 성장된다. 그 후, 산화물-9층(1906)(예를 들어, SiO2)이 증착되고 재식각되어 n+ SEG 실리콘(1904)의 상단에 보호를 형성하고 SiN층(1002)(워드 라인을 위한 측벽 스페이서임)을 노출시킨다. 그 후, SiN층(1002)이 재식각된다.
본 발명의 다른 실시예에서, 단계 162에서, 도 19a에 도시된 바와 같이, n+ SEG 실리콘(1904)은 1T1C 메모리 셀의 H-커패시터를 위한 더 큰 영역을 얻기 위해 H-커패시터의 풋을 확장하도록 선택적 에피택시 성장(SEG) 기술에 의해 측방향으로 성장된다. 그런 다음, n+ SEG 실리콘(1904)이 선택적 에피택시 성장(SEG) 기술에 의해 수평 및 수직으로 연속적으로 성장하여 H-커패시터의 풋을 추가로 연장할 수 있도록, n+ SEG 실리콘(1904)의 상단을 드러내기 위해 산화물-9층(1906)이 재식각된다. 그 후, 산화물-10층(2004)이 n+ SEG 실리콘(1904) 위에 열적으로 성장되어 n+ SEG 실리콘(1904)에 대한 산화 보호를 형성한다. 또한, 도 19a는 도 16의 (b)에서 지시되어 취해진 2개의 단면도("E-E" 및 "F-F")를 포함한다.
그 다음, 단계 164에서, 도 20의 (a)에 도시된 바와 같이, 도전 물질(1602)이 식각 제거된 다음, 질화물-8층(2102)(예를 들어, SiN)이 증착되고 재식각되어 SiN 측벽 스페이서 보호를 형성하고, 그 후 폴리실리콘-2층(1504)(액세스 트랜지스터의 드레인 영역에서만)이 제거된다. 그 다음, 액세스 트랜지스터의 드레인 영역에서 n-SEG 실리콘(1702)을 통해 식각하고 n-SEG 실리콘(1702)을 제거할 수 있는 폴리 습식 식각 공정을 수행한다. 또한, 도 19의 (b)는 도 19의 (a)에 도시된 검정 점선 사각형의 확대도이다.
그 후, 단계 166에서, 도 21에 도시된 바와 같이, SEG 실리콘(즉, n+ SEG 실리콘(1904))의 모든 바닥을 산화시킬 열적 산화를 적용하고, 액세스 트랜지스터의 드레인 영역의 바닥에서 산화물-11층(2202)을 성장시켜서 H-커패시터와 액세스 트랜지스터 사이에 양호한 분리를 형성하도록 한다. 또한, 질화물-8층(2102)이 제거되고 스핀 온 유전체(SOD)(2204)가 증착되고 화학적 기계식 연마(CMP) 기술에 의해 평탄화된다. 또한, 도 19, 도 20, 도 21은 양호한 분리를 위해 H-커패시터와 액세스 트랜지스터의 드레인 영역 사이의 연결을 차단하고 H-커패시터와 액세스 트랜지스터의 소스 영역 사이의 양호한 연결을 유지하기 위한 공정을 도시한다.
그 후, 단계 168에서, 도 22의 (a)에 도시된 바와 같이, 스핀 온 유전체(SOD)(2204)가 재식각되고, Hi-K 유전체층(2302), TiN층(2304) 및 W층(2306)이 증착되고 화학적 기게식 연마(CMP) 기술에 의해 평탄화되어 n+ SEG 실리콘(즉, n+ SEG 실리콘(1904))의 상단에 보호를 형성하고 질화물-3층(902)(예를 들어, SiN 또는 SiOCN)을 노출시킨다. 그 다음, 질화물-3 층(902)(예를 들어, SiN 또는 SiOCN)이 재식각되어 n+ SEG 실리콘에 기초한 액세스 트랜지스터 상의 H-커패시터 클램핑을 위한 초기 상태로서 n+ SEG 실리콘이 측방향으로 성장되도록 한다.
그 다음, 단계 170에서, 도 23에 도시된 바와 같이, 먼저 질화물-9층(2402)(예를 들어, SiN)이 증착되고, 그 후, 질화물-9층(2402), Hi-K 유전체층(2302), TiN층(2304) 및 W층(2306)이 화학적 기계식 연마(CMP) 기술에 의해 평탄화되어 질화물-9층(2402)이 2개의 n+ SEG 실리콘 사이에 남고 또한 2개의 n+ SEG 실리콘의 상단을 노출시키도록 한다. 그런 다음, 노출된 n+ SEG 실리콘이 수직으로 성장된다. 또한, 도 23의 (b)는 도 23의 (a)에 대응하는 평면도이다. 또한, 도 23의 (a)는 도 23의 (b)에서 지시되어 취해진 2개의 단면도("G-G" 및 "H-H")를 포함한다. 또한, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23은 액세스 트랜지스터와 양호한 연결을 갖는 H-커패시터의 풋을 형성하는 공정을 도시한다.
그 후, 단계 172에서, 도 24의 (a)에 도시된 바와 같이, 먼저 산화물-12층(2502)이 열적으로 성장되고 재식각되며, 이어서 질화물-9층(2402)이 습식 식각 기술에 의해 식각 제거된다. 그런 다음, 도 24에 도시된 바와 같이, n+ SEG 실리콘이 노출된 측벽 및 상단면으로부터 성장되며(즉, n+ SEG 실리콘이 수직 및 측방향으로 성장됨), 여기서 산화물-12층(2502)이 n+ SEG 실리콘이 수직 성장을 유지하도록 하는 가이드가 될 수 있다. 따라서, n+ SEG 실리콘이 액세스 트랜지스터 상의 H-커패시터 클램프를 위한 수평 라인(2504) 및 2개의 상단 헤드(2506)를 성장시킬 것이다. 또한, 도 24의 (b)는 도 24의 (a)에 도시된 검정 점선 사각형의 확대도이다.
그 후, 단계 174에서, 도 25의 (a)에 도시된 바와 같이, 먼저 산화물-12층(2502)이 식각 제거된다. 그 다음, Hi-K 유전체층(2602)이 증착되고 재식각되어 H-커패시터의 바닥 플레이트를 위한 깨끗한 표면을 얻으며, 그 후, H-커패시터 형성을 위해 High-K 유전체를 재증착한다. 그 다음, 도 25의 (a)에 도시된 바와 같이, TiN층(2604) 및 B-폴리층(2606)이 상단 플레이트로서 증착된다. 따라서, H-커패시터의 제1 층은 완전하다. 또한, 도 25의 (b)는 도 25의 (a)에 도시된 검정 점선 직사각형의 확대도이다.
그 후, 단계 176에서, 도 26에 도시된 바와 같이, 먼저 Hi-K 유전체 층(2602), TiN층(2604) 및 B-폴리층(2606)의 일부가 화학적 기계식 연마(CMP) 기술에 의해 제거되어 H-커패시터의 후속 다중층 형성을 위해 n+ SEG 실리콘의 상단을 노출시킨다. 도 26에 도시된 바와 같이, n+ SEG 실리콘은 2개의 상단 헤드(2506)로부터 수직으로 성장되어 H-커패시터의 바닥 플레이트를 연장시킨다. 또한, Hi-K 유전체층(2702)이 증착되고 포토레지스트층(2704)이 Hi-K 유전체층(2702) 위에 형성되어 셀 어레이 영역을 보호한다.
그런 다음, 단계 178에서, 도 27에 도시된 바와 같이, Hi-K 유전체층(2702)이 B-폴리층(즉, B-폴리층(2606) 및 B-폴리층(2804))/TiN층(즉, TiN층(2604) 및 TiN층(2802)) 연결의 후속 상단 플레이트를 위해 셀 어레이 경계 영역에서 식각된다. Hi-K 유전체층(2702), TiN층(2802) 및 B-폴리층(2804)의 일부가 화학적 기계식 연마(CMP) 기술에 의해 제거되어 H-커패시터의 후속 다중층 형성을 위해 n+ SEG 실리콘의 상단을 노출시킨다. 도 26, 도 27의 동일한 공정을 사용함으로써, 커패시턴스 요구사항을 충족할 때까지 H 커패시터를 연속적으로 적층할 수 있다.
그 후, 단계 180에서, 도 28에 도시된 바와 같이, W층(2904)은 H-커패시터 공정을 완료하는 더 낮은 시트 저항을 얻기 위해 H-커패시터의 상단 플레이트의 상단에 증착된다. 도 28은 최종 UGBL(언더그라운드 비트 라인) 및 HCoT(액세스 트랜지스터를 클램핑하는 H-커패시터) DRAM 셀 구조를 도시한다.
또한, 본 발명의 다른 실시예에서, 단계 176에서, 도 26a에 도시된 바와 같이, 먼저 Hi-K 유전체층(2602), TiN층(2604) 및 B-폴리층(2606)의 일부가 화학적 기계식 연마(CMP) 기술에 의해 제거되어 H-커패시터의 후속 다중층 형성을 위해 n+ SEG 실리콘의 상단을 노출시킨다. 도 26a에 도시된 바와 같이, 거친 표면(또는 반구형 입자(Hemispherical-grained, HSG) Si)을 갖는 n+ SEG 폴리실리콘(2608)이 더 큰 커패시턴스를 얻기 위해 2개의 상단 헤드(2506)로부터 수직으로 성장된다. 또한, Hi-K 유전체층(2702)이 증착되고 포토레지스트층(2704)이 Hi-K 유전체층(2702) 위에 형성되어 셀 어레이 영역을 보호한다.
그런 다음, 단계 178에서, 도 27a에 도시된 바와 같이, Hi-K 유전체층(2702)이 B-폴리층(즉, B-폴리층(2606) 및 B-폴리층(2804))/TiN층(즉, TiN층(2604) 및 TiN층(2802)) 연결의 후속 상단 플레이트를 위해 셀 어레이 경계 영역에서 식각된다. Hi-K 유전체층(2702), TiN층(2802) 및 B-폴리층(2804)의 일부가 화학적 기계식 연마(CMP) 기술에 의해 제거되어 H-커패시터의 후속 다중층 형성을 위해 n+ SEG 폴리실리콘(2608)(또는 HSG Si)의 상단을 노출시킨다. 도 26a와 동일한 공정을 사용함으로써, 도 27a는 커패시턴스 요구사항을 충족할 때까지 H 커패시터를 지속적으로 적층할 수 있다. n+ SEG 폴리실리콘(2608)(또는 HSG Si)의 거친 표면을 적용함으로써, 동일한 적층 높이로 더 큰 커패시턴스를 얻을 수 있고, 동일한 커패시턴스에 맞추면 적층 높이도 줄일 수 있다.
그 후, 단계 180에서, 도 28a에 도시된 바와 같이, H-커패시터의 다중층(2902)이 완성되고 W층(2904)이 H-커패시터 공정을 완료하는 보다 낮은 시트 저항을 얻기 위해 H-커패시터의 상단 플레이트의 상단 위에 증착된다. 도 28a는 최종 UGBL(언더그라운드 비트 라인) 및 HCoT(액세스 트랜지스터를 클램핑하는 H-커패시터) DRAM 셀 구조를 도시한다.
또한, 본 발명의 다른 실시예에서, 단계 178에 이어, 도 28b에 도시된 바와 같이, H-커패시터 적층 후 래더(ladder) 연결 형성을 시작하는 공정을 도시한다. 1T1C 메모리 셀의 H-커패시터 구조는 n+ SEG 실리콘(1904)을 H-커패시터의 바닥 플레이트로 사용하고, Hi-K 유전체층(2602)을 H-커패시터의 커패시터 유전체로 사용하며, B-폴리층(2606)/TiN층(2604)을 H-커패시터의 상단 플레이트로 사용하여 커패시턴스 요구사항을 충족하는 데 필요한 만큼 높은 적층을 반복할 수 있다. 아래의 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35에서 설명된 바와 같이 추가 공정을 삽입함으로써, H-커패시터 적층 높이를 감소시키기 위해 H-커패시터 표면적을 증가시도록 래더 유형 H-커패시터를 형성할 수 있다.
그 후, 도 29에 도시된 바와 같이, n+ SEG 성장을 위해 n+ SEG 실리콘(즉, n+ SEG 실리콘(1904))의 상단에 있는 Hi-K 유전체층(2702), TiN층(2802) 및 B-폴리 층(2804)을 제거하기 위해 CMP 기술을 수행한다. 그런 다음, CMP를 사용하여 SiN층(2904)을 증착하고 재식각하여 래더 형성을 위한 블록으로서 n+ SEG 실리콘 사이에 남아 있는 SiN을 형성한다. 도 29에 도시된 바와 같이, n+ SEG 실리콘 사이의 간격은 3가지 종류가 있으며, 간격 "A"는 비트 라인 컨택의 상단에 있고, 간격 "B"는 소스 격리의 상단에 있으며, 간격 "C"는 래더 연결을 형성하기 위한 대상인 액세스 트랜지스터의 상단에 있다.
그런 다음, 도 30의 (a)에 도시된 바와 같이, SiN층(2904) 및 n+ SEG 실리콘을 보호하기 위해 얇은 TiN층(3002)을 증착한 후, 재식각으로 SiO2층을 증착하여 SiO2 측벽 스페이서(3004)를 형성한다. 그 후, 얇은 SiN층(3006)을 증착하여 액세스 트랜지스터의 상단에 위치하지만 여전히 각각 비트 라인 컨택의 상단 위 및 소스 격리의 상단 위에서의 간격 "A" 및 간격 "B"를 위한 작은 갭 개구를 유지하는 간격 "C"에서 SiO2 측벽 스페이서(3004) 사이의 작은 갭을 채운다. 그런 다음, 간격 "A"와 간격 "B"의 나머지 갭을 채우기 위해 폴리실리콘(3008)과 CMP를 증착한다. 또한, 도 30의 (b)는 도 30의 (a)에 도시된 검정 점선 직사각형의 확대도이다.
그 후, 도 31의 (a)에 도시된 바와 같이, 얇은 SiN층(3006)에 등방성 식각을 수행하고 열적 산화를 수행하여 폴리실리콘(3008)의 일부를 전사하여 간격 "A" 및 간격 "B"의 갭을 채우는 산화물층(3102)이 되지만 간격 "C" 내부에 폴리실리콘(3008)이 없기 때문에 간격 "C"에서는 산화하지 않는다. 그 다음, 간격 "C"의 갭 내부의 SiO2 측벽 스페이서(3004)에 대해 등방성 식각을 수행한다.
그런 다음, 도 32의 (a)에 도시된 바와 같이, SiN층(2904)에 대한 커버 필름으로서 간격 "A" 및 간격 "B"의 갭에서 산화물층(3102)이 되도록 나머지 폴리실리콘(3008) 모두를 전환시키기 위해 폴리실리콘 부분 식각 및 열적 산화를 수행한다. 그 후, 간격 "C"에서 얇은 TiN층(3002) 및 SiN층(2904)을 식각하기 위해 TiN 및 SiN 이방성 건식 식각을 수행한다.
그 후, 도 33에 도시된 바와 같이, SiO2 등방성 식각을 수행하여 간격 "A" 및 간격 "B"에서 산화물층(3102) 및 SiO2 측벽 스페이서(3004)를 식각 제거하고, SiN 등방성 식각을 수행하여 간격 "C"에서 나머지 SiN층(2904)을 식각 제거하여 간격 "C"에서 n+ SEG 실리콘의 바닥 측벽을 개방시킨다. 그런 다음, n+ SEG 실리콘이 측면 및 수직으로 성장되어, 간격 "C"에서 래더 연결(액세스 트랜지스터 상단 위)에서 래더 연결이 형성될 수 있다. 그런 다음, 나머지 얇은 TiN층(3002)과 나머지 SiN층(2904)을 제거한다.
그 후, 도 34에 도시된 바와 같이, Hi-K 유전체층 및 B-폴리층/TiN층의 상단 플레이트 증착을 다시 수행하여 H-커패시터 적층을 위한 공정을 반복할 수 있다.
그런 다음, 도 35에 도시된 바와 같이, 도 35는 더 큰 커패시턴스를 얻기 위해 셀 저장 커패시터 표면적을 향상시킬 수 있는 H-커패시터에 대한 래더 구조를 수행하기 위한 반복 적층을 도시한다. 또한, 도 35에 도시된 바와 같이, H-커패시터 상단 플레이트의 상단에 W층이 증착되어 시트 저항을 낮추어 H-커패시터 공정을 완료하였다. 다중 래더 전극 구조를 갖는 최종 UGBL(언더그라운드 비트 라인) 및 HCoT(액세스 트랜지스터를 클램핑하는 H-커패시터) DRAM 셀을 도시한다.
또한, 본 발명의 도면에 나타낸 길이는 본 발명을 설명하는 데 사용되는 예시이며, 본 발명을 한정하는 것은 아니다.
요약하면, 본 발명은 DRAM 셀의 크기를 압축할 뿐만 아니라 DRAM 셀 작동 동안 신호 대 잡음비를 향상시키는 DRAM 셀의 새로운 아키텍처를 제시한다. H-커패시터가 액세스 트랜지스터 위에 위치하고 액세스 트랜지스터를 크게 포함할 뿐만 아니라 DRAM 셀에서 이러한 필수 미세 구조의 기하 구조를 배열하고 연결하는 수직 및 수평 자기 정렬 기술을 발명하기 때문에, HCoT DRAM 셀 아키텍처는 최소 물리적 피처 크기가 10나노미터보다 훨씬 작은 경우에도 최소 4 내지 10 제곱 유닛의 장점을 보유할 수 있다.
기판 내부의 비트 라인은 더 나은 셀 신호 감지를 위해 더 낮은 기생 커패시턴스를 제공하고 전적으로 자기 정렬된 공정을 제공하여 H-커패시터에 대한 양호한 연결로 더 작은 치수에서 셀 격리를 달성한다. 또한, 잘 설계된 트랜지스터 구조로 인해 게이트 유도 드레인 누설(gate-induced drain leakage, GIDL)이 또한 감소될 수 있으며, 이러한 감소된 게이트 유도 드레인 누설(GIDL)과 더 낮은 공정 온도에서 파생된 누설 감소의 조합은 신호 대 잡음비를 더욱 확대하고 저장된 데이터의 신뢰성에 부정적인 영향을 미치지 않으면서 HCoT DRAM 셀에서 H-커패시터의 훨씬 더 작은 크기를 사용할 가능성을 실현할 수 있다.
또한, 액세스 트랜지스터에 클램핑된 H-커패시터는 H-커패시터가 아무리 높더라도 이웃한 커패시터와 단락될 염려 없이 셀 커패시턴스 요구사항을 충족할 때까지 동일한 공정을 반복하여 적층을 유지할 수 있다. 또한, H-커패시터의 전극 면적을 최대화할 수 있는 n+ SEG 측면 성장을 통해 더 큰 신호 저장을 위해 H-커패시터의 더 큰 커패시턴스를 얻는다. 또한, n+ 폴리 또는 HSG 선택적 성장을 결합하여 H 커패시터 바닥 전극 영역을 더욱 향상시켜 신호 저장을 위한 H-커패시터의 더 큰 커패시턴스를 얻을 수 있다. 또한, 더 큰 저장 신호를 얻기 위해 더 큰 셀 커패시터 면적을 얻을 수 있는 다중 래더 전극 공정을 통해 셀 커패시턴스를 증가시킨다. 따라서, UGBL(언더그라운드 비트 라인) 및 HCoT(액세스 트랜지스터를 클램핑하는 H-커패시터) 구조를 갖춘 이러한 DRAM 셀은 첨단 기술 노드를 위한 지속적인 축소 기능을 제공하였다.
본 발명이 실시예를 참조하여 도시되고 설명되었지만, 본 발명은 개시된 실시예에 제한되지 않으며, 반대로, 첨부된 청구항의 사상 및 범위 내에 포함되는 다양한 변형 및 균등한 배열을 포함하도록 의도됨이 이해되어야 한다.
Claims (20)
- 메모리 셀 구조체로서,
실리콘 표면을 갖는 실리콘 기판;
상기 실리콘 표면에 연결된 트랜지스터 ― 상기 트랜지스터는 게이트 구조체, 제1 도전 영역 및 제2 도전 영역을 포함함 ―; 및
신호 전극 및 카운터 전극을 갖는 커패시터 ― 상기 커패시터는 상기 트랜지스터의 위에 있고, 상기 신호 전극은 상기 트랜지스터의 제2 도전 영역에 전기적으로 연결되고 상기 트랜지스터의 제1 도전 영역으로부터 격리되어 있음 ―
를 포함하며,
상기 카운터 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함하는,
메모리 셀 구조체. - 제1항에 있어서,
유전체층이 2개의 인접한 서브 전극 사이마다 삽입되어 있는,
메모리 셀 구조체. - 제2항에 있어서,
각 서브 전극은 TiN층 및 붕소 도핑 폴리실리콘층을 포함하는,
메모리 셀 구조체. - 제1항에 있어서,
상기 신호 전극은 Si를 포함하는,
메모리 셀 구조체. - 제1항에 있어서,
상기 신호 전극은 상기 게이트 구조체의 상단 표면 및 2개의 측벽을 덮는 형상 구조 구조를 갖는,
메모리 셀 구조체. - 제1항에 있어서,
상기 신호 전극은 2개의 상향 연장 필러 및 상기 2개의 상향 연장 필러에 연결된 복수의 가로 빔을 포함하는,
메모리 셀 구조체. - 제1항에 있어서,
상기 실리콘 기판 내에 있으면서 얕은 트렌치 격리(shallow trench isolation, STI) 영역에 의해 둘러싸여 있는 활성 영역
을 더 포함하며,
상기 트랜지스터는 상기 활성 영역을 기반으로 형성되고, 상기 신호 전극은 2개의 상향 연장 필러를 포함하며, 적어도 하나의 상향 연장 필러는 상기 활성 영역을 넘어 측방향으로 확장되는,
메모리 셀 구조체. - 제7항에 있어서,
각 상향 연장 필러의 바닥 표면은 상기 활성 영역 및 상기 STI 영역을 덮는,
메모리 셀 구조체. - 제1항에 있어서,
상기 신호 전극은 거친 표면을 갖는 2개의 상향 연장 필러를 포함하는,
메모리 셀 구조체. - 제9항에 있어서,
상기 신호 전극은 n+ 폴리(Poly) Si 또는 반구형 입자(Hemispherical-grained) Si를 포함하는,
메모리 셀 구조체. - 메모리 셀 구조체로서,
본래 반도체 표면(original semiconductor surface)을 갖는 반도체 기판;
상기 반도체 기판 내에 있으면서 얕은 트렌치 격리(STI) 영역에 의해 둘러싸여 있는 활성 영역;
상기 활성 영역을 기반으로 형성된 트랜지스터 ― 상기 트랜지스터는 게이트 구조체, 제1 도전 영역 및 제2 도전 영역을 포함함 ―; 및
신호 전극 및 카운터 전극을 갖는 커패시터 ― 상기 커패시터는 상기 트랜지스터 위에 있고, 상기 신호 전극은 상기 트랜지스터의 제2 도전 영역에 전기적으로 연결되고 상기 트랜지스터의 제1 도전 영역과 격리되어 있음 ―
를 포함하며,
상기 신호 전극은 2개의 상향 연장 필러를 포함하고, 각 상향 연장 필러는 상기 활성 영역 위로 적층되고 상기 활성 영역을 넘어 측방향으로 확장되는,
메모리 셀 구조체. - 제11항에 있어서,
상기 게이트 구조체는 게이트 도전 영역 및 상기 게이트 도전 영역 위의 캡(cap) 유전체 영역을 포함하고, 상기 게이트 도전 영역의 상단 표면은 상기 본래 반도체 표면보다 낮은,
메모리 셀 구조체. - 제11항에 있어서,
상기 카운터 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함하고, 각 서브 전극은 TiN층 및 붕소 도핑 폴리실리콘층을 포함하며, 상기 신호 전극은 Si를 포함하는,
메모리 셀 구조체. - 제11항에 있어서,
상기 신호 전극은 상기 게이트 구조체의 상단 표면 및 2개의 측벽을 덮는 H 형상 구조를 갖는,
메모리 셀 구조체. - 제14항에 있어서,
상기 본래 반도체 표면 아래에 배치된 비트 라인; 및
상기 비트 라인을 상기 트랜지스터의 제1 도전 영역에 전기적으로 연결하는 연결 플러그
를 더 포함하는, 메모리 셀 구조체. - 제15항에 있어서,
상기 비트 라인은 상기 STI 영역 내에 배치되고, 상기 STI 영역은 비대칭 물질 스페이서 세트를 포함하는,
메모리 셀 구조체. - 메모리 셀 구조체로서,
본래 반도체 표면을 갖는 반도체 기판;
상기 반도체 기판 내에 있으면서 얕은 트렌치 격리(STI) 영역에 의해 둘러싸여 있는 활성 영역;
상기 활성 영역을 기반으로 형성된 트랜지스터 ― 상기 트랜지스터는 게이트 구조체, 제1 도전 영역 및 제2 도전 영역을 포함함 ―; 및
신호 전극 및 카운터 전극을 갖는 커패시터 ― 상기 신호 전극은 상기 게이트 구조체의 상단 표면 및 2개의 측벽을 덮고, 상기 신호 전극은 상기 트랜지스터의 제2 도전 영역에 전기적으로 연결되고 상기 트랜지스터의 제1 도전 영역과 격리되어 있음 ―
를 포함하며,
상기 신호 전극은 거친 표면을 갖는 2개의 상향 연장 필러를 포함하고, 각 상향 연장 필러는 n+ 폴리 Si 또는 반구형 입자 Si를 포함하는,
메모리 셀 구조체. - 제17항에 있어서,
상기 카운터 전극은 서로 전기적으로 연결된 복수의 서브 전극을 포함하고, 유전체층이 2개의 서브 전극 사이마다 삽입되어 있는,
메모리 셀 구조체. - 제18항에 있어서,
각 서브 전극은 TiN층 및 붕소 도핑 폴리실리콘층을 포함하는,
메모리 셀 구조체. - 제17항에 있어서,
상기 본래 반도체 표면 아래에 배치된 비트 라인; 및
상기 비트 라인을 상기 트랜지스터의 제1 도전 영역에 전기적으로 연결하는 연결 플러그
를 더 포함하며,
상기 비트 라인은 상기 STI 영역 내에 배치되고, 상기 STI 영역은 비대칭 물질 스페이서 세트를 포함하는,
메모리 셀 구조체.
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202263390682P | 2022-07-20 | 2022-07-20 | |
| US202263390676P | 2022-07-20 | 2022-07-20 | |
| US202263390680P | 2022-07-20 | 2022-07-20 | |
| US63/390,680 | 2022-07-20 | ||
| US63/390,682 | 2022-07-20 | ||
| US63/390,676 | 2022-07-20 | ||
| US202263393317P | 2022-07-29 | 2022-07-29 | |
| US63/393,317 | 2022-07-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240012340A true KR20240012340A (ko) | 2024-01-29 |
Family
ID=89576355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230094567A KR20240012340A (ko) | 2022-07-20 | 2023-07-20 | 메모리 셀 구조 |
Country Status (2)
| Country | Link |
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| KR (1) | KR20240012340A (ko) |
-
2023
- 2023-07-19 US US18/223,560 patent/US20240032281A1/en active Pending
- 2023-07-20 KR KR1020230094567A patent/KR20240012340A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US20240032281A1 (en) | 2024-01-25 |
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