TWI452677B - 埋藏位元線及其製造方法 - Google Patents

Description

埋藏位元線及其製造方法

本發明係有關於一種動態隨機存取記憶體晶胞及其製作方法，特別是有關於一種動態隨機存取記憶體晶胞的埋藏位元線及其製作方法。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體(volatile memory)，主要的作用原理是利用電容內儲存電荷的多寡來代表一個二進位位元(bit)是1還是0，以儲存資料。為達到高密度的要求，目前最有效的方法是透過縮小製造製程和採用單元設計技術來減小晶片的尺寸。減小晶片尺寸的另一種方法是實現更為有效的陣列架構，在連續幾代發展後，儲存技術通常會變成某種單元佈局的限制，單元尺寸的每一次改善都需要進行大量的工作來減少蝕刻的最小尺寸。

因此，亟需一種具有新穎結構的動態隨機存取記憶體及其製造方法。

有鑑於此，本發明之一實施例係提供一種埋藏位元線，設置於一基板的一溝槽中，包括一對彼此隔開的絕緣層，形成於上述溝槽的底面上，其中上述對絕緣層分別鄰接上述溝槽的一第一側壁和相對的一第二側壁；一對彼此隔開的導電層，形成於上述溝槽中，且分別堆疊於上述對絕緣層上，其中上述對導電層分別鄰接上述溝槽的上述第一側壁和上述第二側壁；一對擴散區，分別形成於鄰接上述對導電層的部分上述基板中。

本發明之另一實施例係提供一種埋藏位元線的製造方法，包括提供一基板；於上述基板中形成一第一溝槽，其具有一第一側壁和相對的一第二側壁；於上述第一溝槽中形成一第一絕緣層，其覆蓋上述溝槽的底面和部分上述第一和第二側壁；分別於鄰接上述第一和第二側壁的部分上述基板中形成一對擴散區；於上述第一溝槽中形成一導電層，且覆蓋上述對擴散區的側壁；於上述導電層上形成一對絕緣間隙壁，且分別覆蓋上述第一和第二側壁；移除未被上述對絕緣間隙壁覆蓋的上述導電層和其下的上述第一絕緣層，直到露出上述基板，以於上述導電層和其下的上述第一絕緣層中形成一第二溝槽；移除上述對絕緣間隙壁。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞(以下簡稱DRAM晶胞)600的透視圖。第1b圖為第1a圖的等效電路圖。在本發明一實施例中，DRAM 600的晶胞尺寸為4F² (其中F為最小微影製程尺寸，或稱單元尺寸)的一DRAM晶胞(DRAM cell)600。如第1a圖所示，上述DRAM 600的一垂直電晶體300、埋藏位元線(buried bit line,BL)500和一字元線(word line,WL)308皆設於一基板200中。如第1a和1b圖所示，DRAM 600包括一基板200。一垂直電晶體300，形成於基板200中。垂直電晶體300係分別具有垂直堆疊的一下層汲極區314、一中間層通道區316和一上層之源極區318。另外，垂直電晶體300係具有至少一垂直側壁302。一字元線308，沿一第一方向322形成於基板200中，其中字元線308係設於垂直電晶體300的垂直側壁302上，並做為垂直電晶體300的閘極。字元線308與垂直電晶體300之間係設有一絕緣層306，以做為垂直電晶體300的閘極絕緣層。如第1a和1b圖所示，DRAM 600更包括一對彼此隔開的埋藏位元線500A和500B，沿不同於第一方向322的一第二方向320形成於基板200中的一第一溝槽210中，且位於垂直電晶體300的下方，埋藏位元線500A和500B分別電性接觸該對垂直電晶體300的汲極區314。另外，DRAM 600更包括一電容312，電性接觸垂直電晶體300的源極區318。另外，分別位於相鄰第一溝槽210中且鄰近的埋藏位元線可藉由一位元接觸330(BL contact)電性連接在一起。舉例來說，位於左邊第一溝槽210的右側的埋藏位元線500B和位於右邊第一溝槽210中的左側的埋藏位元線500A可藉由位元接觸330(BL contact)電性連接在一起。

第1c圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之DRAM 600的埋藏位元線500的剖面圖。如第1c圖所示，其中埋藏位元線500包括包括一對彼此隔開的絕緣層238a和238b，形成於第一溝槽210的底面208上，其中上述對絕緣層238a和238b分別鄰接上述溝槽的一第一側壁206和相對的一第二側壁207；一對彼此隔開的導電層242a和242b，形成於上述第一溝槽210中，且分別堆疊於上述對絕緣層238a和238b上，其中上述對導電層242a和242b分別鄰接上述第一溝槽210的上述第一側壁206和上述第二側壁207；以及一對擴散區230a和230b，分別形成於鄰接上述對導電層242a和242b的部分上述基板200中。如第1c圖所示，絕緣墊層236、第一絕緣層238a、阻障層240a、導電層242a和擴散區230a係構成埋藏位元線500A。包括絕緣墊層236、第一絕緣層238b、阻障層240b、導電層242b和擴散區230b係構成埋藏位元線500B。如第1c圖所示，埋藏位元線500A和500B彼此隔開且彼此對稱。

第2~18圖係顯示本發明一實施例之DRAM 6 00的埋藏位元線500的製造方法的剖面示意圖。本發明實施例之埋藏位元線500係於一溝槽中形成兩個不同位元的兩條埋藏位元線。為了方便說明起見，埋藏位元線500的製造方法係同時顯示兩個。如第2圖所示，首先，提供一基板200。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絕緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板做為基板200。基板200可植入p型或n型摻質，以針對設計需要改變其導電類型。在本發明一實施例中，基板200可植入p型摻質。

然後，可利用例如化學氣相沉積(CVD)等沉積製程，於基板200上依序形成一第一硬遮罩層201、一第二硬遮罩層202和一第三硬遮罩層203，以做為後續形成溝槽的蝕刻硬遮罩(etch hard mask)。在本發明一實施例中，第一硬遮罩層201的材質可為氮化矽(SiN)，其厚度可介於100nm~2000nm之間。第二硬遮罩層202的材質可為碳化矽(SiC)，其厚度可介於50nm~1000nm之間。而第三硬遮罩層203可為氧化矽和氮化矽形成的疊層，其厚度可介於50nm~500nm之間。

之後，可於第三硬遮罩層203依序形成一抗反射層(ARC)204和一圖案化光阻層205，並定義出後續溝槽的形成位置。

接著，可利用上述圖案化光阻層205做為蝕刻遮罩，移除未被上述圖案化光阻層205覆蓋的底層抗反射層(ARC)204和第三硬遮罩層203，以形成穿過第三硬遮罩層203的開口250。然後，可利用上述具有開口250的第三硬遮罩層203做為蝕刻第二硬遮罩層202的硬遮罩，以移除從開口250中暴露出的第二硬遮罩層202。在蝕刻製程期間，圖案化光阻層205、底層抗反射層(ARC)204和第三硬遮罩層203會被蝕刻而損耗。

請參考第4圖，經過上述非等向性蝕刻製程之後，開口250係穿過第二硬遮罩層202。然後，可再利用具有開口250的第二硬遮罩層202做為蝕刻第一硬遮罩層201的硬遮罩，進行非等向性蝕刻製程，以移除從開口250中暴露出的第一硬遮罩層201。經過上述蝕刻製程之後，開口250係穿過第一硬遮罩層201。

之後，請參考第5圖，再利用具有開口250的第一硬遮罩層201做為蝕刻基板200的硬遮罩，進行非等向性蝕刻製程，以於基板200中形成一第一溝槽210，其具有第一側壁206和相對的第二側壁207。在本發明一實施例中，第一溝槽210的深度d可介於150nm~500nm之間。然後，可利用氧電漿灰化法(plasma ashing)去除第二硬遮罩層202。

接著，請參考第6圖，可利用例如化學氣相沉積法(CVD)等薄膜沉積製程，順應性於第一溝槽210的第一側壁206、第二側壁207和底面208上形成絕緣墊層211。在本發明一實施例中，絕緣墊層211的材質可為氧化矽(SiO₂ )，其厚度可介於5nm~20nm之間。然後，可利用例如低壓化學氣相沉積法(LPCVD)等薄膜沉積製程，全面性形成一第一絕緣材料212，並填入第一溝槽210。在本發明一實施例中，第一絕緣材料212可為氮化矽。

之後，請參考第7圖，可利用氫溴酸(HBr)和氫氟碳化物(CxHyFz,x=0~6,y=0~3,z=0~8)做為蝕刻劑，進行一回蝕刻製程，移除基板200上方和部分位於第一溝槽210中的第一絕緣材料212，以形成第一絕緣層212a。在本發明一實施例中，第一絕緣層212a的高度h₁ 小於第一溝槽210深度d的二分之一，其值例如可介於20nm~100nm之間。在本發明一實施例中，第一絕緣層212a的高度h₁ 係決定後續形成擴散區的位置。

接著，請參考第8圖，可利用濕蝕刻方式移除未被第一絕緣層212a覆蓋的絕緣墊層211，以形成絕緣墊層211a。如第8圖所示，經過濕蝕刻之後形成中絕緣墊層211a，其頂面低於第一絕緣層212a的頂面。

然後，請參考第9圖，可利用例如化學氣相沉積法(CVD)等薄膜沉積製程，全面性形成含有摻質的一擴散源材料214，並填入第一溝槽210。如第9圖所示，擴散源材料214覆蓋第一絕緣層212a的頂面。

之後，請參考第10圖，可進行一回蝕刻製程，移除基板200上方和部分位於第一溝槽210中的擴散源材料214，以形成擴散源層214a，其覆蓋部分第一側壁206和部分第二側壁207。在本發明一實施例中，擴散源層214a可為摻雜多晶矽層之導電層，例如為摻雜砷的多晶矽層(As-doped poly)，其厚度T係決定後續形成擴散區的高度。在本發明一實施例中，擴散源層214a的厚度T₁ 可介於5nm~100nm之間。

接著，請參考第11圖，進行一退火製程，將擴散源層214a的摻質擴散進入鄰接擴散源層214a的部分基板200中，以形成對稱的擴散區230a和230b。如第11圖所示，擴散區230a從第一側壁206延伸進入部分基板200中，而擴散區230b從第二側壁207延伸進入部分基板200中。如第11圖所示，擴散區230a和230b的頂面220可分別對齊於或高於擴散源層214a的頂面216，而擴散區230a和230b的底面222可分別對齊於或低於擴散源層214a的底面218。然後，可進行一蝕刻製程，移除擴散源層214a。在本發明一實施例中，擴散區230a和230b可做為位元線與垂直電晶體之汲極的擴散接面(diffusion junction)，而後續形成的導電層和擴散區230a和230b電性連接至垂直電晶體的汲極。在基板200的導電類型為p型之一實施例中，擴散區230a和230b的導電類型可為n型。擴散區230a和230b的導電類型係依據擴散源層214a的摻質的導電類型而定，但非限定本實施例。

然後，請參考第12圖，可利用原子層沉積法(ALD)之沉積方式，順應性於第一溝槽210中形成一阻障層224，並覆蓋第一絕緣層212a和擴散區230a和230b的側壁。在本發明一實施例中，阻障層224可包括鈦、氮化鈦或其組合。在本實施例中，阻障層224可為鈦和氮化鈦組成的疊層結構，其總厚度可介於4nm~20nm之間。之後，可利用例如化學氣相沉積(CVD)法之沉積方式，全面性形成一導電材料226，並填入第一溝槽210。在本實施例中，導電材料226可包括例如鎢之金屬。

接著，請參考第13圖，可進行一回蝕刻製程，移除基板200上方和部分位於第一溝槽210中的導電材料226和阻障層224，以於第一溝槽210中形成導電層226a和阻障層224a。如第13圖所示，導電層226a覆蓋擴散區230a和230b的側壁。在本發明一實施例中，可由如第5圖所示之第一溝槽210的深度而決定導電層226a的厚度T₂ ，其值例如可介於30nm~200nm之間。

或者，在另一實施例中，可利用如第11圖所示的擴散源層214a直接做為導電層，因而無須進行第12~13圖的製程步驟。

第14~16圖係顯示於第一溝槽210中形成兩條位元線的方式。然後，請參考第14圖，可利用例如化學氣相沉積法(CVD)或原子層沉積法(ALD)等薄膜沉積製程，順應性於第一溝槽210中形成一第二絕緣材料232，並覆蓋導電層226a的頂面。在本發明一實施例中，第二絕緣材料232的材質可為氧化矽，其厚度T₃ 可介於5nm~30nm之間。

之後，請參考第15圖，可進行一回蝕刻製程，移除基板200上方和部分位於第一溝槽210中的第二絕緣材料232，直到露出導電層226a，以於導電層226a上形成一對絕緣間隙壁232a和232b。如第15圖所示，絕緣間隙壁232a和232b分別覆蓋第一側壁206和第二側壁207。在本發明一實施例中，絕緣間隙壁232a和232b彼此的間距S可介於第一溝槽210寬度W的三分之一至四分之一之間。

接著，請參考第16圖，可利用具有絕緣間隙壁232a和232b做為蝕刻硬遮罩，進行非等向性蝕刻製程，以移除未被絕緣間隙壁232a和232b覆蓋的導電層226a和其下的第一絕緣層212a，直到露出基板200(或從第一溝槽210底面208移除部分基板200)。如第16圖所示，經過上述非等向性蝕刻製程之後，係自對準地(self-aligned)形成一對彼此隔開的絕緣墊層236a和236b、一對彼此隔開的第一絕緣層238a和238b、一對彼此隔開的阻障層240a和240b和一對彼此隔開的導電層242a和242b，並於導電層242a和242b和其下的第一絕緣層238a和238b之間形成一第二溝槽234。如第16圖所示，第一絕緣層238a和導電層242a鄰接第一溝槽210的第一側壁206，第一絕緣層238b和導電層242b鄰接第一溝槽210的第二側壁207。經過上述製程之後，係於第16圖左邊和右邊的第一溝槽210中分別形成彼此隔開且對稱的埋藏位元線500A和500B，其中埋藏位元線500A包括絕緣墊層236、第一絕緣層238a、阻障層240a、導電層242a和擴散區230a，埋藏位元線500B包括絕緣墊層236、第一絕緣層238b、阻障層240b、導電層242b和擴散區230b。如第16圖所示，位於左邊第一溝槽210中且鄰接第二側壁207的埋藏位元線500B和位於右邊第一溝槽210中且鄰接第一側壁206的埋藏位元線500A可經由如第1a圖所示的位元接觸330(BL contact)電性連接在一起。

然後，請參考第17圖，可利用薄膜沉積製程，全面性形成一第三絕緣材料244，並填入第一第一溝槽210和第二溝槽234。在本發明一實施例中，第三絕緣材料244可包括利用例如高密度電漿化學氣相沉積(HDP-CVD)法和回流(reflow)法形成的旋塗玻璃(SOG)或利用原子層沉積法(ALD)法形成的氧化矽，第三絕緣材料244的厚度可介於10nm~100nm之間。

之後，請參考第18圖，可進行一回蝕刻製程，移除基板200上方和部分位於第一溝槽210中的第三絕緣材料244，以形成一絕緣分隔層244a。絕緣分隔層244a係用以電性絕緣埋藏位元線500A和500B。可再經過後續之例如化學機械研磨(CMP)之平坦化製程移除第一硬遮罩層201，係形成如第1b圖所示之本發明一實施例之埋藏位元線500。經過上述製程之後，係完成本發明實施例之DRAM 600的埋藏位元線500的製造方法。

本發明一實施例係提供例如DRAM的埋藏位元線500及其製造方法，其中藉由一對絕緣間隙壁做為蝕刻硬遮罩，自對準地於一溝槽中同時完成兩條對稱的埋藏位元線，製程相對簡易。並且，位於一溝槽的一側的埋藏位元線係藉由位元接觸(BL contact)電性連接至相鄰溝槽的相鄰側的埋藏位元線。另外，埋藏位元線500的擴散區的位置係經由位於第一溝槽210底部的第一絕緣層212a的高度h₁ 而定。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

200．．．基板

201．．．第一硬遮罩層

202．．．第二硬遮罩層

203．．．第三硬遮罩層

204．．．抗反射層

205．．．圖案化光阻層

206．．．第一側壁

207．．．第二側壁

208、218、222、229．．．底面

210．．．第一溝槽

211、211a、236a、236b．．．絕緣墊層

212．．．第一絕緣材料

212a、238a、238b．．．第一絕緣層

214．．．擴散源材料

214a．．．擴散源層

230a、230b．．．擴散區

216、220、228．．．頂面

224、224a、240a、240b．．．阻障層

226．．．導電材料

226a、242a、242b．．．導電層

232．．．第二絕緣材料

232a、232b．．．絕緣間隙壁

234．．．第二溝槽

244．．．第三絕緣材料

244a．．．絕緣分隔層

250．．．開口

d．．．深度

h₁ ．．．高度

T₁ 、T₂ 、T₃ ．．．厚度

W．．．寬度

S．．．間距

300．．．垂直電晶體

302．．．垂直側壁

306．．．絕緣層

308．．．字元線

312．．．電容

314．．．汲極區

316．．．通道區

318．．．源極區

320．．．第一方向

322．．．第二方向

330．．．位元接觸

500A、500B．．．埋藏位元線

600‧‧‧動態隨機存取記憶體

第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞的透視圖。

第1b圖為第1a圖的等效電路圖。

第1c圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之動態隨機存取記憶體晶胞的埋藏位元線。

第2~18圖係顯示本發明實施例之動態隨機存取記憶體晶胞的埋藏位元線的製造方法的剖面示意圖。

200．．．基板

206．．．第一側壁

207．．．第二側壁

208．．．底面

210．．．第一溝槽

236a、236b．．．絕緣墊層

238a、238b．．．第一絕緣層

230a、230b．．．擴散區

240a、240b．．．阻障層

242a、242b．．．導電層

244a．．．絕緣分隔層

500A、500B．．．埋藏位元線

Claims (21)

1. 一種埋藏位元線，設置於一基板的一溝槽中，包括：一對彼此隔開的絕緣層，形成於該溝槽的底面上，其中該對絕緣層分別鄰接該溝槽的一第一側壁和相對的一第二側壁；一對彼此隔開的導電層，形成於該溝槽中，且分別堆疊於該對絕緣層上，其中該對導電層分別鄰接該溝槽的該第一側壁和該第二側壁；一對擴散區，分別形成於鄰接該對導電層的部分該基板中；以及一絕緣分隔層，位於該對導電層之間，並從該溝槽底部延伸至部分該基板中，其中該絕緣分隔層覆蓋該對導電層的頂面。
2. 如申請專利範圍第1項所述之埋藏位元線，其中該絕緣分隔層包括矽玻璃或二氧化矽。
3. 如申請專利範圍第1項所述之埋藏位元線，更包括一對阻障層，分別設置於該對絕緣層與該對導電層之間。
4. 如申請專利範圍第3項所述之埋藏位元線，其中該阻障層覆蓋該擴散區的側壁。
5. 如申請專利範圍第3項所述之埋藏位元線，其中該阻障層包括鈦、氮化鈦或其組合。
6. 如申請專利範圍第1項所述之埋藏位元線，其中該對擴散區的頂面對齊於或高於該對導電層的頂面。
7. 如申請專利範圍第1項所述之埋藏位元線，其中該對擴散區的底面對齊於或低於該對導電層的底面。
8. 如申請專利範圍第1項所述之埋藏位元線，更包括一對絕緣墊層，分別設置於該對絕緣層與該溝槽之間。
9. 如申請專利範圍第1項所述之埋藏位元線，其中該導電層包括金屬或多晶矽。
10. 如申請專利範圍第8項所述之埋藏位元線，其中該對絕緣層包括氧化矽，其中該絕緣墊層包括氮化矽。
11. 如申請專利範圍第1項所述之埋藏位元線，其中該絕緣層的高度小於該溝槽深度的二分之一。
12. 一種埋藏位元線的製造方法，包括下列步驟：提供一基板；於該基板中形成一第一溝槽，其具有一第一側壁和相對的一第二側壁；於該第一溝槽中形成一第一絕緣層，其覆蓋該溝槽的底面和部分該第一和第二側壁；分別於鄰接該第一和第二側壁的部分該基板中形成一對擴散區；於該第一溝槽中形成一導電層，且覆蓋該對擴散區的側壁；於該導電層上形成一對絕緣間隙壁，且分別覆蓋該第一和第二側壁；移除未被該對絕緣間隙壁覆蓋的該導電層和其下的該第一絕緣層，直到露出該基板，以於該導電層和其下的該第一絕緣層中形成一第二溝槽；以及移除該對絕緣間隙壁，其中移除該對絕緣間隙壁的步驟之後更包括： 全面性形成一第三絕緣材料，並填入該第一和第二溝槽；以及進行一回蝕刻製程，移除該基板上方和部分位於該第一溝槽中的該第二絕緣材料，以形成一絕緣分隔層，其中該絕緣分隔層覆蓋該導電層的頂面。
13. 如申請專利範圍第12項所述之埋藏位元線的製造方法，其中形成該擴散區的步驟更包括：於該第一絕緣層上覆蓋含有摻質的一擴散源層，其覆蓋部分該第一和第二側壁；進行一退火製程，將該擴散源層的摻質擴散進入鄰接該擴散源層的部分該基板中，以形成該擴散區；以及移除該擴散源層。
14. 如申請專利範圍第12項所述之埋藏位元線的製造方法，其中形成該第一絕緣層的步驟之前更包括順應性於該溝槽的該第一和第二側壁和底面上形成一絕緣墊層。
15. 如申請專利範圍第14項所述之埋藏位元線的製造方法，其中形成該第一絕緣層的步驟更包括：全面性形成一第一絕緣材料，並填入該溝槽；以及進行一回蝕刻製程，移除該基板上方和部分位於該溝槽中的該第一絕緣材料，以形成該第一絕緣層。
16. 如申請專利範圍第15項所述之埋藏位元線的製造方法，其中形成該第一絕緣層的步驟之後更包括：進行一濕蝕刻製程，移除未被該第一絕緣層覆蓋的該絕緣墊層。
17. 如申請專利範圍第12項所述之埋藏位元線的製造 方法，其中形成該導電層的步驟之前更包括順應性於該溝槽的側壁和該第一絕緣層上形成一阻障層。
18. 如申請專利範圍第17項所述之埋藏位元線的製造方法，其中形成該導電層的步驟更包括：全面性形成一導電材料，並填入該溝槽；以及進行一回蝕刻製程，移除該基板上方和部分位於該溝槽中的該導電材料和該阻障層，以形成該導電層。
19. 如申請專利範圍第17項所述之埋藏位元線的製造方法，其中該導電層的頂面對齊於或低於該對擴散區的頂面。
20. 如申請專利範圍第19項所述之埋藏位元線的製造方法，其中形成一對絕緣間隙壁的步驟更包括：順應性形成一第二絕緣材料；以及進行一回蝕刻製程，移除該基板上方和部分位於該溝槽中的該第二絕緣材料，直到露出該導電層，以形成該對絕緣間隙壁。
21. 如申請專利範圍第12項所述之埋藏位元線的製造方法，其中該對絕緣間隙壁彼此的間距介於該溝槽寬度的三分之一至四分之一之間。