TWI469299B - 埋藏位元線及其製造方法 - Google Patents

Description

埋藏位元線及其製造方法

本發明係有關於一種埋藏位元線及其製造方法，特別是有關於一種動態隨機存取記憶體晶胞的埋藏位元線及其製造方法。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體(volatile memory)，主要的作用原理是利用電容內儲存電荷的多寡來代表一個二進位位元(bit)是1還是0，以儲存資料。為達到高密度的要求，目前最有效的方法是透過縮小製造製程和採用單元設計技術來減小晶片的尺寸。減小晶片尺寸的另一種方法是實現更為有效的陣列架構，在連續幾代發展後，儲存技術通常會變成某種單元佈局的限制，單元尺寸的每一次改善都需要進行大量的工作來減少蝕刻的最小尺寸。

因此，亟需一種具有新穎結構的動態隨機存取記憶體及其製造方法。

有鑑於此，本發明之一實施例係提供一種埋藏位元線，設置於一基板的一溝槽中，包括一擴散區，形成於鄰接上述溝槽的部分上述基板中；一遮蔽層，形成於上述溝槽的部分側壁上；一導電插塞，形成於上述溝槽中，且覆蓋上述擴散區和上述遮蔽層的側壁。

本發明之另一實施例係提供一種埋藏位元線的製造方法，包括提供一基板；於上述基板中形成一溝槽；於上述溝槽的部分側壁上形成一遮蔽層；於上述溝槽中形成一第一硬遮罩層，覆蓋部分上述遮蔽層；移除未被上述第一硬遮罩層覆蓋的上述遮蔽層，以暴露出上述溝槽的部分側壁；移除上述第一硬遮罩層；於鄰接上述溝槽暴露的側壁的上述基板中形成一擴散區；於上述溝槽中形成一導電插塞，且覆蓋上述擴散區的側壁。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞(以下簡稱DRAM)600a的透視圖。在本發明一實施例中，DRAM 600a的晶胞尺寸為4F² (其中F為最小微影製程尺寸，或稱單元尺寸)。如第1a圖所示，上述DRAM 600a的一垂直電晶體300、一埋藏位元線(buried bit line,BL)500a和一字元線(word line,WL)308皆設於一基板200 中。如第1a圖所示，DRAM 600a包括一基板200。一垂直電晶體300，形成於基板200中。垂直電晶體300係具有垂直堆疊的一下層汲極區314、一中間層通道區316和一上層之源極區318。另外，垂直電晶體300係具有至少一垂直側壁302。一字元線308，沿一第一方向322形成於基板200中，其中字元線308係設於垂直電晶體300的垂直側壁302上，並做為垂直電晶體300的閘極。字元線308與垂直電晶體300之間係設有一絕緣層306，以做為垂直電晶體300的閘極絕緣層。如第1a圖所示，DRAM 600更包括一埋藏位元線500a，沿不同於第一方向322的一第二方向320形成於基板200中的一溝槽210中，且位於垂直電晶體300的下方，並電性接觸該對垂直電晶體300的汲極區314。另外，DRAM 600更包括一電容312，電性接觸垂直電晶體300的源極區318。第1b圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之DRAM的一例如位元線500a之埋藏位元線500a的剖面圖。如第1b圖所示，其中埋藏位元線500a包括一遮蔽層208和鄰接之一擴散源層228，形成於溝槽210的部分側壁上；以及一導電插塞240，形成於溝槽210中，且覆蓋擴散源層228和遮蔽層208的側壁。

第2~10圖係顯示本發明一實施例之DRAM 600a的埋藏位元線500a的製造方法的剖面示意圖。如第2圖所示，首先，提供一基板200。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絶緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板做為基板200。基板200可植入p型或n型摻質，以針對設計需要改變其導電類型。在本發明一實施例中，基板200可植入p型摻質。接著，可利用微影及蝕刻製程，於基板200中形成一子溝槽202。之後，可利用化學氣相沉積法(CVD)或物理氣相沉積法(PVD)，順應性於該子溝槽202的側壁206和底面204上形成遮蔽層208。在本發明一實施例中，子溝槽202係用以定義後續形成之遮蔽層以及擴散源層底面的位置。在本發明一實施例中，遮蔽層208可包括一氧化層、一氮化物層或其組合。舉例來說，遮蔽層208可為覆蓋子溝槽202的側壁206之一氧化層和覆蓋上述氧化層之一氮化層所形成的疊層結構。

之後，請參考第3圖，可再利用蝕刻製程，從子溝槽202的底面204移除部分遮蔽層208以及其下的部分基板200，以形成一溝槽210，並暴露出其底面212和部分側壁214。然後，可利用例如熱氧化法(thermal oxidation)，順應性於溝槽210的底面212和未被遮蔽層208覆蓋的側壁214上形成底部絕緣墊層216。在本發明一實施例中，底部絕緣墊層216可包括氧化層、氮化物層或其組合。在本實施例中，底部絕緣墊層216可為氧化層。

接著，請參考第4圖，可利用塗佈(coating)方式，全面性形成一光阻，並填入溝槽210中。之後，可利用回蝕刻(etching back)方式，移除位於基板200上及部分位於溝槽210中的一部分光阻，以分別於溝槽210中形成光阻218，其分別覆蓋底部絕緣墊層216和部分遮蔽層208。如第4圖所示，光阻218的頂面220係低於溝槽210的頂面，且高於底部絕緣墊層216。在本發明一實施例中，光阻218的頂面220係用以定義後續形成之遮蔽層以及擴散源層頂面的位置。

然後，請參考第5圖，可利用蝕刻方式，移除未被光阻218覆蓋的遮蔽層208，以暴露出第二溝槽210的上部側壁221，並定義出遮蔽層208之頂面209。

之後，請參考第6圖，移除光阻218。接著，再利用例如熱氧化法(thermal oxidation)，於溝槽210的暴露的上部側壁221上形成之頂部絕緣墊層222。在本發明實施例中，頂部絕緣墊層222可包括氧化層、氮化物層或其組合。在本實施例中，頂部絕緣墊層222可為氧化層。如第6圖所示，位於溝槽210中的底部絕緣墊層216與頂部絕緣墊層222藉由遮蔽層208彼此隔開。

第7~9圖係顯示利用自對準(self-aligned)方式於溝槽210中形成蝕刻選擇比彼此不同的複數層硬遮罩層，以藉由後續的蝕刻製程定義出本發明一實施例之擴散源層228或擴散區230的位置。請參考第7圖，可利用沉積和回蝕刻(etching back)製程，於溝槽210中形成一絕緣層224，並覆蓋底部絕緣墊層216、遮蔽層208和部分頂部絕緣墊層222。如第7圖所示，絕緣層224的頂面係低於基板200的表面，且高於遮蔽層208的頂面。在本發明一實施例中，絕緣層224可為氧化物，例如為多孔氧化物(porous oxide)。接著，可再利用沉積和回蝕刻(etching back)製程，於溝槽210中形成一多晶矽層260，並覆蓋絕緣層224。如第7圖所示，多晶矽層260的頂面略低於基板200的表面，舉例來說，多晶矽層260的頂面低於基板200的表面的值可介於100~2000之間。然後，對多晶矽層260進行一離子植入步驟262。如第7圖所示，由於離子植入步驟262的方向(即為元件符號262箭頭的方向)與基板200表面具有一夾角a，其值例如可介於30°至80°之間，因此離子植入步驟262可於多晶矽層260形成一摻雜區260a和一非摻雜區260b。如第7圖所示，由於多晶矽層260的頂面略低於基板200的表面，因而基板200會在離子植入步驟262期間產生遮蔽效應，所以形成的摻雜區260a與非摻雜區260b的邊界(boundary)自左至右逐漸向下延伸。在本發明一實施例中，多晶矽層260可為未摻雜多晶矽(undoped polysilicon)。在本發明一實施例中，離子植入步驟262的摻質可為二氟化硼(BF₂ )。

接著，請參考第8圖，可對多晶矽層260進行一濕蝕刻製程，移除部分的摻雜區260a和非摻雜區260b，直到暴露出部分絕緣層224為止。在濕蝕刻製程期間，如第7圖所示的具有摻質的摻雜區260a的蝕刻速率會小於不具有摻質的非摻雜區260b，兩者彼此間具有蝕刻選擇比，因此接近摻雜區260a厚度愈厚的多晶矽層260的移除量會少於接近摻雜區260a厚度愈薄的多晶矽層260。所以，如第8圖所示，經過濕蝕刻製程之後，會形成厚度自右至左逐漸變薄的第二硬遮罩層260c。

然後，請參考第9圖，可利用第二硬遮罩層260c做為蝕刻硬遮罩層，進行例如乾蝕刻之一非等向蝕刻製程，移除未被第二硬遮罩層260c覆蓋的絕緣層224，直到暴露出部分遮蔽層208和部分底部絕緣墊層216為止。在本發明一實施例中，因為由多晶矽層260形成的第二硬遮罩層260c與絕緣層224為不同的材質，例如，絕緣層224為氧化物，而第二硬遮罩層260c為多晶矽，因此，可以選用適當的蝕刻劑，以使絕緣層224具有較第二硬遮罩層260c高的蝕刻率(具有良好的蝕刻選擇比)。經過非等向蝕刻製程之後，係形成第一硬遮罩層224a，其具有凹陷262，並暴露出部分頂部絕緣墊層222、部分遮蔽層208和部分底部絕緣墊層216。

之後，再利用第一硬遮罩層224a、第二硬遮罩層260c和暴露的頂部絕緣墊層222和底部絕緣墊層216做為蝕刻硬遮罩層，進行例如濕蝕刻之一等向蝕刻製程，移除未被第一硬遮罩層224a覆蓋的遮蔽層208，以暴露出溝槽210的部分側壁226。在本發明一實施例中，由於第一硬遮罩層224a、第二硬遮罩層260c與遮蔽層208分別為不同的材質，例如，第一硬遮罩層224a、頂部絕緣墊層222和底部絕緣墊層216為氧化物，第二硬遮罩層260c為多晶矽，而遮蔽層208為氮化物，因此，可以選用適當的蝕刻劑，以使遮蔽層208具有較第一硬遮罩層224a、頂部絕緣墊層222、底部絕緣墊層216和第二硬遮罩層260c高的蝕刻率(具有良好的蝕刻選擇比)。經過等向蝕刻製程之後，係移除未被第一硬遮罩層224a覆蓋的遮蔽層208，以暴露出溝槽210的部分側壁226。

然後，請參考第10圖，可利用濕蝕刻方式，移除第一硬遮罩層224a和第二硬遮罩層260c。

之後，請參考第11圖，可進行一預清潔步驟(pre-clean)，以移除位於溝槽210的側壁226上的例如原生氧化物(native oxide)。接著，可利用例如化學氣相沉積法(CVD)之薄膜沉積方式以及後續的回蝕刻步驟，以於溝槽210暴露的側壁226上形成擴散源層228。如第11圖所示，其擴散源層228係鄰接遮蔽層208，且與遮蔽層208位於相同高度。在本發明一實施例中，擴散源層228可為摻雜多晶矽層之導電層，例如為摻雜砷的多晶矽層(As-doped poly)。然後，可利用例如退火製程，將擴散源層228的摻質擴散進入鄰接的基板200中，以於鄰接擴散源層228的部分基板200中形成一擴散區230。在本發明一實施例中，擴散區230可做為位元線與垂直電晶體之汲極的擴散接面(diffusion junction)，而後續形成的導電插塞係藉由擴散源層228和擴散區230電性連接至垂直電晶體的汲極。在基板200的導電類型為p型之一實施例中，擴散區230的導電類型可為n型。擴散區230的導電類型係依據擴散源層228的摻質的導電類型而定，但非限定本實施例。之後，可進行矽化製程，於溝槽210分別形成矽化物層232，且覆蓋擴散源層228的側壁。在本發明一實施例中，矽化物層232可包括鈦矽化物或鈷矽化物，其用以降低擴散源層228與後續形成的導電插塞之間的電阻。

接著，請參考第12圖，可利用物理氣相沉積法(PVD)、化學氣相沉積法(CVD)、原子層沉積法(ALD)或其組合，於溝槽210中形成導電插塞240，且覆蓋擴散源層228的側壁。如第12圖所示，導電插塞240覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，導電插塞240a和220b的頂面237低於基板200。在本發明一實施例中，導電插塞240可分別包括外層之阻障層234和內層之導電層236，其中阻障層234分別覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，而導電層236覆蓋阻障層234。在本發明一實施例中，阻障層234可包括鈦、氮化鈦或其組合，而導電層236可包括例如鎢之金屬。在本實施例中，阻障層234可為鈦和氮化鈦組成的疊層。之後，可利用例如化學氣相沉積法(CVD)及後續之例如化學機械研磨(CMP)之平坦化製程，於溝槽210中形成覆蓋層258，且覆蓋導電插塞240。在本發明一實施例中，覆蓋層258的頂面與基板200共平面。經過上述製程之後，係形成本發明一實施例之埋藏位元線500a。

本發明一實施例係提供例如DRAM的一埋藏位元線500a及其製造方法，其中埋藏位元線500a係經由設於溝槽210中一側(single side)的擴散源層228和鄰接的擴散區230電性連接至其上的垂直電晶體。另外，擴散源層228鄰接遮蔽層208，且與遮蔽層208位於相同高度。另外，擴散源層228的位置係利用自對準(self-aligned)方式於溝槽210中形成蝕刻選擇比彼此不同的複數層硬遮罩層，再藉由後續的蝕刻製程定義出來。

第13a圖係顯示本發明另一實施例之DRAM 600b的透視圖。第13b圖為沿第13a圖的A-A’切線的剖面圖，其顯示本發明另一實施例之DRAM的埋藏位元線500b的剖面圖。第14~15圖係顯示本發明另一實施例之DRAM的埋藏位元線的製造方法的剖面示意圖。上述圖式中的各元件如有與第1a~12圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。

第13a圖係顯示本發明另一實施例之DRAM 600b的透視圖。第13b圖為沿第13a圖的A-A’切線的剖面圖，其顯示本發明另一實施例之DRAM的之埋藏位元線500b的剖面圖。上述DRAM 600b的埋藏位元線500b與如第1a和1b圖所示之DRAM 600a的埋藏位元線500a的不同處為埋藏位元線500b不具有擴散源層228。上述DRAM 600b的埋藏位元線500b的製造方法將利用第14~15圖說明。

第14~15圖係顯示本發明另一實施例之DRAM的埋藏位元線500b的製造方法的剖面示意圖，其特別顯示僅具有擴散區230之DRAM的埋藏位元線500b的製造方法。請參考第14圖，於溝槽210中形成遮蔽層208、頂部絕緣墊層222和底部絕緣墊層216，並移除部分遮蔽層208，以暴露溝槽210的部分側壁226之後，可進行一預清潔步驟(pre-clean)，以移除位於溝槽210的側壁226上的例如原生氧化物(native oxide)。接著，可利用氣相摻雜(gas/vapor doping)方式，將含有摻質的氣體從溝槽210暴露的側壁226注入其鄰接的部分基板200中，以形成擴散區230。在本發明一實施例中，氣相摻雜(gas/vapor doping)方式可包括高溫快速氣相摻雜(RVD)、室溫氣相摻雜、氣體沉浸雷射摻雜(GILD)等。在本發明一實施例中，擴散區230可做為位元線與垂直電晶體之汲極的擴散接面(diffusion junction)。在基板200的導電類型為p型之一實施例中，擴散區230的導電類型可為n型。擴散區230的導電類型係依據氣體摻質的導電類型而定，但非限定本實施例。如第14圖所示，擴散區230與遮蔽層208實質上位於相同的高度。

或者，在本發明其他實施例中，也可藉由一摻雜介電層形成擴散區230。請參考第16圖，於溝槽210中形成遮蔽層208、頂部絕緣墊層222和底部絕緣墊層216，並移除部分遮蔽層208，以暴露溝槽210的部分側壁226之後，可進行一預清潔步驟(pre-clean)，以移除位於溝槽210的側壁226上的例如原生氧化物(native oxide)。接著，可利用化學氣相沉積法(CVD)之薄膜沉積方式，順應性於溝槽210內側形成一摻雜介電層262，並覆蓋側壁226。本實施例中，摻雜介電層262可為砷玻璃(As glass oxide)。然後，可利用例如退火製程，將摻雜介電層262的摻質從側壁226擴散進入鄰接的基板200中，以形成一擴散區230。之後，再利用濕蝕刻方式，移除摻雜介電層262。

經過如第14和16圖所示之不同方式形成擴散區230之後，請參考第15圖，可利用物理氣相沉積法(PVD)於溝槽210中分別形成導電插塞240，且覆蓋遮蔽層208和擴散區230的側壁。如第15圖所示，導電插塞240覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，導電插塞240的頂面237低於基板200。在本發明一實施例中，導電插塞240可分別包括外層之阻障層234和內層之導電層236，其中阻障層234覆蓋底部絕緣墊層216和部分頂部絕緣墊層222，而導電層236覆蓋阻障層234。在本發明一實施例中，阻障層234可包括鈦、氮化鈦或其組合，而導電層236可包括例如鎢之金屬。在本實施例中，阻障層234可為鈦和氮化鈦組成的疊層結構。之後，可利用例如化學氣相沉積法(CVD)及後續之例如化學機械研磨(CMP)之平坦化製程，於溝槽210中形成例如氧化層之覆蓋層258，且覆蓋導電插塞240。在本發明一實施例中，覆蓋層258的頂面與基板200共平面。經過上述製程之後，係形成本發明另一實施例之例如DRAM的位元線之一埋藏位元線500b。

本發明另一實施例係提供例如DRAM的埋藏位元線500b及其製造方法，其中埋藏位元線500b係經由設於溝槽210中一側的擴散區230電性連接至其上的垂直電晶體。另外，擴散區230與遮蔽層208實質上位於相同的高度。再者，擴散區230的位置係利用自對準(self-aligned)方式於溝槽210中形成蝕刻選擇比彼此不同的複數層硬遮罩層，再藉由後續的蝕刻製程定義出來。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

200．．．基板

202．．．子溝槽

210．．．溝槽

204、212．．．底面

206、214、221、225、226．．．側壁

208．．．遮蔽層

209、217、220、237、255．．．頂面

216．．．底部絕緣墊層

218．．．光阻

222．．．頂部絕緣墊層

224．．．絕緣層

224a．．．第一硬遮罩層

228．．．擴散源層

230．．．擴散區

232．．．矽化物層

234．．．阻障層

236．．．導電層

240．．．導電插塞

252．．．保護層

256．．．絕緣層

258．．．覆蓋層

260．．．多晶矽層

260a．．．摻雜區

260b．．．非摻雜區

260c．．．第二硬遮罩層

262．．．摻雜介電層262

300．．．垂直電晶體

302．．．垂直側壁

306．．．絕緣層

308．．．字元線

312．．．電容

314．．．汲極區

316．．．通道區

318．．．源極區

320．．．第一方向

322．．．第二方向

a．．．角度

500a、500b．．．埋藏位元線

600a、600b．．．動態隨機存取記憶體晶胞

第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞的透視圖。

第1b圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之動態隨機存取記憶體晶胞的埋藏位元線。

第2~12圖係顯示本發明一實施例之動態隨機存取記憶體晶胞的埋藏位元線的製造方法的剖面示意圖。

第13a圖係顯示本發明另一實施例之動態隨機存取記憶體晶胞的透視圖。

第13b圖為沿第13a圖的A-A’切線的剖面圖，其顯示本發明另一實施例之動態隨機存取記憶體晶胞的埋藏位元線。

第14~16圖係顯示本發明另一實施例之動態隨機存取記憶體晶胞的埋藏位元線的製造方法的剖面示意圖。

200．．．基板

208．．．遮蔽層

237．．．頂面

216．．．底部絕緣墊層

222．．．頂部絕緣墊層

228．．．擴散源層

230．．．擴散區

232．．．矽化物層

234．．．阻障層

236．．．導電層

240．．．導電插塞

258．．．覆蓋層

500a．．．埋藏位元線

Claims (33)

1. 一種埋藏位元線，設置於一基板的具有彼此相對之一第一側壁和一第二側壁的一溝槽中，包括：一頂部絕緣墊層，從該基板的一表面向下延伸覆蓋該溝槽上部的該第一和第二側壁；一底部絕緣墊層，覆蓋該溝槽下部的該第一和第二側壁和該溝槽的一底面，其中該第一側壁的第一單一部分和開該第二側壁的第二單一部分從該頂部絕緣墊層和該底部絕緣墊層暴露出來；單一擴散源層，僅形成於該溝槽中的該第一側壁的該第一單一部分上，其中該單一擴散源層的一頂面和一底面分別連接該頂部絕緣墊層和該底部絕緣墊層；單一擴散區，形成於該基板的該表面下方，且鄰接該單一擴散源層；單一遮蔽層，形成於該溝槽的該第二側壁的該第二單一部分上；以及一導電插塞，形成於該溝槽中，且覆蓋該單一擴散區和該單一遮蔽層的側壁。
2. 如申請專利範圍第1項所述之埋藏位元線，其中該底部絕緣墊層與該頂部絕緣墊層彼此隔開。
3. 申請專利範圍第2項所述之埋藏位元線，其中該單一擴散源層鄰接該單一遮蔽層。
4. 如申請專利範圍第3項所述之埋藏位元線，更包括一矽化物層，覆蓋該單一擴散源層的側壁。
5. 如申請專利範圍第2項所述之埋藏位元線，其中該 導電插塞更包括：一阻障層，形成於該溝槽中，且覆蓋該底部絕緣層和部分該頂部絕緣墊層；以及一導電層，形成於該溝槽中，且覆蓋該阻障層。
6. 如申請專利範圍第5項所述之埋藏位元線，其中該阻障層覆蓋該第一側壁的該第一單一部分和該第二側壁的該第二單一部分。
7. 如申請專利範圍第5項所述之埋藏位元線，其中該阻障層包括一疊層結構，其材質包括鈦、氮化鈦或其組合。
8. 如申請專利範圍第1項所述之埋藏位元線，更包括一覆蓋層，形成於該溝槽中，且覆蓋該導電插塞。
9. 如申請專利範圍第2項所述之埋藏位元線，其中該頂部絕緣墊層或該底部絕緣墊層包括一氧化層、一氮化物層或其組合。
10. 如申請專利範圍第3項所述之埋藏位元線，其中該擴散源層包括摻雜多晶矽。
11. 如申請專利範圍第1項所述之埋藏位元線，其中該單一擴散區和該單一遮蔽層實質上位於相同的高度。
12. 如申請專利範圍第3項所述之埋藏位元線，其中該擴散源層和該單一遮蔽層位於同樣的高度。
13. 一種埋藏位元線的製造方法，包括下列步驟：提供一基板；於該基板中形成一溝槽，其中該溝槽具有彼此相對之一第一側壁和一第二側壁；於該溝槽下部的該第一和第二側壁和該溝槽的一底 面上順應性形成一底部絕緣墊層；形成一頂部絕緣墊層，從該基板的一表面向下延伸且順應性覆蓋該溝槽上部的該第一和第二側壁，其中該第一側壁的第一單一部分和該第二側壁的第二單一部分從該頂部絕緣墊層和該底部絕緣墊層暴露出來；於該溝槽的該第一側壁的該第一單一部分和該第二側壁的該第二單一部分上形成一遮蔽層；於該溝槽中形成一第一硬遮罩層，覆蓋該第二側壁的該第二單一部分上的部分該遮蔽層；移除未被該第一硬遮罩層覆蓋的該遮蔽層，以暴露出該第一側壁的該第一單一部分，以於該溝槽內的該第二側壁的該第二單一部分上形成一單一遮蔽層圖案；移除該第一硬遮罩層；於該溝槽內的該第一側壁的該第一單一部分上形成一單一擴散源層；於鄰接該單一擴散源層的該基板中形成一單一擴散區；以及於該溝槽中形成一導電插塞，且覆蓋該單一擴散區的側壁。
14. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中該底部絕緣墊層與該頂部絕緣墊層彼此隔開。
15. 如申請專利範圍第14項所述之埋藏位元線的製造方法，其中形成該底部絕緣墊層的步驟更包括：於該基板中形成一子溝槽；順應性於該子溝槽的側壁和底面上形成該遮蔽層； 從該子溝槽的底面移除部分該遮蔽層以及其下的部分基板，以形成一溝槽；以及順應性於該溝槽的底面和未被該遮蔽層覆蓋的該第一和第二側壁上形成該底部絕緣墊層。
16. 如申請專利範圍第15項所述之埋藏位元線的製造方法，其中形成該頂部絕緣墊層的步驟更包括：於該溝槽中形成一光阻，該光阻覆蓋該底部絕緣墊層和部分該遮蔽層；移除未被該光阻覆蓋的該遮蔽層，以暴露出該溝槽上部的該第一和第二側壁；於該溝槽的暴露的上部的該第一和第二側壁上形成該頂部絕緣墊層；以及移除該光阻。
17. 如申請專利範圍第16項所述之埋藏位元線的製造方法，其中形成該第一硬遮罩層的步驟更包括：於該溝槽中形成一絕緣層，並覆蓋該底部絕緣墊層、該遮蔽層和部分該頂部絕緣墊層；於該溝槽中形成一第二硬遮罩層，並覆蓋部分該絕緣層；以及移除未被該第二硬遮罩層覆蓋的該絕緣層，直到暴露出部分該遮蔽層和其下之部分該底部絕緣墊層為止，以形成該第一硬遮罩層。
18. 如申請專利範圍第17項所述之埋藏位元線的製造方法，其中形成該第二硬遮罩層的步驟更包括：於該溝槽中形成一多晶矽層，並覆蓋該絕緣層； 沿一方向對該多晶矽層進行一離子植入步驟，以於該多晶矽層形成一摻雜區和一非摻雜區；以及進行一濕蝕刻製程，移除部分的該摻雜區和該非摻雜區，直到暴露出部分該絕緣層為止，以形成該第二硬遮罩層。
19. 如申請專利範圍第18項所述之埋藏位元線的製造方法，其中該多晶矽層的頂面低於該基板表面的值介於100Å~2000Å之間。
20. 如申請專利範圍第17項所述之埋藏位元線的製造方法，其中該離子植入步驟的該方向與該基板表面的夾角介於30°至80°之間。
21. 如申請專利範圍第17項所述之埋藏位元線的製造方法，其中該遮蔽層、該第一硬遮罩層和該第二硬遮罩層為不同的材質。
22. 如申請專利範圍第21項所述之埋藏位元線的製造方法，其中該遮蔽層為氮化物，該絕緣層為氧化物，且該多晶矽層為未摻雜多晶矽。
23. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中形成該導電插塞的步驟之前更包括於該溝槽中形成一矽化物層，且覆蓋該單一擴散源層的側壁。
24. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中形成該單一擴散區的步驟更包括：利用氣相摻雜方式，將含有摻質的一氣體從該溝槽暴露的該第一側壁注入部分該基板中，以形成該單一擴散區。
25. 如申請專利範圍第13項所述之埋藏位元線的製造 方法，其中形成該單一擴散區的步驟更包括：進行一退火製程，將該單一擴散源層的摻質擴散進入該基板中，以形成該單一擴散區。
26. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中形成該導電插塞的步驟更包括：於該溝槽中形成一阻障層，且覆蓋該底部絕緣層和部分該頂部絕緣墊層；以及於該溝槽中形成一導電層，且覆蓋該阻障層。
27. 如申請專利範圍第26項所述之埋藏位元線的製造方法，其中該阻障層覆蓋未被該底部絕緣墊層與該頂部絕緣墊層覆蓋的該第一和第二側壁。
28. 如申請專利範圍第26項所述之埋藏位元線的製造方法，其中該阻障層包括一疊層結構，其材質包括鈦、氮化鈦或其組合。
29. 如申請專利範圍第13項所述之埋藏位元線的製造方法，更包括於該溝槽中形成一覆蓋層，且覆蓋該導電插塞。
30. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中該頂部絕緣墊層或該底部絕緣墊層包括一氧化層、一氮化物層或其組合。
31. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中該單一擴散源層包括摻雜多晶矽。
32. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中該單一擴散區和該單一遮蔽層圖案實質上位於相同的高度。
33. 如申請專利範圍第13項所述之埋藏位元線的製造方法，其中該單一擴散源層和該單一遮蔽層圖案位於同樣的高度。