CN117529103A - 半导体结构及其形成方法 - Google Patents

Abstract

本公开涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：提供衬底，所述衬底内具有沿第一方向间隔排布的多个有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上，所述第一开口和所述第二开口沿所述第一方向交替排布，所述第一开口的底部暴露所述有源区，所述第二开口的底部暴露所述隔离区；形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构。本公开简化了半导体结构的制程工艺，并提高了半导体结构的制造良率。

Description

半导体结构及其形成方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括存取晶体管（accesstransistor）和电容器。所述存取晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制存取晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

DRAM等半导体结构内的导电结构同时连接多个存储单元。然而，形成导电结构的工艺较为复杂，需要先形成接触孔，然后在接触孔内分别形成与多个存储单元一一电连接的多个接触部、以及用于连接相邻的所述接触部的连接部，由多个所述接触部和多个连接部共同构成导电结构。复杂的导电结构形成工艺降低了半导体结构的制造效率和制造良率。

因此，如何简化导电结构的制造工艺，提升半导体结构的制造效率和制造良率，是当前亟待解决的技术问题。

发明内容

本公开一些实施例提供的半导体结构及其形成方法，用于简化半导体结构内部导电结构的制程工艺，从而提高半导体结构的制造效率和制造良率。

根据一些实施例，本公开提供了一种半导体结构的形成方法，包括如下步骤：提供衬底，所述衬底内具有沿第一方向间隔排布的多个有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上，所述第一开口和所述第二开口沿所述第一方向交替排布，所述第一开口的底部暴露所述有源区，所述第二开口的底部暴露所述隔离区；形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构。

在一些实施例中，所述衬底内具有沿第二方向间隔排布的多个有源列，每个所述有源列中包括沿所述第一方向间隔排布的多个所述有源区，所述第二方向平行于所述衬底的顶面，且所述第一方向与所述第二方向相交；形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上的具体步骤包括：采用至少一次双重图案刻蚀工艺形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上。

在一些实施例中，采用至少一次双重图案刻蚀工艺形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上的具体步骤包括：采用第一双重图案刻蚀工艺于所述衬底上形成第一刻蚀结构，所述第一刻蚀结构包括第一掩膜层、多个沿第三方向贯穿所述第一掩膜层的第一牺牲层，所述第一牺牲层沿所述第一方向延伸，且多个所述第一牺牲层沿所述第二方向间隔排布，所述第三方向垂直于所述衬底的顶面；采用第二双重图案刻蚀工艺于所述第一刻蚀结构上方形成第二刻蚀结构，所述第二刻蚀结构包括第二掩膜层、以及多个沿所述第三方向贯穿所述第二掩膜层的第二牺牲层，所述第二牺牲层沿所述第二方向延伸，且多个所述第二牺牲层沿所述第一方向间隔排布；沿所述第二牺牲层刻蚀所述第一牺牲层，于所述第一掩膜层中形成多个所述第一开口和多个所述第二开口。

在一些实施例中，于所述衬底上形成第一刻蚀结构的具体步骤包括：形成初始第一牺牲层于所述衬底上；采用所述第一双重图案刻蚀工艺刻蚀所述初始第一牺牲层，形成多个沿所述第三方向贯穿所述初始第一牺牲层的第一沟槽，多个所述第一沟槽沿所述第一方向延伸且沿所述第二方向间隔排布，多个所述第一沟槽将所述初始第一牺牲层分隔为多个所述第一牺牲层；形成填充满多个所述第一沟槽的所述第一掩膜层。

在一些实施例中，于所述第一刻蚀结构上方形成第二刻蚀结构的具体步骤包括：形成初始第二牺牲层于所述第一掩膜层上；采用所述第一双重图案刻蚀工艺刻蚀所述初始第二牺牲层，形成多个沿所述第三方向贯穿所述初始第二牺牲层的第二沟槽，且多个所述第二沟槽沿所述第二方向延伸且沿所述第一方向间隔排布，多个所述第二沟槽将所述初始第二牺牲层分隔为多个所述第二牺牲层；形成填充满多个所述第二沟槽的所述第二掩膜层。

在一些实施例中，所述导电结构为位线；所述衬底内还包括多条沿所述第二方向延伸且沿所述第一方向间隔排布的字线；所述第二牺牲层在所述衬底的顶面上的投影位于沿所述第一方向相邻的两条所述字线之间。

在一些实施例中，所述有源区沿第四方向延伸，每个所述有源区包括沿所述第四方向间隔排布的两个沟道区、以及位于两个所述沟道区之间的公共源极区，沿所述第一方向相邻的两条所述字线分别与一个所述有源区中的两个所述沟道区交叠，所述第四方向平行于所述衬底的顶面，且所述第四方向与所述第一方向和所述第二方向均倾斜相交；一个所述第一牺牲层与沿所述第一方向间隔排布的多个所述有源区中的所述公共源极区对准。

在一些实施例中，所述衬底上还包括覆盖所述衬底的顶面的衬底隔离层；于所述第一掩膜层中形成多个所述第一开口和多个所述第二开口的具体步骤包括：刻蚀所述第二牺牲层，于所述第二刻蚀结构中形成刻蚀窗口；沿所述刻蚀窗口向下刻蚀所述第一牺牲层，形成暴露所述衬底隔离层的初始第一开口和初始第二开口；沿所述初始第一开口和所述初始第二开口刻蚀所述衬底隔离层，形成暴露所述有源区的所述第一开口、并形成暴露所述隔离区的所述第二开口。

在一些实施例中，所述第二牺牲层沿所述第一方向的宽度大于或者等于所述第一牺牲层沿所述第二方向的宽度。

在一些实施例中，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构之前，还包括如下步骤：形成连续覆盖所述第一开口的侧壁和所述第二开口的侧壁的第一隔离层。

在一些实施例中，形成连续覆盖所述第一开口的侧壁和所述第二开口的侧壁的第一隔离层的具体步骤包括：形成连续覆盖所述第一开口的侧壁和底壁、以及所述第二开口的侧壁和底壁的初始第一隔离层，且所述第一开口的底壁上的所述初始第一隔离层的厚度小于所述第二开口的底壁上的所述初始第一隔离层的厚度；去除覆盖于所述第一开口的底壁上的全部所述初始第一隔离层、并同时去除覆盖于所述第二开口的底壁上的部分的所述初始第一隔离层，所述第一开口的侧壁上残留的所述初始第一隔离层、以及所述第二开口的侧壁和底壁上残留的所述初始第一隔离层共同作为所述第一隔离层。

在一些实施例中，形成连续覆盖所述第一开口的侧壁和底壁、以及所述第二开口的侧壁和底壁的初始第一隔离层之前，还包括如下步骤：沿所述第一开口向下刻蚀部分的所述有源区，延伸所述第一开口至所述有源区的内部。

在一些实施例中，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构的具体步骤包括：形成连续填充沿所述第一方向交替排布的多个所述第一开口和所述第二开口、且覆盖所述第一隔离层的导电接触层；形成连续填充沿所述第一方向交替排布的多个所述第一开口和所述第二开口、且覆盖所述第一隔离层和所述导电接触层的导电材料层，形成包括所述导电接触层和所述导电材料层的所述导电结构。

在一些实施例中，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构之后，还包括如下步骤：去除所述第一掩膜层；形成覆盖所述导电结构的表面和所述衬底隔离层的表面的第二隔离层。

根据另一些实施例，本公开还提供了一种半导体结构，包括：衬底，所述衬底内具有沿第一方向间隔排布的多个有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；导电结构，位于所述衬底的顶面上，所述导电结构包括沿所述第一方向交替排布的第一导电结构和第二导电结构，所述第一导电结构与所述第二导电结构电连接，所述第一导电结构与所述有源区电连接，所述第二导电结构与所述隔离区连接，且所述有源区环绕与其电连接的所述第一导电结构的外周分布。

在一些实施例中，还包括：衬底隔离层，位于所述衬底的顶面上，所述第一导电结构沿第三方向贯穿所述衬底隔离层且与所述有源区接触电连接，所述第二导电结构沿所述第三方向贯穿所述衬底隔离层且与所述隔离区连接，所述第三方向垂直于所述衬底的顶面。

在一些实施例中，还包括：第一隔离层，所述第一隔离层连续覆盖一个所述导电结构中所述第一导电结构的侧壁、以及所述第二导电结构的侧壁和底壁。

在一些实施例中，还包括：第二隔离层，所述第二隔离层连续覆盖所述第一隔离层的侧壁、所述第一导电结构的顶面、所述第二导电结构的顶面、以及所述衬底隔离层的顶面。

在一些实施例中，所述第一导电结构包括与所述有源区接触电连接的第一导电接触层、以及位于所述第一导电接触层顶面上的第一导电材料层，且所述第一导电接触层沿第三方向的长度小于所述第一导电材料层沿所述第三方向的长度，所述第三方向垂直于所述衬底的顶面；所述第二导电结构包括与所述第一导电接触层电连接的第二导电接触层、以及位于所述第二导电接触层顶面上的第二导电材料层，且所述第二导电接触层沿所述第三方向的长度小于所述第二导电材料层沿所述第三方向的长度。

在一些实施例中，所述导电结构为位线，多个所述导电结构沿第二方向间隔排布，所述第二方向平行于所述衬底的顶面，且所述第一方向与所述第二方向相交；所述有源区沿第四方向延伸，每个所述有源区包括沿所述第四方向间隔排布的两个沟道区、以及位于两个所述沟道区之间的公共源极区，所述第四方向平行于所述衬底的顶面，且所述第四方向与所述第一方向和所述第二方向均倾斜相交；所述第一导电结构与所述公共源极区接触电连接，所述第二导电结构位于沿所述第一方向相邻的两个所述有源区的所述公共源极区之间。

本公开一些实施例提供的半导体结构及其形成方法，通过形成包括第一开口和第二开口的第一掩膜层，并对所述第一掩膜层中的所述第一开口和所述第二开口进行填充，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构，即本公开一些实施例是通过填充工艺而非直接刻蚀工艺形成所述导电结构，一方面，简化了所述半导体结构的制程工艺，提高了所述半导体结构的制造效率；另一方面，通过直接填充工艺形成的所述导电结构具有平坦的侧壁形貌，且所述导电结构的厚度均匀性较好，从而改善了所述导电结构以及所述半导体结构的性能，提高了所述半导体结构的制造良率。

附图说明

附图1是本公开具体实施方式中半导体结构的形成方法流程图；

附图2-附图23是本公开具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。

具体实施方式

下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体结构的形成方法，附图1是本公开具体实施方式中半导体结构的形成方法流程图，附图2-附图23是本公开具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。如图1-图23所示，所述半导体结构的形成方法，包括如下步骤：

步骤S11，提供衬底20，所述衬底20内具有沿第一方向D1间隔排布的多个有源区21、以及位于相邻所述有源区21之间的隔离区30，所述第一方向D1平行于所述衬底20的顶面，如图2和图3所示，其中，图2为俯视示意图，图3为图2中a-a’位置的截面示意图；

步骤S12，形成包括多个第一开口151和多个第二开口152的第一掩膜层80于所述衬底20的顶面上，所述第一开口151和所述第二开口152沿所述第一方向D1交替排布，所述第一开口151的底部暴露所述有源区21，所述第二开口152的底部暴露所述隔离区30，如图16所示；

步骤S13，形成连续填满沿所述第一方向D1交替排布的多个所述第一开口151和所述第二开口152的导电结构。

本具体实施方式中所述的半导体结构可以是但不限于DRAM，以下以所述半导体结构为DRAM为例进行说明。所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他实施例中，所述衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20用于支撑在其上方的器件结构。所述衬底20内至少包括沿所述第一方向D1间隔排布的多个所述有源区21，且相邻的所述有源区21之间通过所述隔离区30电性隔离。

在一些实施例中，所述衬底20内具有沿第二方向D2间隔排布的多个有源列，每个所述有源列中包括沿所述第一方向D1间隔排布的多个所述有源区21，所述第二方向D2平行于所述衬底20的顶面，且所述第一方向D1与所述第二方向D2相交；形成包括多个第一开口151和多个第二开口152的第一掩膜层80于所述衬底20的顶面上的具体步骤包括：

采用至少一次双重图案刻蚀工艺形成包括多个第一开口151和多个第二开口152的第一掩膜层80于所述衬底20的顶面上。

具体来说，采用至少一次双重图案刻蚀工艺来于所述第一掩膜层80中形成所述第一开口151和所述第二开口152，一方面，能够进一步缩小所述第一开口151的特征尺寸和所述第二开口152的特征尺寸（例如所述第一开口151的内径和所述第二开口152的内径），从而有助于所述半导体结构尺寸的进一步微缩；另一方面，有助于改善所述第一开口151和所述第二开口152的侧壁形貌，从而进一步改善所述半导体结构的制造良率。

在一些实施例中，采用至少一次双重图案刻蚀工艺形成包括多个第一开口151和多个第二开口152的第一掩膜层于所述衬底的顶面上的具体步骤包括：

采用第一双重图案刻蚀工艺于所述衬底20上形成第一刻蚀结构，所述第一刻蚀结构包括第一掩膜层80、多个沿第三方向D3贯穿所述第一掩膜层80的第一牺牲层61，所述第一牺牲层61沿所述第一方向D1延伸，且多个所述第一牺牲层61沿所述第二方向D2间隔排布，所述第三方向D3垂直于所述衬底20的顶面，如图7和图8所示，其中，图7为俯视示意图，图8是图7中a-a’位置形成第一掩膜层之后的截面示意图，图7中未示出所述第一掩膜层80；

采用第二双重图案刻蚀工艺于所述第一刻蚀结构上方形成第二刻蚀结构，所述第二刻蚀结构包括第二掩膜层140、以及多个沿所述第三方向D3贯穿所述第二掩膜层140的第二牺牲层111，所述第二牺牲层111沿所述第二方向D2延伸，且多个所述第二牺牲层111沿所述第一方向D1间隔排布，如图12和图13所示，其中，图12为俯视示意图，图13是图12中b-b’位置的截面示意图，图12中未示出所述第二掩膜层140；

沿所述第二牺牲层111刻蚀所述第一牺牲层61，于所述第一掩膜层80中形成多个所述第一开口151和多个所述第二开口152，如图16所示。

在一些实施例中，于所述衬底20上形成第一刻蚀结构的具体步骤包括：

形成初始第一牺牲层40于所述衬底20上，如图4所示；

采用所述第一双重图案刻蚀工艺刻蚀所述初始第一牺牲层40，形成多个沿所述第三方向D3贯穿所述初始第一牺牲层40的第一沟槽60，多个所述第一沟槽60沿所述第一方向D1延伸且沿所述第二方向D2间隔排布，多个所述第一沟槽60将所述初始第一牺牲层40分隔为多个所述第一牺牲层61，如图6和图7所示，其中，图7为俯视示意图，图6是图7中a-a’位置形成第一掩膜层之前的截面示意图；

形成填充满多个所述第一沟槽60的所述第一掩膜层80，如图8所示。

具体来说，所述衬底20的顶面上还覆盖有衬底隔离层31，如图3所示，用于保护所述衬底20，避免后续刻蚀形成所述第一开口151和所述第二开口152的工艺对所述衬底20造成损伤。接着，形成覆盖于所述衬底隔离层31的顶面上的所述初始第一牺牲层40、覆盖于所述初始第一牺牲层40的顶面上的第三掩膜层41、覆盖于所述第三掩膜层41的顶面上的第四掩膜层42、覆盖于所述第四掩膜层42的顶面上的第五掩膜层43、以及位于所述第五掩膜层43上的第一光阻层44，所述第一光阻层44中具有多个暴露所述第五掩膜层43的第一刻蚀槽45，如图4所示。在一示例中，所述初始第一牺牲层40可以为非晶碳层（amorphous carbonlayer，ACL）。所述第三掩膜层41的材料可以为氮氧化物材料（例如氮氧化硅），所述第四掩膜层42的材料为旋涂硬掩膜材料（spin on hardmask，SOH），所述第五掩膜层43的材料为氮氧化物材料（例如氮氧化硅）。之后，形成连续覆盖多个所述第一刻蚀槽45的内壁（包括侧壁和底壁）、以及所述第一光阻层44的顶面的初始第一侧墙50，如图5所示。接着，去除覆盖于所述第一光阻层44的顶面上的所述初始第一侧墙50和覆盖于所述第一刻蚀槽45的底壁上的所述初始第一侧墙50，残留于所述第一刻蚀槽45的侧壁上的所述初始第一侧墙50作为第一侧墙。去除所述第一光阻层44之后，沿相邻所述第一侧墙之间的间隙向下刻蚀所述第五掩膜层43、所述第四掩膜层42、所述第三掩膜层41和所述初始第一牺牲层40，形成多个沿所述第三方向D3贯穿所述初始第一牺牲层40的第一沟槽60，去除所述第五掩膜层43、所述第四掩膜层42、所述第三掩膜层41之后，得到如图6和图7所示的结构。然后，沉积硬掩膜材料于所述第一沟槽60内，形成填充满多个所述第一沟槽60的所述第一掩膜层80，如图8所示。所述第一掩膜层80与所述第一牺牲层61之间应具有较高的刻蚀选择比（例如刻蚀选择比大于3），以便于后续对所述第一牺牲层61进行选择性刻蚀。

在一些实施例中，于所述第一刻蚀结构上方形成第二刻蚀结构的具体步骤包括：

形成初始第二牺牲层90于所述第一掩膜层80上，如图9所示，图9为图7中b-b’位置的截面示意图；

采用所述第二双重图案刻蚀工艺刻蚀所述初始第二牺牲层90，形成多个沿所述第三方向D3贯穿所述初始第二牺牲层90的第二沟槽110，且多个所述第二沟槽110沿所述第二方向D2延伸且沿所述第一方向D1间隔排布，多个所述第二沟槽110将所述初始第二牺牲层90分隔为多个所述第二牺牲层111，如图11和图12所示，其中，图12为俯视示意图，图11为图12中b-b’位置的截面示意图；

形成填充满多个所述第二沟槽110的所述第二掩膜层140，如图13所示。

具体来说，在形成所述第一掩膜层80之后，形成覆盖所述第一掩膜层80和所述第一牺牲层61的初始第二牺牲层90、覆盖所述初始第二牺牲层90的顶面的第六掩膜层91、覆盖所述第六掩膜层91的顶面的第七掩膜层92、覆盖所述第七掩膜层92的顶面的第八掩膜层93、以及覆盖于所述第八掩膜层93的顶面上的第二光阻层94，所述第二光阻层94中具有多个暴露所述第八掩膜层93的第二刻蚀槽95，如图9所示。在一示例中，所述初始第二牺牲层90的材料和所述初始第一牺牲层40的材料相同，例如均为非晶碳层。所述第六掩膜层91的材料可以为氮氧化物材料（例如氮氧化硅），所述第七掩膜层92的材料为旋涂硬掩膜材料，所述第八掩膜层93的材料可以为氮氧化物材料（例如氮氧化硅）。之后，形成连续覆盖多个所述第二刻蚀槽95的内壁（包括侧壁和底壁）、以及所述第二光阻层94的顶面的初始第二侧墙100，如图10所示。接着，去除覆盖于所述第二光阻层94的顶面上、以及所述第二刻蚀槽95的底壁上的所述初始第二侧墙100，残留于所述第二刻蚀槽95的侧壁上的所述初始第二侧墙100作为第二侧墙。去除所述第二光阻层94之后，沿相邻的所述第二侧墙之间的间隙向下刻蚀所述第八掩膜层93、所述第七掩膜层92、所述第六掩膜层91和所述初始第二牺牲层90，形成多个沿所述第三方向D3贯穿所述初始第二牺牲层90的第二沟槽110，去除所述第八掩膜层93、所述第七掩膜层92、所述第六掩膜层91之后，得到如图11和图12所示的结构。然后，沉积硬掩膜材料于所述第二沟槽110内，形成填充满多个所述第二沟槽110的所述第二掩膜层140，如图13所示。所述第二掩膜层140与所述第二牺牲层111之间应具有较高的刻蚀选择比（例如刻蚀选择比大于3），以便于后续对所述第二牺牲层111进行选择性刻蚀。

在一些实施例中，所述导电结构为位线；所述衬底20内还包括多条沿所述第二方向D2延伸且沿所述第一方向D1间隔排布的字线22；

所述第二牺牲层111在所述衬底20的顶面上的投影位于沿所述第一方向D1相邻的两条所述字线22之间。

在一些实施例中，所述有源区21沿第四方向延伸，每个所述有源区21包括沿所述第四方向间隔排布的两个沟道区、以及位于两个所述沟道区之间的公共源极区，沿所述第一方向D1相邻的两条所述字线22分别与一个所述有源区21中的两个所述沟道区交叠，所述第四方向平行于所述衬底20的顶面，且所述第四方向与所述第一方向D1和所述第二方向D2均倾斜相交；

一个所述第一牺牲层61与沿所述第一方向D1间隔排布的多个所述有源区21中的所述公共源极区对准。

具体来说，所述衬底20内部还包括环绕所述有源区21中的所述沟道区的外周分布的字线槽96、位于所述字线槽96内的所述字线22、以及位于所述字线槽96内且覆盖于所述字线22的顶面上的字线盖层97，如图9所示。所述位线位于所述衬底20的顶面上，且连续与沿所述第一方向D1间隔排布的多个所述有源区21中的所述公共源极区电连接。所述第二牺牲层111在所述衬底20的顶面上的投影位于沿所述第一方向D1相邻的两条所述字线22之间，从而在形成所述第二沟槽110的过程中可以使用与形成所述字线槽96相同的掩膜版，有助于进一步降低所述半导体结构的制造成本，并进一步简化所述半导体结构。

在一些实施例中，所述衬底20上还包括覆盖所述衬底20的顶面的衬底隔离层31；于所述第一掩膜层80中形成多个所述第一开口151和多个所述第二开口152的具体步骤包括：

刻蚀所述第二牺牲层111，于所述第二刻蚀结构中形成刻蚀窗口；

沿所述刻蚀窗口向下刻蚀所述第一牺牲层61，形成暴露所述衬底隔离层31的初始第一开口141和初始第二开口142，如图14所示；

沿所述初始第一开口141和所述初始第二开口142刻蚀所述衬底隔离层31，形成暴露所述有源区21的所述第一开口151、并形成暴露所述隔离区30的所述第二开口152，如图15和图16所示，其中，图15为俯视示意图，图16是图12中的a-a’位置形成所述第一开口151和所述第二开口152之后的截面示意图。

举例来说，可以采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述第二牺牲层111，于所述第二掩膜层140中形成暴露所述第一牺牲层61的所述刻蚀窗口。接着，沿所述刻蚀窗口继续向下刻蚀所述第一牺牲层61，并以所述衬底隔离层31作为刻蚀截止层，以保护所述衬底20的顶面，形成如图14所示的所述初始第一开口141和所述初始第二开口142。接着，可以采用等离子体刻蚀工艺沿所述初始第一开口141和所述初始第二开口142继续向下刻蚀所述衬底隔离层31，形成如图15和图16所示的所述第一开口151和所述第二开口152。在一示例中，所述衬底隔离层31和所述隔离区30的材料相同，例如均为氧化物材料（例如二氧化硅）。

在一些实施例中，所述第二牺牲层111沿所述第一方向D1的宽度大于或者等于所述第一牺牲层61沿所述第二方向D2的宽度。

在一些实施例中，形成连续填满沿所述第一方向D1交替排布的多个所述第一开口151和所述第二开口152的导电结构之前，还包括如下步骤：

形成连续覆盖所述第一开口151的侧壁和所述第二开口152的侧壁的第一隔离层190，如图19所示。

在一些实施例中，形成连续覆盖所述第一开口151的侧壁和所述第二开口152的侧壁的第一隔离层190的具体步骤包括：

形成连续覆盖所述第一开口151的侧壁和底壁、以及所述第二开口152的侧壁和底壁的初始第一隔离层180，且所述第一开口151的底壁上的所述初始第一隔离层180的厚度小于所述第二开口152的底壁上的所述初始第一隔离层180的厚度；

去除覆盖于所述第一开口151的底壁上的全部所述初始第一隔离层180、并同时去除覆盖于所述第二开口152的底壁上的部分的所述初始第一隔离层180，所述第一开口181的侧壁上残留的所述初始第一隔离层180、以及所述第二开口152的侧壁和底壁上残留的所述初始第一隔离层180共同作为所述第一隔离层190，如图19所示。

在一些实施例中，形成连续覆盖所述第一开口151的侧壁和底壁、以及所述第二开口152的侧壁和底壁的初始第一隔离层180之前，还包括如下步骤：

沿所述第一开口151向下刻蚀部分的所述有源区21，延伸所述第一开口151至所述有源区21的内部。

具体来说，在形成暴露所述有源区21的顶面的所述第一开口151、并形成暴露所述隔离区30的顶面的所述第二开口152之后，沿所述第一开口151继续刻蚀所述有源区21，延伸所述第一开口151至所述有源区21的内部，使得所述第一开口151沿所述第三方向D3的深度大于所述第二开口152沿所述第三方向D3的深度，如图17所示。之后，可以采用原子层沉积工艺沉积氮化物材料（例如氮化硅）于所述第一掩膜层80上，形成连续覆盖所述第一开口151的内壁（包括侧壁和底壁）、所述第二开口152的内壁（包括侧壁和底壁）、以及所述第一掩膜层80的顶面的所述初始第一隔离层180。由于所述第一开口151沿所述第三方向D3的深度大于所述第二开口152沿所述第三方向D3的深度，因而所述第二开口152底部沉积的所述初始第一隔离层180的厚度大于所述第一开口151的底部沉积的所述初始第一隔离层180的厚度。接着，回刻蚀部分的所述初始第一隔离层180，去除覆盖于所述第一开口151的底壁上的全部所述初始第一隔离层180、并同时去除覆盖于所述第二开口152的底壁上的部分的所述初始第一隔离层180，如图18所示，图18是图17中虚线框内区域形成所述初始第一隔离层180后的结构示意图。由于所述第二开口152底部沉积的所述初始第一隔离层180的厚度大于所述第一开口151的底部沉积的所述初始第一隔离层180的厚度，因而，在所述第一开口151底部的所述初始第一隔离层180被全部去除时，所述第二开口152的底部仍能保留一定厚度的所述初始第一隔离层180（例如残留的所述初始第一隔离层180仍能够覆盖所述第二开口152的全部侧壁和全部底壁）。所述第一开口181的侧壁上残留的所述初始第一隔离层180、以及所述第二开口152的侧壁和底壁上残留的所述初始第一隔离层180共同作为所述第一隔离层190，如图19所示。

在一些实施例中，形成连续填满沿所述第一方向D1交替排布的多个所述第一开口151和所述第二开口152的导电结构的具体步骤包括：

形成连续填充沿所述第一方向D1交替排布的多个所述第一开口151和所述第二开口152、且覆盖所述第一隔离层190的导电接触层200；

形成连续填充沿所述第一方向D1交替排布的多个所述第一开口151和所述第二开口152、且覆盖所述第一隔离层190和所述导电接触层200的导电材料层220，形成包括所述导电接触层200和所述导电材料层220的所述导电结构。

举例来说，在形成所述第一隔离层190之后，沉积多晶硅材料于所述第一掩膜层80上，形成覆盖所述第一隔离层190的表面且连续填充满所述第一开口151和所述第二开口152、并覆盖所述第一掩膜层80的顶面的所述导电接触层200，如图20所示。之后，去除覆盖于所述第一掩膜层80的顶面上的所述导电接触层200，如图21所示，并对残留于所述第一开口151和所述第二开口152内的所述导电接触层200进行离子掺杂。回刻蚀部分的所述导电接触层200，使得所述导电接触层200的顶面位于所述第一掩膜层80的顶面之下。然后，形成覆盖所述导电接触层200的顶面和所述第一隔离层190的表面的扩散阻挡层、并形成覆盖所述扩散阻挡层的表面且填充满所述第一开口151和所述第二开口152的所述导电材料层220，如图22所示。在一示例中，所述扩散阻挡层的材料为氮化钛，所述导电材料层220的材料为金属钨。

在一些实施例中，形成连续填满沿所述第一方向D1交替排布的多个所述第一开口151和所述第二开口152的导电结构之后，还包括如下步骤：

去除所述第一掩膜层80；

形成覆盖所述导电结构的表面和所述衬底隔离层31的表面的第二隔离层230，如图23所示。在一示例中，所述第二隔离层230的材料为氮化物材料，例如氮化硅。

本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构可以采用如图1-图23所示的半导体结构的形成方法形成。本具体实施方式提供的半导体结构的示意图可以参见图23。如图2-图23所示，所述半导体结构，包括：

衬底20，所述衬底20内具有沿第一方向D1间隔排布的多个有源区21、以及位于相邻所述有源区21之间的隔离区30，所述第一方向D1平行于所述衬底20的顶面；

导电结构，位于所述衬底20的顶面上，所述导电结构包括沿所述第一方向D1交替排布的第一导电结构和第二导电结构，所述第一导电结构与所述第二导电结构电连接，所述第一导电结构与所述有源区21电连接，所述第二导电结构与所述隔离区30连接，且所述有源区21环绕与其电连接的所述第一导电结构的外周分布。

举例来说，所述导电结构沿所述第一方向D1延伸，且包括沿所述第一方向D1交替排布且相互电连接的所述第一导电结构和所述第二导电结构。所述第一导电结构延伸至所述衬底20内的所述有源区21的内部，且至少所述第一导电结构底部的沿所述第二方向D2的宽度小于所述有源区21沿所述第二方向D2的宽度，使得所述有源区21能够环绕与其电连接的所述第一导电结构的外周分布，一方面，能够增大所述第一导电结构与所述有源区21之间的接触面积，从而降低所述第一导电结构与所述有源区21之间的接触电阻；另一方面，还能够进一步缩小所述第一导电结构、以及所述导电结构的尺寸，从而有助于所述半导体结构尺寸的进一步微缩。同时，本具体实施方式提供的半导体结构制造工艺简单，有助于提高半导体结构的制造效率。

在一些实施例中，所述半导体结构还包括：

衬底隔离层31，位于所述衬底20的顶面上，所述第一导电结构沿第三方向D3贯穿所述衬底隔离层31且与所述有源区21接触电连接，所述第二导电结构沿所述第三方向D3贯穿所述衬底隔离层31且与所述隔离区30连接，所述第三方向D3垂直于所述衬底20的顶面。在一示例中，所述衬底隔离层31的材料为氧化物材料，例如二氧化硅。

在一些实施例中，所述半导体结构还包括：

第一隔离层190，所述第一隔离层190连续覆盖一个所述导电结构中所述第一导电结构的侧壁、以及所述第二导电结构的侧壁和底壁。

在一些实施例中，所述半导体结构还包括：

第二隔离层230，所述第二隔离层230连续覆盖所述第一隔离层190的侧壁、所述第一导电结构的顶面、所述第二导电结构的顶面、以及所述衬底隔离层31的顶面。在一示例中，所述第一隔离层190的材料和所述第二隔离层230的材料相同，例如均为氮化物材料（例如氮化硅）。

为了进一步降低所述导电结构的内阻，在一些实施例中，所述第一导电结构包括与所述有源区21接触电连接的第一导电接触层、以及位于所述第一导电接触层顶面上的第一导电材料层，且所述第一导电接触层沿第三方向D3的长度小于所述第一导电材料层沿所述第三方向D3的长度，所述第三方向D3垂直于所述衬底20的顶面；

所述第二导电结构包括与所述第一导电接触层电连接的第二导电接触层、以及位于所述第二导电接触层顶面上的第二导电材料层，且所述第二导电接触层沿所述第三方向D3的长度小于所述第二导电材料层沿所述第三方向D3的长度。在一示例中，所述第一导电接触层的材料和所述第二导电接触层的材料均为包括掺杂离子的多晶硅，所述第一导电材料层的材料和所述第二导电材料层的材料为钨等金属材料。

在一些实施例中，所述导电结构为位线，多个所述导电结构沿第二方向D2间隔排布，所述第二方向D2平行于所述衬底20的顶面，且所述第一方向D1与所述第二方向D2相交；所述有源区21沿第四方向延伸，每个所述有源区21包括沿所述第四方向间隔排布的两个沟道区、以及位于两个所述沟道区之间的公共源极区，所述第四方向平行于所述衬底20的顶面，且所述第四方向与所述第一方向D1和所述第二方向D2均倾斜相交；

所述第一导电结构与所述公共源极区接触电连接，所述第二导电结构位于沿所述第一方向D1相邻的两个所述有源区21的所述公共源极区之间。

本具体实施方式一些实施例提供的半导体结构及其形成方法，通过形成包括第一开口和第二开口的第一掩膜层，并对所述第一掩膜层中的所述第一开口和所述第二开口进行填充，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构，即本具体实施方式一些实施例是通过填充工艺而非直接刻蚀工艺形成所述导电结构，一方面，简化了所述半导体结构的制程工艺，提高了所述半导体结构的制造效率；另一方面，通过直接填充工艺形成的所述导电结构具有平坦的侧壁形貌，且所述导电结构的厚度均匀性较好，从而改善了所述导电结构以及所述半导体结构的性能，提高了所述半导体结构的制造良率。

以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括如下步骤：

提供衬底，所述衬底内具有沿第一方向间隔排布的多个有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；

形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上，所述第一开口和所述第二开口沿所述第一方向交替排布，所述第一开口的底部暴露所述有源区，所述第二开口的底部暴露所述隔离区；

形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底内具有沿第二方向间隔排布的多个有源列，每个所述有源列中包括沿所述第一方向间隔排布的多个所述有源区，所述第二方向平行于所述衬底的顶面，且所述第一方向与所述第二方向相交；形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上的具体步骤包括：

采用至少一次双重图案刻蚀工艺形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，采用至少一次双重图案刻蚀工艺形成包括多个第一开口和多个第二开口的第一掩膜层于所述衬底的顶面上的具体步骤包括：

采用第一双重图案刻蚀工艺于所述衬底上形成第一刻蚀结构，所述第一刻蚀结构包括第一掩膜层、多个沿第三方向贯穿所述第一掩膜层的第一牺牲层，所述第一牺牲层沿所述第一方向延伸，且多个所述第一牺牲层沿所述第二方向间隔排布，所述第三方向垂直于所述衬底的顶面；

采用第二双重图案刻蚀工艺于所述第一刻蚀结构上方形成第二刻蚀结构，所述第二刻蚀结构包括第二掩膜层、以及多个沿所述第三方向贯穿所述第二掩膜层的第二牺牲层，所述第二牺牲层沿所述第二方向延伸，且多个所述第二牺牲层沿所述第一方向间隔排布；

沿所述第二牺牲层刻蚀所述第一牺牲层，于所述第一掩膜层中形成多个所述第一开口和多个所述第二开口。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，于所述衬底上形成第一刻蚀结构的具体步骤包括：

形成初始第一牺牲层于所述衬底上；

采用所述第一双重图案刻蚀工艺刻蚀所述初始第一牺牲层，形成多个沿所述第三方向贯穿所述初始第一牺牲层的第一沟槽，多个所述第一沟槽沿所述第一方向延伸且沿所述第二方向间隔排布，多个所述第一沟槽将所述初始第一牺牲层分隔为多个所述第一牺牲层；

形成填充满多个所述第一沟槽的所述第一掩膜层。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，于所述第一刻蚀结构上方形成第二刻蚀结构的具体步骤包括：

形成初始第二牺牲层于所述第一掩膜层上；

采用所述第二双重图案刻蚀工艺刻蚀所述初始第二牺牲层，形成多个沿所述第三方向贯穿所述初始第二牺牲层的第二沟槽，且多个所述第二沟槽沿所述第二方向延伸且沿所述第一方向间隔排布，多个所述第二沟槽将所述初始第二牺牲层分隔为多个所述第二牺牲层；

形成填充满多个所述第二沟槽的所述第二掩膜层。

6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述导电结构为位线；所述衬底内还包括多条沿所述第二方向延伸且沿所述第一方向间隔排布的字线；

所述第二牺牲层在所述衬底的顶面上的投影位于沿所述第一方向相邻的两条所述字线之间。

7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述有源区沿第四方向延伸，每个所述有源区包括沿所述第四方向间隔排布的两个沟道区、以及位于两个所述沟道区之间的公共源极区，沿所述第一方向相邻的两条所述字线分别与一个所述有源区中的两个所述沟道区交叠，所述第四方向平行于所述衬底的顶面，且所述第四方向与所述第一方向和所述第二方向均倾斜相交；

一个所述第一牺牲层与沿所述第一方向间隔排布的多个所述有源区中的所述公共源极区对准。

8.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述衬底上还包括覆盖所述衬底的顶面的衬底隔离层；于所述第一掩膜层中形成多个所述第一开口和多个所述第二开口的具体步骤包括：

刻蚀所述第二牺牲层，于所述第二刻蚀结构中形成刻蚀窗口；

沿所述刻蚀窗口向下刻蚀所述第一牺牲层，形成暴露所述衬底隔离层的初始第一开口和初始第二开口；

沿所述初始第一开口和所述初始第二开口刻蚀所述衬底隔离层，形成暴露所述有源区的所述第一开口、并形成暴露所述隔离区的所述第二开口。

9.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第二牺牲层沿所述第一方向的宽度大于或者等于所述第一牺牲层沿所述第二方向的宽度。

10.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构之前，还包括如下步骤：

形成连续覆盖所述第一开口的侧壁和所述第二开口的侧壁的第一隔离层。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成连续覆盖所述第一开口的侧壁和所述第二开口的侧壁的第一隔离层的具体步骤包括：

形成连续覆盖所述第一开口的侧壁和底壁、以及所述第二开口的侧壁和底壁的初始第一隔离层，且所述第一开口的底壁上的所述初始第一隔离层的厚度小于所述第二开口的底壁上的所述初始第一隔离层的厚度；

去除覆盖于所述第一开口的底壁上的全部所述初始第一隔离层、并同时去除覆盖于所述第二开口的底壁上的部分的所述初始第一隔离层，所述第一开口的侧壁上残留的所述初始第一隔离层、以及所述第二开口的侧壁和底壁上残留的所述初始第一隔离层共同作为所述第一隔离层。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成连续覆盖所述第一开口的侧壁和底壁、以及所述第二开口的侧壁和底壁的初始第一隔离层之前，还包括如下步骤：

沿所述第一开口向下刻蚀部分的所述有源区，延伸所述第一开口至所述有源区的内部。

13.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构的具体步骤包括：

形成连续填充沿所述第一方向交替排布的多个所述第一开口和所述第二开口、且覆盖所述第一隔离层的导电接触层；

形成连续填充沿所述第一方向交替排布的多个所述第一开口和所述第二开口、且覆盖所述第一隔离层和所述导电接触层的导电材料层，形成包括所述导电接触层和所述导电材料层的所述导电结构。

14.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成连续填满沿所述第一方向交替排布的多个所述第一开口和所述第二开口的导电结构之后，还包括如下步骤：

去除所述第一掩膜层；

形成覆盖所述导电结构的表面和所述衬底隔离层的表面的第二隔离层。

15.一种半导体结构，其特征在于，包括：

衬底，所述衬底内具有沿第一方向间隔排布的多个有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；

导电结构，位于所述衬底的顶面上，所述导电结构包括沿所述第一方向交替排布的第一导电结构和第二导电结构，所述第一导电结构与所述第二导电结构电连接，所述第一导电结构与所述有源区电连接，所述第二导电结构与所述隔离区连接，且所述有源区环绕与其电连接的所述第一导电结构的外周分布。

16.根据权利要求15所述的半导体结构，其特征在于，还包括：

衬底隔离层，位于所述衬底的顶面上，所述第一导电结构沿第三方向贯穿所述衬底隔离层且与所述有源区接触电连接，所述第二导电结构沿所述第三方向贯穿所述衬底隔离层且与所述隔离区连接，所述第三方向垂直于所述衬底的顶面。

17.根据权利要求16所述的半导体结构，其特征在于，还包括：

第一隔离层，所述第一隔离层连续覆盖一个所述导电结构中所述第一导电结构的侧壁、以及所述第二导电结构的侧壁和底壁。

18.根据权利要求17所述的半导体结构，其特征在于，还包括：

第二隔离层，所述第二隔离层连续覆盖所述第一隔离层的侧壁、所述第一导电结构的顶面、所述第二导电结构的顶面、以及所述衬底隔离层的顶面。

19.根据权利要求15所述的半导体结构，其特征在于，所述第一导电结构包括与所述有源区接触电连接的第一导电接触层、以及位于所述第一导电接触层顶面上的第一导电材料层，且所述第一导电接触层沿第三方向的长度小于所述第一导电材料层沿所述第三方向的长度，所述第三方向垂直于所述衬底的顶面；

所述第二导电结构包括与所述第一导电接触层电连接的第二导电接触层、以及位于所述第二导电接触层顶面上的第二导电材料层，且所述第二导电接触层沿所述第三方向的长度小于所述第二导电材料层沿所述第三方向的长度。

20.根据权利要求15所述的半导体结构，其特征在于，所述导电结构为位线，多个所述导电结构沿第二方向间隔排布，所述第二方向平行于所述衬底的顶面，且所述第一方向与所述第二方向相交；所述有源区沿第四方向延伸，每个所述有源区包括沿所述第四方向间隔排布的两个沟道区、以及位于两个所述沟道区之间的公共源极区，所述第四方向平行于所述衬底的顶面，且所述第四方向与所述第一方向和所述第二方向均倾斜相交；

所述第一导电结构与所述公共源极区接触电连接，所述第二导电结构位于沿所述第一方向相邻的两个所述有源区的所述公共源极区之间。