CN114188306A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN114188306A
CN114188306A CN202110472865.8A CN202110472865A CN114188306A CN 114188306 A CN114188306 A CN 114188306A CN 202110472865 A CN202110472865 A CN 202110472865A CN 114188306 A CN114188306 A CN 114188306A
Authority
CN
China
Prior art keywords
plug
bit line
pad
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110472865.8A
Other languages
English (en)
Inventor
朴海中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114188306A publication Critical patent/CN114188306A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及一种半导体器件和一种制造半导体器件的方法。所述半导体器件包括：半导体衬底，其包括有源区；多个导电结构，其形成在所述半导体衬底之上；隔离层，其填充所述导电结构之间的空间并具有暴露出所述导电结构之间的有源区的开口；焊盘，其形成在所述开口的底部并与所述有源区接触；插塞内衬，其保形地形成在所述开口的侧壁之上并暴露出焊盘；以及接触插塞，其形成在所述开口内部的焊盘之上。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2020年9月14日提交的申请号为10-2020-0117593的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
技术领域
本公开的各种实施例涉及一种半导体器件及其制造方法。更具体地，本公开的实施例涉及一种包括存储节点接触部的半导体器件以及用于制造该半导体器件的方法。
背景技术
随着半导体器件的集成度增加和半导体器件的尺寸缩小，接触插塞的尺寸减小。随着接触插塞的小型化，接触孔的高宽比增加。
然而，在用于形成具有高的高宽比的接触孔的刻蚀工艺期间，可能发生未对准和一些接触孔没有开口的问题。
由于高的高宽比导致的接触孔缺陷使半导体器件的电特性变差，并且使得制造接触插塞的工艺更加困难。
发明内容
本公开的实施例致力于具有优良电特性的半导体器件及其制造方法。
根据本公开的一个实施例，一种半导体器件包括：半导体衬底，其包括有源区；多个导电结构，其形成在所述半导体衬底之上；隔离层，其填充在所述导电结构之间的空间并具有暴露出所述导电结构之间的所述有源区的开口；焊盘，其形成在所述开口的底部中并且与所述有源区接触；插塞内衬，其保形地形成在所述开口的侧壁之上并且暴露出所述焊盘；以及接触插塞，其形成在所述开口内部的所述焊盘之上。
根据本公开的另一个实施例，一种半导体器件包括：半导体衬底，其包括有源区；多个位线结构，其形成在所述半导体衬底之上；隔离层，其填充在所述位线结构之间的空间，并具有暴露出在所述位线结构之间的有源区的开口；焊盘，其形成在所述开口的底部中并与所述有源区接触；第一间隔件，其保形地形成在所述开口的侧壁上并且暴露出所述焊盘；插塞内衬，其形成为覆盖所述第一间隔件的下部；第二间隔件，其形成在所述插塞内衬之上，以覆盖所述第一间隔件的上部；以及接触插塞，其形成在所述开口的内部的所述焊盘之上。
根据本公开的又一个实施例，一种用于制造半导体器件的方法包括：提供包括多个有源区的衬底；在所述衬底的上部之上形成多个位线结构；形成填充所述位线结构之间的空间并且具有暴露出所述位线结构之间的有源区的开口的隔离层；形成在所述开口的底部中的焊盘；形成在所述开口的侧壁之上并且暴露出所述焊盘的插塞内衬；以及形成填充在所述焊盘之上的所述开口的接触插塞。
根据本公开的又一个实施例，一种用于制造半导体器件的方法包括：在所述衬底的上部之上形成多个导电结构；形成隔离层，所述隔离层具有暴露出在所述导电结构之间的衬底的开口，同时填充在所述导电结构之间的空间；在所述开口的底部中形成焊盘；顺序地形成在所述开口的侧壁之上并暴露出所述焊盘的间隔件和插塞内衬；以及形成填充在所述焊盘之上的所述开口的接触插塞。
根据本公开的又一个实施例，一种用于制造半导体器件的方法包括：提供包括多个有源区的衬底；在所述衬底的上部之上形成多个位线结构；形成隔离层，所述间隔层具有暴露出在所述位线结构之间的所述有源区的开口，同时填充在所述位线结构之间的空间；在所述开口的底部中形成焊盘；形成在所述开口的侧壁之上并暴露出所述焊盘的第一间隔件；形成覆盖在所述第一间隔件的下部中的插塞内衬；形成填充在所述焊盘之上的所述开口的一部分的第一接触插塞；形成在所述插塞内衬之上并覆盖所述第一间隔件的上部的第二间隔件；以及形成填充在所述第一接触插塞之上的所述开口的其余部分的第二接触插塞。
在下面的描述中，将参考附图更详细地描述本发明的这些和其他优点。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的平面图。
图2A和图2B是示出根据本公开的一个实施例的半导体器件的示例的截面图。
图3A和图3B是示出根据本公开的一个实施例的半导体器件的另一示例的截面图。
图4A至图4U是通过呈现沿着图1的线A-A’截取的截面来示出制造半导体器件的方法的截面图。
图5A至图5U是通过呈现沿着图1的线B-B’截取的截面来示出制造半导体器件的方法的截面图。
具体实施方式
以下将参考附图更详细地描述本公开的各种实施例。然而，本发明可以以不同的形式实施，并且不应解释为限制于本文中阐述的实施例。确切地说，提供这些实施例以使得本公开将是详尽的和完整的，并且将向本领域技术人员充分地传达本发明的范围。在整个本公开中，贯穿本公开的各个附图和实施例，相似的附图标记指代相似的部分。
附图不一定按比例绘制，并且在某些情况下，可能会放大比例以清楚地示出实施例的各种特征。当第一层称为在第二层“上”或在衬底“上”时，它不仅可以指第一层直接形成在第二层或衬底上的情况，还可以指第三层存在于第一层与第二层或衬底之间的情况。
在下文中，在本公开的实施例中，高的高宽比图案可以包括开口、接触孔、沟槽以及源极/漏极凹部。对于高的高宽比，高度与宽度之比可以大于大约1:1。高的高宽比图案可以填充有接触插塞。高的高宽比图案的下部可以填充有焊盘。即，可以在焊盘之上形成接触插塞。该焊盘也可以被称为接触焊盘或着落焊盘。
可以通过自下而上的生长工艺利用外延层来填充焊盘。自下而上的生长工艺可以包括选择性外延生长(SEG，Selective Epitaxial Growth)过程。
图1是示出根据本公开的一个实施例的半导体器件的平面图。图2A和图2B是示出根据本公开的一个实施例的半导体器件的示例的截面图。
参见图1、图2A和图2B，半导体器件可以包括多个存储器单元。每个存储器单元可以包括单元晶体管，该单元晶体管包括掩埋字线107、位线112和存储元件121。
隔离层102和有源区103可以形成在衬底101中。多个有源区103可以通过隔离层102来限定。衬底101可以由含硅的材料形成。衬底101可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂的硅、其组合或其多个层。衬底101还可以包括其他半导体材料，例如锗。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI，Silicon-On-Insulator)衬底。隔离层102可以例如通过浅沟槽隔离(STI，Shallow Trench Isolation)工艺形成。
可以在衬底101中形成在有源区103的短轴方向上延伸的线形掩埋栅结构BG。掩埋栅结构BG可以包括：形成在栅沟槽105的表面上的栅电介质层106、形成在栅电介质层106之上以填充栅沟槽105的栅电极107、以及栅覆盖层108。
具体地，可以在衬底101中形成在有源区103的短轴方向上延伸的线形栅沟槽105。栅沟槽105可以在由形成在衬底101的表面上的硬掩膜层104所限定的区域中形成为预定深度。栅沟槽105的下表面可以位于比隔离层102的下表面更高的水平处。例如，栅沟槽105可以具有比隔离层102更浅的深度。栅沟槽105的底部可以是平坦的。根据本公开的另一个实施例(未示出)，栅沟槽105的底部可以具有曲率。根据本公开的另一个实施例，可以将栅沟槽105延伸的方向的隔离层102刻蚀到预定深度，以在有源区103中形成鳍区Fin。
可以在栅沟槽105的表面上形成栅电介质层106。可以在栅电介质层106之上形成填充栅沟槽105的一部分的栅电极107。可以在栅电极107之上形成填充栅沟槽105的其余部分的栅覆盖层108。栅覆盖层108的上表面可以位于与硬掩膜层104的上表面相同的水平处。栅电极107的上表面可以位于比衬底101的上表面更低的水平处。栅电极107可以由低电阻的金属材料形成，所述低电阻的金属材料包括例如顺序层叠的氮化钛和钨。根据本公开的另一个实施例，栅电极107可以仅由氮化钛形成。栅电极107可以称为掩埋字线。
第一杂质区109和第二杂质区110可以形成在衬底101中。第一杂质区109和第二杂质区110可以称为源极区/漏极区。第一杂质区109和第二杂质区110可以通过栅沟槽105彼此间隔开。栅电极107以及第一杂质区109和第二杂质区110也可以称为单元晶体管。单元晶体管可以通过栅电极107表现出改善的短沟道效应。
位线接触插塞111可以形成在衬底101的第一杂质区109之上。位线接触插塞111可以例如通过直接接触而耦接至第一杂质区109。位线接触插塞111可以位于位线接触孔中。位线接触孔可以暴露出第一杂质区109。位线接触插塞111的下表面可以低于衬底101的上表面。位线接触插塞111可以由例如多晶硅或金属材料形成。位线接触插塞111的一部分可以具有比位线接触孔的直径更小的线宽。因此，间隙G可以分别形成在位线接触插塞111的两侧上。间隙G可以独立地形成在位线接触插塞111的两侧上。结果，一个位线接触插塞111和一对间隙G可以位于位线接触孔中，并且一对间隙G可以通过位线接触插塞111隔离。间隙可以位于位线接触插塞111与接触插塞120之间。
可以形成位线结构BL，该位线结构BL包括：位线接触插塞111、形成在位线接触插塞111之上的位线112、以及形成在位线112之上的位线硬掩膜113。位线结构BL可以具有在与掩埋栅结构BG相交的方向上(即，在有源区103的长轴方向上)延伸的线形。位线112的一部分可以例如通过直接接触而耦接至位线接触插塞111。从线A-A’方向的角度来看，位线112和位线接触插塞111可以具有相同的线宽。因此，位线112可以在一个方向上延伸，同时覆盖位线接触插塞111。位线112可以包括金属材料。位线硬掩膜113可以由电介质材料形成或包括电介质材料。
位线间隔件114可以形成在位线结构BL的侧壁上。位线间隔件114的底部可以填充在位线接触插塞111的两侧上的间隙G。位线间隔件114可以由电介质材料形成，或包括电介质材料。位线间隔件114可以由例如氧化硅、氮化硅或其组合形成，或包括例如氧化硅、氮化硅或其组合。位线间隔件114可以包括NON(氮化物-氧化物-氮化物)结构。根据本公开的另一个实施例，位线间隔件114可以包括气隙。例如，它可以包括NAN(氮化物-气隙-氮化物)结构。
从平行于位线结构BL的方向的角度来看，插塞隔离层115可以形成在相邻的接触插塞120之间。插塞隔离层115可以形成在相邻的位线结构BL之间，并且可以限定彼此分开的岛型的矩形开口116。开口116可以是具有由位线结构BL和位线隔离层115限定的正方形开口。开口116的从上到下和从左到右的线宽可以由位线结构以及位线间隔件BL和114控制。
凹部116R可以形成在开口116的底部中。凹部116R可以延伸至衬底101中。凹部116R的下表面可以位于比衬底101的上表面更低的水平。凹部116R的下表面可以具有比位线接触插塞111的下表面更高的水平。
与第二源极区/漏极区110接触的焊盘117可以形成在凹部116R中。焊盘117可以填充凹部116R。焊盘117可以将接触插塞120和第二杂质区110彼此耦接。焊盘117可以例如通过选择性外延生长工艺形成。
可以例如通过自下而上的生长工艺来形成焊盘117。自下而上的生长工艺可以包括外延生长工艺。外延生长工艺可以包括选择性外延生长工艺。焊盘117可以包括含硅的外延层。例如，焊盘117可以包括硅外延层。焊盘117可以包括SEG Si。
焊盘117可以包括掺杂剂。因此，焊盘117可以是掺杂的外延层。掺杂剂可以包括N型掺杂剂。N型掺杂剂可以包括磷、砷、锑或其组合。焊盘117可以包括掺杂有通过选择性外延生长工艺形成的掺杂有磷的硅外延层，即，重掺杂的SEG SiP。这里，在低浓度SEG SiP和高浓度SEG SiP中，低浓度和高浓度中的每一个可以指磷的浓度。
根据本发明的另一个实施例，焊盘117可以包括掺杂有N型掺杂剂的SEG SiGe或掺杂有N型掺杂剂的SEG SiC。
焊盘117之间的凹部116R可以利用间隔件118进行间隙填充。即，可以在位线间隔件114的侧壁上形成间隔件118。间隔件118可以由电介质材料形成或包括电介质材料。间隔件118可以由例如氧化硅形成，或包括例如氧化硅。
插塞内衬119可以形成在间隔件118的侧壁上。插塞内衬119可以形成在焊盘117的上部上。插塞内衬119可以由例如多晶硅形成，或包括例如多晶硅。
接触插塞120可以形成在焊盘117的上部上。接触插塞120可以形成在相邻的位线结构BL之间。接触插塞120可以形成在开口116中。接触插塞120可以通过焊盘117耦接至第二杂质区110。接触插塞120可以是或包括导电材料。接触插塞120可以由例如多晶硅或金属材料形成，或包括例如多晶硅或金属材料。
根据本公开的实施例，插塞内衬119可以与接触插塞120一起用作接触插塞。插塞内衬119和接触插塞120可以称为“存储节点接触插塞”。例如，存储节点接触插塞的宽度可以增加与插塞内衬119的厚度一样多，从而确保与随后形成的存储元件121的重叠余量并且减小接触电阻。
存储元件121可以形成在接触插塞120之上。存储元件121可以包括包含存储节点的电容器。存储节点例如可以是或包括柱型存储节点。尽管未示出，但是可以在存储节点之上进一步形成电介质层和板式节点。在一个实施例中，存储节点可以具有圆柱形状。存储节点可以例如通过直接接触耦接至接触插塞120。
根据本公开的另一个实施例，在接触插塞120之上以各种方式实现的存储元件可以直接地或间接地耦接至接触插塞120。
图3A和图3B是示出根据本公开的一个实施例的半导体器件的另一示例的截面图。图3A和3B所示的半导体器件包括具有与图2A和2B不同的结构、包括存储节点接触插塞SNC的半导体器件。
参见图3A和图3B，半导体器件可以包括多个存储器单元。每个存储器单元可以包括单元晶体管，该单元晶体管包括：栅电极207、位线212和存储元件223。
栅电极207和位线212可以具有与图2A和图2B相同的结构。
可以限定由形成在相邻位线结构BL之间的插塞隔离层215隔离的岛型矩形开口216。每个开口216的垂直线宽度和横向线宽度可以由位线结构BL和位线间隔件214控制。
凹部216R可以形成在开口216的底部中。凹部216R可以延伸至衬底201中。凹部216R的下表面可以位于比衬底201的上表面更低的水平处。凹部216R的下表面可以位于比位线接触插塞211的下表面更高的水平处。
与第二源极区/漏极区域210接触的焊盘217可以形成在凹部216R中。焊盘217可以填充凹部216R。焊盘217可以将接触插塞SNC和第二杂质区210耦接。焊盘217可以例如通过选择性外延生长工艺形成。
例如，可以通过自下而上的生长工艺来形成焊盘217。自下而上的生长工艺可以包括外延生长工艺。外延生长工艺可以包括选择性外延生长工艺。焊盘217可以包括含硅的外延层。例如，焊盘217可以包括硅外延层。焊盘217可以包括SEG Si。
保留在焊盘217之间的凹部216R可以利用第一间隔件218进行间隙填充。第一间隔件218可以形成在位线间隔件214的侧壁上。第一间隔件218可以由电介质材料形成，或包括电介质材料。第一间隔件218可以由例如氧化硅形成，或包括例如氧化硅。
插塞内衬219可以形成在第一间隔件218的每个侧壁的一部分上。插塞内衬219可以形成在焊盘217的上部上。插塞内衬219可以由例如多晶硅形成，或包括例如多晶硅。
第一接触插塞220可以形成在焊盘217之上，以直接接触焊盘217的上部。第一接触插塞220可以形成在相邻的位线结构BL之间。第一接触插塞220可以经由焊盘217耦接至第二杂质区210。第一接触插塞220可以是或包括导电材料。第一接触插塞220可以由例如多晶硅或金属材料形成，或包括例如多晶硅或金属材料。第一接触插塞220的上表面可以位于与插塞内衬219的上表面相同的水平处。
根据本公开的一个实施例，插塞内衬219可以与第一接触插塞220一起用作接触插塞。
第二间隔件221可以形成在插塞内衬219之上。第二间隔件221可以形成在第一间隔件218的两个侧壁的每一个的一部分上。第二间隔件221可以由电介质材料形成，或包括电介质材料。第二间隔件221可以是或包括氮化硅。
第二接触插塞222可以形成在第一接触插塞220之上。第二接触插塞222可以与第一接触插塞220直接接触。第二接触插塞222可以包括与第一接触插塞220相同的材料。接触插塞结构SNC可以由第一接触插塞220和第二接触插塞222限定。此外，根据本公开的一个实施例，插塞内衬219可以包括在接触插塞结构SNC中。例如，接触插塞结构SNC的下接触部可以是插塞内衬219和第一接触插塞220，而上接触部可以是第二接触插塞222。在这种情况下，下接触部可以具有比上接触部更宽的宽度。
根据本公开的另一个实施例，在第一接触插塞220与第二接触插塞222之间还可以包括欧姆接触层和界面掺杂层。
存储元件223可以形成在第二接触插塞222之上。存储元件223可以与第二接触插塞222直接接触。
图4A至图4U是通过呈现沿着图1的线A-A’截取的截面来示出用于制造半导体器件的方法的截面图。图5A至图5U是通过呈现沿着图1的线B-B’截取的截面来示出用于制造半导体器件的方法的截面图。
如图4A和图5A所示，隔离层12可以形成在衬底11中。隔离层12可以限定有源区13。有源区13可以包括多个有源区13。隔离层12可以例如通过浅沟槽隔离(STI，ShallowTrench Isolation)工艺形成。STI工艺可以包括刻蚀衬底11以形成隔离沟槽(未示出)。隔离沟槽可以填充有电介质材料，从而形成隔离层12。隔离层12可以由例如氧化硅、氮化硅或其组合形成，或包括例如氧化硅、氮化硅或其组合。化学气相沉积(CVD，Chemical VaporDeposition)工艺或其它沉积工艺可以用于利用电介质材料来填充隔离沟槽。可以另外地使用诸如化学机械抛光(CMP，Chemical Mechanical Polishing)工艺的平坦化工艺。
参见图4B和图5B，可以在衬底11中形成掩埋栅结构。掩埋栅结构可以称为掩埋字线结构。掩埋栅结构可以包括：栅沟槽15、覆盖栅沟槽15的下表面和侧壁的栅电介质层16、在栅电介质层16之上部分地填充栅沟槽15的栅极电极17、以及形成在栅电极17之上的栅覆盖层18。
形成掩埋栅结构的方法可以是如下方法。
首先，可以在衬底11中形成栅沟槽15。栅沟槽15可以具有与有源区13和隔离层12相交的线形。可以通过在衬底11之上形成掩膜图案(未示出)并且利用掩膜图案作为刻蚀掩膜执行刻蚀工艺来形成栅沟槽15。为了形成栅沟槽15，硬掩膜层14可以用作刻蚀阻挡层。硬掩膜层14可以由TEOS(正硅酸乙酯，Tetraethylorthosilicate)形成或包括TEOS。栅沟槽15可以形成为比隔离沟槽更浅。例如，栅沟槽15的下表面可以位于比隔离层12的下表面更高的水平处。栅沟槽15可以具有足够的深度以增加栅电极17的平均截面积。因此，可以减小栅电极17的电阻。栅沟槽15的底边缘可以是直的。根据本公开的另一个实施例(未示出)，栅沟槽15的底边缘可以具有曲率。通过使栅沟槽15的底边缘形成为具有曲率，可以最小化在栅沟槽15的底部处的不规则，从而可以更容易地填充栅电极17。
尽管未示出，但是在形成栅沟槽15之后，可以形成鳍区。可以通过使隔离层12的一部分凹陷来形成鳍区。
随后，可以在栅沟槽15的下表面和侧壁上形成栅电介质层16。在形成栅电介质层16之前，可以固化栅沟槽15的表面上的刻蚀破坏。例如，在固化工艺中，可以顺序地执行用于使栅沟槽15的表面固化的热氧化工艺和通过热氧化工艺去除形成在栅沟槽15的表面上的牺牲氧化物的工艺。
可以例如通过热氧化工艺来形成栅电介质层16。例如，可以通过将栅沟槽15的底部和侧壁氧化来形成栅电介质层16。
根据本公开的另一个实施例，可以例如通过诸如化学气相沉积(CVD，ChemicalVapor Deposition)工艺或原子层沉积(ALD，Atomic Layer Deposition)工艺的气相沉积方法来形成栅电介质层16。栅电介质层16可以包括例如高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以包括例如含铪材料。含铪材料可以包括：氧化铪、铪硅氧化物、铪硅氮氧化物或其组合。根据本公开的另一个实施例，高k材料可以包括例如氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝及其组合。对于高k材料，可以选择性地使用其它已知的高k材料。
根据本公开的另一个实施例，可以通过沉积内衬多晶硅层，然后彻底地氧化内衬多晶硅层来形成栅电介质层16。
根据本公开的又一个实施例，可以通过形成内衬氮化硅层然后彻底地氧化内衬氮化硅层来形成栅电介质层16。
随后，可以在栅电介质层16之上形成栅电极17。为了形成栅电极17，可以在形成导电层(未示出)以填充栅沟槽15之后执行凹陷工艺。可以将凹陷工艺作为回蚀工艺来执行，或者可以通过顺序地执行CMP工艺和回蚀工艺来执行凹陷工艺。栅电极17可以具有仅部分地填充栅沟槽15的凹部形状。例如，低栅电极17的上部的表面可以位于比有源区13的上部的表面更低的水平处。栅电极17可以包括例如金属、金属氮化物或其组合。例如，栅电极17可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有这样的结构：其中保形地形成氮化钛，然后利用钨部分地填充栅沟槽15。作为栅电极17，可以单独使用氮化钛，并且这可以称为具有“仅TiN”结构的栅电极17。
随后，可以在栅电极17之上形成栅覆盖层18。栅覆盖层18可以由电介质材料形成，或包括电介质材料。栅沟槽15在栅电极17之上的其余部分可以利用栅覆盖层18来填充。栅覆盖层18可以由例如氧化硅形成，或包括例如氧化硅。根据本公开的又一个实施例，栅覆盖层18可以具有NON(氮化物-氧化物-氮化物)结构。栅覆盖层18的上部的表面可以位于与硬掩膜层14的上部的表面相同的水平。为此，当形成栅覆盖层18时，可以通过将硬掩膜层14的上表面设置为刻蚀停止目标来执行化学机械抛光(CMP)工艺。
在如上所述形成掩埋栅结构之后，可以形成第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20可以例如通过诸如注入工艺的掺杂工艺来形成。第一杂质区19和第二杂质区20可以具有相同的深度。根据本公开的另一个实施例，第一杂质区19可以比第二杂质区20更深。第一杂质区19和第二杂质区20可以称为源极区/漏极区。第一杂质区19可以是与位线接触插塞耦接的区域。第二杂质区20可以是与存储节点接触插塞耦接的区域。
存储器单元的单元晶体管可以由栅电极17、第一杂质区19和第二杂质区20来形成。
参见图4C和图5C，可以形成第一接触孔21。可以通过使用接触掩膜(未示出)来刻蚀硬掩膜层14以形成第一接触孔21。当从平面图的角度看时，第一接触孔21可以具有圆形或椭圆形。衬底11的一部分可以被第一接触孔21暴露。第一接触孔21可以具有控制为预定线宽的直径。第一接触孔21可以具有暴露出有源区13的一部分的形状。例如，第一杂质区19可以通过第一接触孔21暴露。第一接触孔21的直径可以比有源区13的短轴更大的宽度。因此，在用于形成第一接触孔21的刻蚀工艺中，可以刻蚀第一杂质区19、隔离层12和栅覆盖层18的一部分。例如，可以将在第一接触孔21之下的栅覆盖层18、第一杂质区19和隔离层12凹陷至预定深度。因此，第一接触孔21的底部可以延伸至衬底11中。随着第一接触孔21的延伸，第一杂质区19的表面可以被凹陷，并且第一杂质区19的表面可以位于比有源区13的表面更低的水平处。第一接触孔21可以称为“位线接触孔”。
参见图4D和图5D，可以形成初级插塞22A。初级插塞22A可以例如通过选择性外延生长(SEG)工艺来形成。例如，初级插塞22A可以包括SEG SiP。例如，初级插塞22A可以通过选择性外延生长而形成为没有空隙。根据本公开的另一个实施例，可以通过沉积多晶硅并执行CMP工艺来形成初级插塞22A。初级插塞22A可以填充第一接触孔21。初级插塞22A的上部的表面可以位于与硬掩膜层14的上部的表面相同的水平处。
见图4E和图5E，可以层叠导电层23A和硬掩膜材料层24A。导电层23A和硬掩膜材料层24A可以顺序地层叠在初级插塞22A和硬掩膜层14之上。导电层23A可以包括含金属的材料。导电层23A可以包括金属、金属氮化物、金属硅化物或其组合。根据本公开的一个实施例，导电层23A可以包括钨(W)。根据本公开的另一个实施例，导电层23A可以包括氮化钛和钨(TiN/W)的叠层。氮化钛可以用作阻挡层。硬掩膜材料层24A可以由相对于导电层23A和初级插塞22A具有刻蚀选择性的电介质材料形成。硬掩膜材料层24A可以由例如氧化硅或氮化硅形成，或包括例如氧化硅或氮化硅。
可以在硬掩膜材料层24A之上形成位线掩膜层25。位线掩膜层25可以由相对于导电层23A和硬掩膜材料层24A具有刻蚀选择性的材料形成。位线掩膜层25可以包括光致抗蚀剂图案。位线掩膜层25可以例如通过诸如SPT(spacer patterning technology，间隔件图案化技术)或DPT(double patterning technology，双重图案化技术)的图案化方法形成。当从平面图的角度看时，位线掩膜层25可以具有在一个方向上延伸的线形。
如图4F和图5F所示，可以形成位线23和位线接触插塞22。可以利用单个刻蚀工艺同时形成位线23和位线接触插塞22。例如，可以通过利用位线掩膜层25的刻蚀工艺来形成位线23和位线接触插塞22(参见图4E)。
可以通过利用位线掩膜层25作为刻蚀阻挡层来刻蚀硬掩膜材料层24A(参见图4E)和导电层23A(参见图4E)。因此，可以形成包括位线23和位线硬掩膜层24的位线结构。可以通过刻蚀导电层23A来形成位线23。可以通过刻蚀硬掩膜材料层24A来形成位线硬掩膜层24。
随后，可以以与位线23相同的线宽来刻蚀初级插塞22A(参见图4E)。结果，可以形成位线接触插塞22。位线接触插塞22可以形成在第一杂质区19之上。位线接触插塞22可以将第一杂质区19和位线23彼此耦接。位线接触插塞22可以形成在第一接触孔21中。位线接触插塞22的线宽可以比第一接触孔21的直径更小。结果，可以在位线接触插塞22周围形成间隙G。
如上所述，通过形成位线接触插塞22，可以在第一接触孔21的内部形成间隙G。这是因为位线接触插塞22通过被刻蚀比第一接触孔21的直径更小来形成。间隙G可以不具有围绕位线接触插塞22的周围形状，而是可以独立地形成在位线接触插塞22的两个侧壁中的每一个上。因此，一个位线接触插塞22和一对间隙G可以位于第一接触孔21中，并且一对间隙G可以通过位线接触插塞22隔离。间隙G的下表面可以位于与第一杂质区19的凹陷的上表面相同的水平处。根据本公开的另一个实施例，间隙G的下表面可以延伸至隔离层12中。例如，间隙G的下表面可以位于比第一杂质区19的凹陷的上表面更低的水平处。
随后，可以去除位线掩膜层25(参见图4E)。
参见图4G和图5G，可以形成位线间隔件26。位线间隔件26可以位于位线接触插塞22和位线23的侧壁上。位线间隔件26可以具有平行于位线23的两个侧壁延伸的线形。
位线间隔件26的下端可以填充间隙G，同时覆盖位线接触插塞22的两个侧壁。为了形成位线间隔件26，可以沉积位线间隔件材料(未示出)并且可以执行回蚀工艺。
位线间隔件26可以由例如氧化硅、氮化硅或其组合形成，或包括例如氧化硅、氮化硅或其组合。位线间隔件26可以包括NON(氮化物-氧化物-氮化物)结构。根据本公开的另一个实施例，位线间隔件26可以包括气隙。例如，它可以包括NAN(氮化物-气隙-氮化物)结构。
参见图4H和图5H，可以形成牺牲层27。牺牲层27可以间隙填充位线结构BL之间的空间。牺牲层27可以由例如氧化硅形成，或包括例如氧化硅。牺牲层27可以包括例如旋涂电介质(SOD，Spin-On-Dielectric)材料。可以通过形成用于间隙填充位线结构之间的空间的电介质材料，然后执行平坦化工艺来形成牺牲层27。牺牲层27的上表面可以位于与位线结构的上表面相同的水平处。
参见图4I和图5I，可以在牺牲层27之上形成插塞隔离掩膜层28。插塞隔离掩膜层28可以由相对于位线硬掩膜层24和牺牲层27具有刻蚀选择性的材料形成。插塞隔离掩膜层28可以包括光致抗蚀剂。插塞隔离掩膜层28可以形成为线形。插塞隔离掩膜层28可以具有在与位线23相交的方向上延伸的线形。例如，插塞隔离掩膜层28可以具有在平行于栅电极17的方向上延伸的线形。插塞隔离掩膜层28可以形成为不与栅电极17重叠。例如，插塞隔离掩膜层28可以被图案化，以使得与栅电极17重叠的部分打开。
参见图4J和图5J，可以通过利用插塞隔离掩膜层28作为刻蚀阻挡层来刻蚀牺牲层27。结果，可以形成插塞隔离部分29。
参见图4K和图5K，可以去除插塞隔离掩膜层28(参见图4J)。
随后，可以在插塞隔离部分29中形成插塞隔离层30。为了形成插塞隔离层30，可以形成电介质材料以填充插塞隔离部分29，然后可以执行平坦化工艺。插塞隔离层30可以包括相对于牺牲层27具有刻蚀选择性的材料。例如，插塞隔离层30可以由氮化硅制成，或包括氮化硅。
参见图4L和图5L，可以去除其余的牺牲层27(参见图4K)。可以例如通过湿法刻蚀工艺来去除剩余的牺牲层27。可以例如通过浸出工艺来去除其余的牺牲层。可以在相对于插塞隔离层30和位线硬掩膜层24具有刻蚀选择性的条件下执行去除其余的牺牲层27的工艺。因此，可以仅去除其余的牺牲层27而不会损失其它结构。
当去除其余的牺牲层时，开口31可以由插塞隔离层30和位线结构BL来形成。开口31可以具有单独分离的岛的形状。开口31可以称为存储节点接触孔。
如上所述，可以通过顺序地沉积牺牲层27，形成插塞隔离部29，形成插塞隔离层30以及去除牺牲层27来形成开口31。一系列处理可以称为“大马士革工艺”，并且开口31可以通过大马士革工艺来形成。
从平面图的角度看，开口31可以具有矩形形状。开口31的尺寸可以由位线间隔件26和插塞隔离层30来确定。
参见图4M和图5M，可以刻蚀插塞隔离层30的一部分和位线间隔件26的一部分，以增加开口31的宽度。
随后，可以在开口31之下形成凹部31R。为了形成凹部31R，可以将硬掩膜层14、隔离层12和第二杂质区20刻蚀至预定深度。凹部31R可以延伸至衬底11中。凹部31R的下表面可以位于比位线接触插塞22的上部表面更低的水平处。凹部31R的下表面可以位于比位线接触插塞22的下表面更高的水平处。
参见图4N和图5N，可以形成焊盘32以填充凹部31R的一部分。焊盘32可以例如通过自下而上的生长工艺形成。焊盘32可以例如通过选择性外延生长(SEG)工艺形成。可以通过利用第二杂质区20作为种子来生长焊盘32。焊盘32可以包括含硅材料。焊盘32可以是外延层。焊盘32可以是例如含硅的外延层。焊盘32可以包括例如SEG Si、SEG SiGe或SEG SiC。根据本公开的另一个实施例，焊盘32可以包括例如掺杂有N型掺杂剂的SEG Si、掺杂有N型掺杂剂的SEG SiGe或掺杂有N型掺杂剂的SEG SiG。例如，焊盘32可以包括SEG SiP。可以通过利用硅源气体和附加气体来形成焊盘32。硅源气体可包括硅烷(SiH4)、二氯硅烷(SiH2Cl2，DCS)或它们的混合物。附加气体可以包括HCl。
焊盘32的上表面可以位于比位线接触插塞22的上表面更低的水平处。
如上所述，由于执行选择性外延生长以形成焊盘32，所以可以简化工艺。此外，凹部31R的内部可以填充有焊盘32，而没有空隙。
具体地，在该实施例中，插塞隔离层30可以形成为通过插塞隔离层30和位线结构限定单独分离的岛型的开口31以及通过在开口31的底部形成焊盘32形成插塞隔离层30，从而能够防止由存储节点的接触插塞之间的桥而引起的短路。即，由于焊盘32仅形成在岛型开口31的内部，所以可以执行外延生长，而与焊盘32的生长程度无关。因此，可以采用控制焊盘32的生长的详细条件，从而降低工艺难度。
根据本公开的一个实施例，在形成焊盘32之后，可以在氢气(H2)的环境中执行原位退火。硅迁移可能由于氢气环境中的原位退火而发生。
例如，焊盘32可以由SEG Si或SEG SiP形成。当焊盘32由SEG SiP形成时，可以提高与硅有源区的接触电阻。SEG SiP可以通过在SEG工艺期间使PH3气体共流来形成。
形成SEG SiP的焊盘32的方法可以如下。
可以通过利用含磷气体、含硅气体和含氯气体来形成SEG SiP。含氯气体可以包括HCl。含磷气体和含硅气体可以分别称为含磷前体和含硅前体。例如，含磷气体可以是或包括磷化氢(PH3)。此外，例如，含硅气体可以包括：硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯硅烷(SiH2Cl2：DCS)或它们的组合。在选择性外延生长(SEG)中，可能难以确保对电介质材料的选择性。因此，在该实施例中，可以通过混合二氯硅烷(DCS)和硅烷(SiH4)来执行外延生长以确保相对于电介质材料的选择性。因此，通过控制外延生长表面上的Cl功能团，随着吸附加速，生长速率可以增加。因此，用于确保通过HCl的选择性的窗口可能变大。当二氯硅烷(SiH2Cl2)和硅烷(SiH4)混合时，SEG SiP中磷的掺杂水平可能增加。
SEG SiP的形成可以包括原位掺杂工艺。例如，可以在沉积硅外延层的同时通过使磷化氢(PH3)共流来执行原位掺杂工艺。
如上所述，可以通过利用硅烷(SiH4)、二氯硅烷(DCS)、HCl和磷化氢(PH3)在大约550℃至650℃的低温下形成SEG SiP。
参见图4O和图5O，可以形成第一间隔件层33A。第一间隔件层33A可以覆盖焊盘32。第一间隔件层33A可以覆盖位线间隔件26。第一间隔件层33A可以填充形成有焊盘32的凹部31R的其余部分。第一间隔件层33A可以由例如氧化硅形成，或包括例如氧化硅。
参见图4P和图5P，可以在第一间隔件层33A之上形成内衬层34A。内衬层34A可以由例如多晶硅形成，或例如多晶硅。
参见图4Q和图5Q，可以刻蚀衬层34A和第一间隔件层33A以暴露出焊盘32。
因此，可以在位线间隔件26(即，位线间隔件26的侧壁)之上形成第一间隔件33和插塞内衬34。即，可以在位线23的侧壁上形成其中位线间隔件26、第一间隔件33和插塞内衬34层叠的间隔件结构。
具体地，在本实施例中，可以通过形成氧化物的第一间隔件33来减小位线的寄生电容。此外，通过形成硅的插塞内衬34，可以防止在随后的清洁工艺中破坏第一间隔件33。此外，由于插塞内衬34可以在随后的过程中与填充开口31的导电材料一起用作存储节点接触插塞，因此可以扩大存储节点接触插塞的宽度。
在刻蚀工艺完成之后，可以执行清洁工艺。这里，可以通过内衬层34A(参见图4P)来防止第一间隔件层33A(参见图4P)的破坏。
参见图4R和图5R，可以在焊盘32之上形成填充开口31的下部的第一插塞35。第一插塞35可以直接地接触焊盘32。第一插塞35可以是含硅材料或金属材料。第一插塞35可以由例如多晶硅形成，或包括例如多晶硅。为了形成第一插塞35，在沉积多晶硅以填充开口31之后，可以执行凹陷工艺。第一插塞35的上表面和位线23的上表面可以位于相同的水平处。在用于形成第一插塞35的凹陷工艺期间，插塞内衬34可以一起被凹陷，使得它可以仅保留在第一插塞35的侧壁上。例如，插塞内衬34可以具有在与第一插塞35相同水平处的上表面。插塞内衬34可以与第一插塞35一起用作接触插塞。
参见图4S和图5S，第二间隔件36可以形成在插塞内衬34之上，即，在第一间隔件33的侧壁上。第二间隔件36可以由氮化硅形成，或包括氮化硅。
参见图4T和图5T，可以在第一插塞35之上形成填充开口31的其余部分的第二插塞37。
第二插塞37可以是金属材料。第二插塞37可以由钨形成或包括钨。第二插塞37可以是具有比第一插塞35更低的电阻的材料。第二插塞37可以由钛、氮化钛、钨或其组合形成，或包括钛、氮化钛、钨或其组合。例如，第二插塞27可以是TiN/W，其中钨层叠在氮化钛之上。
根据本公开的另一个实施例，可以在第一插塞35与第二插塞37之间进一步形成欧姆接触层。欧姆接触层可以包括金属硅化物。欧姆接触层可以包括硅化钴、硅化钛或硅化镍。接触电阻可以通过欧姆接触层来降低。
根据本公开的另一个实施例，可以在第一插塞35与欧姆接触层之间进一步形成界面掺杂层。可以通过在第一插塞35的上部区域中掺杂杂质来形成界面掺杂层。界面掺杂层可以掺杂有磷。第一插塞35和界面掺杂层可以掺杂有相同的掺杂剂。第一插塞35和界面掺杂层可以具有不同的掺杂剂浓度。界面掺杂层的掺杂剂浓度可以比第一插塞35的掺杂剂浓度更大。可以通过界面掺杂层来降低接触电阻。
接触插塞SNC可以由第一插塞35和第二插塞37形成。接触插塞SNC可以称为“存储节点接触插塞”。当接触插塞SNC形成在焊盘32之上时，存储节点接触插塞之间的连接故障可以被最小化。
参见图4U和图5U，可以在第二插塞37之上形成包括电容器的存储元件38。
存储元件38可以包括电容器，该电容器包括存储节点。存储节点例如可以是或包括柱型。尽管未示出，但是可以在存储节点之上进一步形成电介质层和板式节点。在一个实施例中，存储节点可以具有圆柱形状。
根据本公开的一个实施例，可以通过将由选择性外延生长(SEG)工艺形成的焊盘施加到每个隔离的开口的底部来提高半导体器件的可靠性。
尽管已经参照上述具体的实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (29)

1.一种半导体器件，其包括：
半导体衬底，其包括有源区；
多个导电结构，其形成在所述半导体衬底之上；
隔离层，其填充所述导电结构之间的空间并具有暴露出所述导电结构之间的所述有源区的开口；
焊盘，其形成在所述开口的底部中并与所述有源区接触；
插塞内衬，其保形地形成在所述开口的侧壁之上并暴露出焊盘；以及
接触插塞，其形成在所述开口内部的所述焊盘之上。
2.根据权利要求1所述的半导体器件，其中，所述焊盘包括外延层。
3.根据权利要求1所述的半导体器件，还包括：
氧化物间隔件，其在所述开口的侧壁与所述插塞内衬之间。
4.根据权利要求1所述的半导体器件，其中，所述开口的底部位于比所述有源区的上表面更低的水平处。
5.根据权利要求1所述的半导体器件，其中，所述隔离层的上表面在与所述导电结构的上表面相同的水平处。
6.根据权利要求1所述的半导体器件，其中，所述插塞内衬包括多晶硅。
7.一种半导体器件，其包括：
半导体衬底，其包括有源区；
多个位线结构，其形成在所述半导体衬底之上；
隔离层，其填充所述位线结构之间的空间，并具有暴露出所述位线结构之间的所述有源区的开口；
焊盘，其形成在所述开口的底部中并与所述有源区接触；
第一间隔件，其保形地形成在所述开口的侧壁上并暴露出所述焊盘；
插塞内衬，其形成为覆盖所述第一间隔件的下部；
第二间隔件，其形成在所述插塞内衬之上，以覆盖所述第一间隔件的上部；以及
接触插塞，其形成在所述开口内部的所述焊盘之上。
8.根据权利要求7所述的半导体器件，其中，所述接触插塞包括：
第一插塞，其具有在与所述插塞内衬相同水平处的上表面；以及
第二插塞，其形成在所述第一插塞之上，并具有在与所述第二间隔件相同的水平处的上表面。
9.根据权利要求7所述的半导体器件，其中，所述焊盘包括外延层。
10.根据权利要求7所述的半导体器件，其中，所述第一间隔件包括氧化硅，并且所述第二间隔件包括氮化硅。
11.根据权利要求7所述的半导体器件，其中，所述插塞内衬包括多晶硅。
12.根据权利要求7所述的半导体器件，还包括：
字线，其掩埋在所述半导体衬底中；
第一源极区/漏极区和第二源极区/漏极区，其形成在所述字线两侧上的半导体衬底中；
位线接触插塞，其形成在所述第一源极区/漏极区之上；以及
位线，其在所述位线接触插塞之上，
其中，所述焊盘与所述第二源极区/漏极区耦接。
13.一种用于制造半导体器件的方法，其包括：
提供包括多个有源区的衬底；
在所述衬底的上部之上形成多个位线结构；
形成填充所述位线结构之间的空间并具有暴露出所述位线结构之间的所述有源区的开口的隔离层；
在所述开口的底部中形成焊盘；
形成在所述开口的侧壁之上并暴露出所述焊盘的插塞内衬；以及
形成填充所述焊盘之上的所述开口的接触插塞。
14.根据权利要求13所述的方法，其中，在所述开口的底部中形成焊盘时，
从所述有源区执行选择性外延生长。
15.根据权利要求13所述的方法，其中，所述焊盘包括含硅的外延层。
16.根据权利要求13所述的方法，其中，形成填充所述位线结构之间的空间并且具有暴露出所述位线结构之间的有源区的开口的隔离层包括：
形成填充所述位线结构之间的空间的电介质层；
形成在所述位线结构和所述电介质层之上与所述位线结构相交的线掩膜；
刻蚀暴露在所述线掩膜与所述位线结构之间的电介质层；
形成填充刻蚀的电介质层之间的空间的隔离层；
去除所述线掩膜；以及
去除所述隔离层之间的所述电介质层。
17.根据权利要求16所述的方法，其中，所述隔离层是相对于所述电介质层具有刻蚀选择性的电介质材料。
18.根据权利要求16所述的方法，其中，所述线掩膜相对于所述位线结构和所述电介质层具有刻蚀选择性。
19.根据权利要求13所述的方法，其中，所述插塞内衬包括多晶硅。
20.一种用于制造半导体器件的方法，其包括：
在衬底的上部之上形成多个导电结构；
形成隔离层，所述隔离层具有暴露出所述导电结构之间的所述衬底的开口、同时填充所述导电结构之间的空间；
在所述开口的底部中形成焊盘；
顺序地形成在所述开口的侧壁之上并暴露出所述焊盘的间隔件和插塞内衬；以及
形成填充所述焊盘之上的所述开口的接触插塞。
21.根据权利要求20所述的方法，其中，在所述开口的底部中形成焊盘时，
从有源区执行选择性外延生长工艺。
22.根据权利要求20所述的方法，其中，所述间隔件包括氧化硅。
23.根据权利要求20所述的方法，其中，所述插塞内衬包括多晶硅。
24.一种制造半导体器件的方法，其包括：
提供包括多个有源区的衬底；
在所述衬底的上部之上形成多个位线结构；
形成隔离层，所述隔离层具有暴露出所述位线结构之间的所述有源区的开口、同时填充所述位线结构之间的空间；
在所述开口的底部中形成焊盘；
形成在所述开口的侧壁之上并且暴露出所述焊盘的第一间隔件；
形成覆盖在所述第一间隔件的下部的插塞内衬；
形成填充所述焊盘之上的所述开口的一部分的第一接触插塞；
形成在所述插塞内衬之上并覆盖所述第一间隔件的上部的第二间隔件；以及
形成填充所述第一接触插塞之上的所述开口的其余部分的第二接触插塞。
25.根据权利要求24所述的方法，其中，所述第一间隔件包括氧化硅。
26.根据权利要求24所述的方法，其中，所述插塞内衬包括多晶硅。
27.根据权利要求24所述的方法，其中，所述第二间隔件包括氮化硅。
28.根据权利要求24所述的方法，其中，所述第一接触插塞和所述第二接触插塞包括：多晶硅、金属、金属氮化物或其组合。
29.根据权利要求24所述的方法，其中，在所述开口的底部中形成焊盘时，
从所述有源区执行选择性外延生长工艺。
CN202110472865.8A 2020-09-14 2021-04-29 半导体器件及其制造方法 Pending CN114188306A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0117593 2020-09-14
KR1020200117593A KR20220035618A (ko) 2020-09-14 2020-09-14 반도체 장치 및 그의 제조방법

Publications (1)

Publication Number Publication Date
CN114188306A true CN114188306A (zh) 2022-03-15

Family

ID=80539278

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110472865.8A Pending CN114188306A (zh) 2020-09-14 2021-04-29 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US11515389B2 (zh)
KR (1) KR20220035618A (zh)
CN (1) CN114188306A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116546814A (zh) * 2023-06-13 2023-08-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
CN117529103A (zh) * 2024-01-03 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其形成方法
WO2024077703A1 (zh) * 2022-10-14 2024-04-18 长鑫存储技术有限公司 半导体结构及其制作方法
WO2024146046A1 (zh) * 2023-01-04 2024-07-11 长鑫存储技术有限公司 半导体结构制备方法、半导体结构及存储器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469311B2 (en) * 2021-02-25 2022-10-11 Nanya Technology Corporation Method for forming semiconductor device with air gap between two conductive features
US11963346B2 (en) * 2021-03-31 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor structure and preparation method thereof
CN117529101B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723655B2 (en) * 2001-06-29 2004-04-20 Hynix Semiconductor Inc. Methods for fabricating a semiconductor device
TW517339B (en) * 2001-07-25 2003-01-11 Promos Technologies Inc Method of preventing short circuit between contact window and metal line
KR100455725B1 (ko) * 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
JP2010219139A (ja) * 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
KR102094476B1 (ko) 2013-08-27 2020-03-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102335266B1 (ko) 2017-06-01 2021-12-07 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024077703A1 (zh) * 2022-10-14 2024-04-18 长鑫存储技术有限公司 半导体结构及其制作方法
WO2024146046A1 (zh) * 2023-01-04 2024-07-11 长鑫存储技术有限公司 半导体结构制备方法、半导体结构及存储器
CN116546814A (zh) * 2023-06-13 2023-08-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
CN116546814B (zh) * 2023-06-13 2023-11-28 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
CN117529103A (zh) * 2024-01-03 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其形成方法
CN117529103B (zh) * 2024-01-03 2024-05-10 长鑫新桥存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20230059787A1 (en) 2023-02-23
KR20220035618A (ko) 2022-03-22
US20220085158A1 (en) 2022-03-17
US11515389B2 (en) 2022-11-29

Similar Documents

Publication Publication Date Title
US10790150B2 (en) Semiconductor device and method for fabricating the same
US11515389B2 (en) Semiconductor device and method for fabricating the same
US10978458B2 (en) Semiconductor device including ultra low-k spacer and method for fabricating the same
KR20190037845A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US7871887B2 (en) Semiconductor device with reduced resistance of bit lines and method for manufacturing the same
CN110797345A (zh) 垂直存储器件
US8222110B2 (en) Method for fabricating semiconductor device with vertical transistor having a second active pillar formed over a first active pillar
KR20180076424A (ko) 반도체장치 및 그 제조 방법
US20210320008A1 (en) Method for fabricating semiconductor device
CN115312521A (zh) 半导体器件以及用于制造其的方法
US20220406789A1 (en) Semiconductor device and method for fabricating the same
US20230380144A1 (en) Semiconductor device and method for fabricating the same
TWI832157B (zh) 積體電路裝置
US20230037646A1 (en) Semiconductor device with low k spacer and method for fabricating the same
CN115621195A (zh) 半导体器件及其制造方法
US11956945B2 (en) Semiconductor device and fabrication method of the same
US11895828B2 (en) Semiconductor memory device
US20240074165A1 (en) Semiconductor device and method for fabricating the same
KR20230074869A (ko) 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
CN116913874A (zh) 半导体器件
KR20090106158A (ko) 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination