CN116546814B - 半导体结构及其形成方法、存储器 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本公开是关于半导体技术领域，涉及一种半导体结构及其形成方法、存储器，形成方法包括：提供衬底，衬底包括浅沟槽隔离结构以及多个有源区，多个有源区组成多个沿第一方向间隔分布的有源组，有源组包括沿第二方向间隔分布的多个有源区，第二方向与第一方向相交；在第二方向上间隔分布的相邻两个有源区之间形成接触槽；在接触槽的内壁形成绝缘层；在绝缘层和有源区共同构成的结构的表面形成半导体层；在半导体层的表面形成导电层；对导电层和半导体层进行蚀刻，以形成位线结构，位线结构在衬底上的正投影贯穿沿第二方向间隔分布的多个有源区以及各有源区之间的浅沟槽隔离结构。本公开的形成方法可减小颈缩现象，提高产品良率。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法、存储器。
背景技术
存储器因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。例如，3D动态随机存取存储器（Dynamic Random Access Memory，DRAM）。位线是3D DRAM器件中的重要部件，然而，受制程工艺影响，易引发位线的结构缺陷，产品良率较低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本公开提供一种半导体结构及其形成方法、存储器，可减小颈缩现象，提高产品良率。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底包括阵列区，所述阵列区包括浅沟槽隔离结构以及由所述浅沟槽隔离结构分隔成的多个有源区，多个所述有源区组成多个沿第一方向间隔分布的有源组，所述有源组包括沿第二方向间隔分布的多个有源区，所述第二方向与所述第一方向相交；
在所述第二方向上间隔分布的相邻两个所述有源区之间形成接触槽；
在所述接触槽的内壁形成绝缘层；
在所述绝缘层和所述有源区共同构成的结构的表面形成半导体层；
在所述半导体层的表面形成导电层；
对所述导电层和所述半导体层进行蚀刻，以形成位线结构，所述位线结构在所述衬底上的正投影贯穿沿所述第二方向间隔分布的多个所述有源区以及各所述有源区之间的浅沟槽隔离结构。
在本公开的一种示例性实施例中，形成所述接触槽包括：
在所述衬底的表面形成第一掩膜层；
在所述第一掩膜层的表面形成第一光阻层；
对所述第一光阻层进行曝光并显影，以形成第一显影区，所述第一显影区在所述衬底上的正投影覆盖位于所述有源区之间的所述浅沟槽隔离结构以及在所述第二方向上位于所述浅沟槽隔离结构两侧的两个所述有源区的端部；
在所述第一显影区对所述衬底进行蚀刻，以形成所述接触槽。
在本公开的一种示例性实施例中，所述衬底还包括外围区，形成所述绝缘层，包括：
在所述阵列区的表面形成绝缘材料层；
在所述外围区和所述绝缘材料层的表面形成第二光阻层，位于所述绝缘材料层表面的所述第二光阻层的厚度小于位于所述外围区表面的所述第二光阻层的厚度；
对所述第二光阻层和所述绝缘材料层进行蚀刻，以去除位于所述接触槽以外的区域的所述绝缘材料层，并将剩余的所述绝缘材料层作为所述绝缘层；
在形成所述绝缘层之后去除所述第二光阻层。
在本公开的一种示例性实施例中，所述外围区包括依次邻接分布的第一掺杂区、沟道区及第二掺杂区，所述形成方法还包括：
在形成所述第二光阻层之前，在所述外围区的表面形成栅氧化层；
在去除所述第二光阻层之后，在所述阵列区和所述外围区同时形成所述半导体层；
蚀刻位于所述外围区上的所述导电层、所述半导体层及所述栅氧化层以形成栅极结构，所述栅极结构在所述衬底上的正投影位于所述沟道区。
在本公开的一种示例性实施例中，在所述阵列区和所述外围区同时形成所述半导体层，包括：
在所述绝缘层、所述有源区以及所述栅氧化层的表面形成半导体材料层；
对所述半导体材料层进行离子掺杂，以形成所述半导体层。
在本公开的一种示例性实施例中，所述位线结构的数量为多个，多个所述位线结构沿所述第一方向间隔分布，每个所述有源组上分别对应形成一个所述位线结构。
根据本公开的一个方面，提供一种半导体结构，包括：
衬底，包括阵列区，所述阵列区包括浅沟槽隔离结构以及由所述浅沟槽隔离结构分隔成的多个有源区，多个所述有源区组成多个沿第一方向间隔分布的有源组，所述有源组包括沿第二方向间隔分布的多个有源区，所述第二方向与所述第一方向相交；
接触槽，位于沿所述第二方向间隔分布的相邻两个所述有源区之间；
绝缘层，随形覆盖所述接触槽；
半导体层，覆盖所述绝缘层和所述有源区共同构成的结构的表面，所述半导体层在所述衬底上的正投影贯穿沿所述第二方向间隔分布的多个所述有源区以及各所述有源区之间的浅沟槽隔离结构；
导电层，位于所述半导体层的表面，所述半导体层与所述导电层组成位线结构。
在本公开的一种示例性实施例中，所述位线结构的数量为多个，多个所述位线结构沿所述第一方向间隔分布，每个所述有源组上分别对应形成一个所述位线结构。
在本公开的一种示例性实施例中，所述半导体结构还包括外围区，所述外围区包括依次邻接分布的第一掺杂区、沟道区及第二掺杂区，所述沟道区的顶部设有栅极结构。
根据本公开的一个方面，提供一种存储器，包括上述任意一项所述的半导体结构。
本公开的半导体结构及其形成方法、存储器，在绝缘层和有源区共同构成的结构的表面依次形成半导体层和导电层，再对导电层和半导体层同时进行蚀刻进而形成位线结构，制程工艺比较简单，且工艺难度较小；且在上述过程中，可一次性形成完整位线结构的半导体层，避免先在有源区中部沉积并刻蚀形成半导体层，后再沉积刻蚀再形成一次半导体层，克服了分两步刻蚀导致的负载效应和半导体层发生颈缩，以及两次沉积的半导体层之间产生界面氧化的问题，提高了位线结构轮廓的均匀性，有助于提高产品良率。此外，位线结构的半导体层可为两部分，其中一部分位于接触槽内，有助于降低半导体层的整体高度，进而减小位线结构的尺寸，有助于产品的集成化设计；同时，由于位线结构尺寸减小，其与有源区之间的距离减少，有助于提高信号传输速率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的示意图。
图2为本公开实施例中半导体结构的形成方法的流程图。
图3为本公开实施例中衬底的阵列区的俯视图。
图4为本公开实施例中沿图3中aa’方向剖开的剖面图。
图5为本公开实施例中外围区的剖面图。
图6为本公开实施例中完成步骤S120后的示意图。
图7为本公开实施例中完成步骤S230后的示意图。
图8为本公开实施例中完成步骤S130后的示意图。
图9为本公开实施例中完成步骤S310后的示意图。
图10为本公开实施例中完成步骤S320后的示意图。
图11为本公开实施例中完成步骤S330后的示意图。
图12为本公开实施例中完成步骤S140后的示意图。
图13为本公开实施例中完成步骤S520后的示意图。
图14为本公开实施例中完成步骤S150后的示意图。
图15为本公开实施例中完成步骤S160后的俯视图。
图16为本公开实施例中沿图15中aa’方向剖开的剖面图。
图17为本公开实施例中沿图15中bb’方向剖开的剖面图。
图18为本公开实施例中光阻材料层的示意图。
图19为本公开实施例中绝缘覆盖层、掩膜材料层以及绝缘材料的示意图。
图20为本公开实施例中完成步骤S630后的示意图。
图21为本公开实施例中完成步骤S640后沿图15中aa’方向剖开的剖面图。
图22为本公开一实施例中半导体结构的俯视图。
图23为本公开实施例中完成步骤S640后沿图22中bb’方向剖开的剖面图。
附图标记说明：
1001、第一部分；1002、第二部分；1003、位线接触结构；1004、半导体材料层；20、有源区；30、浅沟槽隔离结构；1、衬底；101、有源组；11、有源区；12、浅沟槽隔离结构；1201、接触槽；13、第一掺杂区；14、沟道区；15、第二掺杂区；2、绝缘层；210、绝缘材料层；3、半导体层；310、半导体材料层；4、导电层；41、氮化钛层；42、钨层；5、位线结构；51、接触结构；6、栅极结构；61、栅氧化层；7、绝缘覆盖层；8、掩膜材料层；9、字线结构；100、第一掩膜层；200、第一光阻层；201、第一显影区；300、第二光阻层；301、第一部分；302、第二部分；400、第二掩膜层；500、第三光阻层；501、第二显影区；600、光阻材料层；700、阻隔层；800、绝缘材料层；900、绝缘介质层；x、第一方向；y、第二方向；A、阵列区；B、外围区。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
位线结构是动态随机存取存储器（Dynamic Random Access Memory，DRAM）的主要部件，如图1所示，位线结构主要包括位于有源区20顶部并与有源区20通过位线接触结构1003连接的第一部分1001和位于有源区20之间的浅沟槽隔离结构30顶部的第二部分1002，第一部分1001、第二部分1002以及位线接触结构1003均包括半导体材料层1004，其中，第一部分1001的半导体材料层1004与位线接触结构1003中的半导体材料层1004相互接触连通，在制程过程中，需要分两次蚀刻工艺形成第一部分1001、第二部分1002以及位线接触结构1003中的半导体材料层1004，制程工艺较为复杂，且生产难度较高；与此同时，在第一次蚀刻过程中需要先蚀刻形成第二部分1002对应的半导体材料层1004，在此基础上，继续沉积半导体材料层1004，进而通过第二次蚀刻工艺形成位线结构和位线接触结构1003对应的半导体材料层1004。然而，在第二次蚀刻过程中，负载效应较为明显，且易出现颈缩现象，导致位线结构的轮廓发生改变，位线结构中不同区域的均匀性较差，产品良率较低。
基于此，本公开实施方式提供了一种半导体结构的形成方法，图2示出了本公开的半导体结构的形成方法的流程图，请参见图2所示，该形成方法包括步骤S110-步骤S160，其中：
步骤S110，提供衬底，所述衬底包括阵列区，所述阵列区包括浅沟槽隔离结构以及由所述浅沟槽隔离结构分隔成的多个有源区，多个所述有源区组成多个沿第一方向间隔分布的有源组，所述有源组包括沿第二方向间隔分布的多个有源区，所述第二方向与所述第一方向相交；
步骤S120，在所述第二方向上间隔分布的相邻两个所述有源区之间形成接触槽；
步骤S130，在所述接触槽的内壁形成绝缘层；
步骤S140，在所述绝缘层和所述有源区共同构成的结构的表面形成半导体层；
步骤S150，在所述半导体层的表面形成导电层；
步骤S160，对所述导电层和所述半导体层进行蚀刻，以形成位线结构，所述位线结构在所述衬底上的正投影贯穿沿所述第二方向间隔分布的多个所述有源区以及各所述有源区之间的浅沟槽隔离结构。
本公开的半导体结构的形成方法，在绝缘层和有源区共同构成的结构的表面依次形成半导体层（poly）和导电层(w)，再对导电层和半导体层同时进行蚀刻进而形成位线结构，制程工艺比较简单，且工艺难度较小；且在上述过程中，可一次性形成完整位线结构的半导体层，避免先在有源区中部沉积并刻蚀形成半导体层，后再沉积刻蚀再形成一次半导体层，克服了分两步刻蚀导致的负载效应和半导体层发生颈缩，以及两次沉积的半导体层之间产生界面氧化的问题，提高了位线结构轮廓的均匀性，有助于提高产品良率。此外，位线结构的半导体层可为两部分，其中一部分位于接触槽内，有助于降低半导体层的整体高度，进而减小位线结构的尺寸，有助于产品的集成化设计；同时，由于位线结构尺寸减小，其与有源区之间的距离减少，有助于提高信号传输速率。
下面对本公开的半导体结构的形成方法的各步骤及其具体细节进行详细说明：
如图2所示，在步骤S110中，提供衬底，所述衬底包括阵列区，所述阵列区包括浅沟槽隔离结构以及由所述浅沟槽隔离结构分隔成的多个有源区，多个所述有源区组成多个沿第一方向间隔分布的有源组，所述有源组包括沿第二方向间隔分布的多个有源区，所述第二方向与所述第一方向相交。
如图3及图4所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
在本公开的一些实施方式中，衬底1可为硅衬底，其内部形成有浅沟槽隔离结构12，浅沟槽隔离结构12可以通过在衬底1内形成沟槽后，再在沟槽内填充隔离材料层而形成。浅沟槽隔离结构12的材料可以包括氮化硅或氧化硅等，在此不做特殊限定。浅沟槽隔离结构12的截面形状可以根据实际需要进行设定。浅沟槽隔离结构12能在衬底1上分隔出多个有源区11。
请继续参见图3所示，多个有源区11可组成多个有源组101，多个有源组101可沿第一方向x间隔分布，每个有源组101均可包括多个沿第二方向y间隔分布的多个有源区11，第一方向x和第二方向y均可平行于衬底1，且第一方向x可与第二方向y相交，例如，第一方向x与第二方向y可相互垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向x和第二方向y的夹角有一定的偏差，只要第一方向x和第二方向y的角度偏差在预设范围内，均可认为第一方向x与第二方向y垂直。举例而言，预设范围可为10°，即：第一方向x和第二方向y的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向x和第二方向y垂直。有源区11可沿第三方向延伸，第三方向可与衬底1平行，并与第一方向x及第二方向y分别相交，且第三方向与第一方向x和第二方向y的夹角均小于。
在本公开的一些实施例中，如图5所示，衬底1还可包括外围区B，外围区B与阵列区A可邻接分布，外围区B可环绕于阵列区A的外周。举例而言，阵列区A可为圆形区域、矩形区域或不规则图形区域，当然，也可以是其他形状的区域，在此不做特殊限定。外围区B可为环形区域，并可环绕于阵列区A的外周，其可以是圆环区域、矩形环区域或其他形状的环形区域，在此不再一一列举。
阵列区A可用于形成电容阵列、晶体管阵列、连接晶体管以及电容的字线结构和位线结构，外围区B可用于形成外围晶体管。外围晶体管可通过控制字线及位线来实现晶体管及电容的存储及读取功能。
如图2所示，在步骤S120中，在所述第二方向y上间隔分布的相邻两个所述有源区11之间形成接触槽1201。
如图6所示，接触槽1201可以是由衬底1表面向内凹陷形成的槽状结构。举例而言，接触槽1201可以是由浅沟槽隔离结构12的表面向内凹陷形成的槽状结构，接触槽1201的底部低于在第二方向y上与其邻接的有源区11的表面。接触槽1201的数量可为多个，在第二方向y上，每相邻两个有源区11之间形成有一个接触槽1201，各接触槽1201与各有源区11沿第二方向y交替分布。可通过蚀刻工艺在沿图3中aa’截线的位置向下回刻蚀浅沟槽隔离结构12，以及位于浅沟槽隔离结构12两侧的两个有源区11端部，进而在第二方向y间隔分布的相邻两个有源区11之间形成接触槽1201。在不同的有源组101中，不同的有源组101之间也可形成有接触槽1201，接触槽1201的蚀刻位置可参考图3中C区域，需要说明的是，图3中的C区域只是示例性的示出了部分接触槽1201的位置，并非全部接触槽1201的位置。本公开实施例中，在两个有源区11端部之间形成接触槽1201，是预先形成了后续将要形成的电容接触结构（图中未示出）的接触孔，该接触槽1201使得有源区11表面高度不一致，进而使得后续在有源区11端部位置形成的电容接触结构和在有源区11上形成位线结构的高度不一致，有助于防止电容接触结构和位线结构之间发生漏电流。之后，在接触槽1201中位于浅沟槽隔离结构12上方的位置处形成接触结构，在还可在接触结构的侧壁形成绝缘阻隔层（图中未示出），可通过该接触结构和绝缘阻隔层防止分别连接两个有源区11的两个电容接触结构之间发生漏电流。例如，可通过干法蚀刻工艺或者湿法蚀刻工艺形成接触槽1201，在此不对形成接触槽1201的具体工艺方式做特殊限定。
在本公开的一种示例性实施例中，形成接触槽1201可包括步骤S210-步骤S240，其中：
步骤S210，在所述衬底1的表面形成第一掩膜层100。
如图7所示，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在衬底1的表面形成第一掩膜层100，当然，也可通过其他方式形成第一掩膜层100，在此不对第一掩膜层100的形成方式做特殊限定。第一掩膜层100可为单层膜层，也可以是多层膜层形成的复合膜层结构，在此不做特殊限定。举例而言，第一掩膜层100为多层膜层形成的复合膜层结构，例如，其可包括氧化硅、旋涂硬掩膜（Spin On Hardmasks，SOH）、氮氧化硅等。需要说明的是，当衬底1包括阵列区A和外围区B时，第一掩膜层100可同时覆盖阵列区A和外围区B的表面。
步骤S220，在所述第一掩膜层100的表面形成第一光阻层200。
可通过旋涂或其它方式在第一掩膜层100背离衬底1的表面形成第一光阻层200，第一光阻层200的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。需要说明的是，第一光阻层200在衬底1上的正投影与第一掩膜层100在衬底1上的正投影重合。
步骤S230，对所述第一光阻层200进行曝光并显影，以形成第一显影区201，所述第一显影区201在所述衬底1上的正投影覆盖位于所述有源区11之间的所述浅沟槽隔离结构12以及在所述第二方向y上位于所述浅沟槽隔离结构12两侧的两个所述有源区11的端部。
可采用掩膜版对第一光阻层200进行曝光，该掩膜版的图案可与接触槽1201所需的图案匹配。随后，可对曝光后的第一光阻层200进行显影，从而形成多个间隔分布的第一显影区201，各第一显影区201可分别露出第一掩膜层100的表面，第一显影区201在衬底1上的正投影可至少部分与沿第二方向y分布的相邻两个有源区11之间的浅沟槽隔离结构12重合，并可同时覆盖该浅沟槽隔离结构12两侧的两个有源区11中靠近该浅沟槽隔离结构12的端部。在本公开实施例中，完成步骤S230后的结构如图7所示。
步骤S240，在所述第一显影区201对所述衬底1进行蚀刻，以形成所述接触槽1201。
可通过非等向蚀刻工艺在各第一显影区201对第一掩膜层100进行蚀刻，蚀刻区域可露出衬底1，从而在第一掩膜层100上形成多个掩膜图案。需要说明的是，当第一掩膜层100为单层结构时，可采用一次蚀刻工艺形成掩膜图案，当第一掩膜层100为多层结构时，可对各膜层进行分层蚀刻，即：一次蚀刻工艺可蚀刻一层，可采用多次蚀刻工艺将第一掩膜层100刻透，以形成掩膜图案，在一实施方式中，掩膜图案的形状和尺寸可与各接触槽1201所需的图案和尺寸相同。
需要说明的是，在完成上述蚀刻工艺后，可通过清洗液清洗或通过灰化等工艺去除第一光阻层200，使经过蚀刻后的第一掩膜层100不再被光刻胶层覆盖。
可采用具有掩膜图案的第一掩膜层100为掩膜，进而对衬底1进行非等向蚀刻，以便形成多个接触槽1201。需要说明的是，在第二方向y上，每两个相邻的有源区11之间形成有一个接触槽1201。在形成接触槽1201后，可去除第一掩膜层100，进而将具有接触槽1201的衬底1的表面暴露出来。在本公开实施例中，完成步骤S240后的结构如图6所示。
如图2所示，在步骤S130中，在所述接触槽1201的内壁形成绝缘层2。
如图8所示，绝缘层2可以是单层膜层，也可以是多层膜层构成的复合膜层结构，在此不做特殊限定。举例而言，绝缘层2可以包括第一绝缘层和第二绝缘层，其中，第一绝缘层可随形覆盖于接触槽1201的侧壁及底部，第二绝缘层位于第一绝缘层的表面。第二绝缘层和第一绝缘层位于接触槽1201的侧壁的部分的顶部均和与其相邻的有源区11的表面齐平。
在本公开的一种示例性实施例中，形成绝缘层2可包括步骤S310-步骤S340，其中：
步骤S310，在所述阵列区A的表面形成绝缘材料层210。
绝缘材料层210可为单层膜层，也可为多层膜层，在此不做特殊限定。当最终所需的绝缘层2是单层膜层时，绝缘材料层210可为单层膜层；当最终所需的绝缘层2是多层膜层构成的复合膜层时，绝缘材料层210可为多层膜层。例如，绝缘材料层210可包括第一绝缘材料层和第二绝缘材料层，其中，第一绝缘材料层覆盖于阵列区A的表面以及接触槽1201的侧壁及底部，第二绝缘材料层覆盖于第一绝缘材料层的表面。
在本公开的一些实施例中，第一绝缘材料层的材料可为氧化硅，第二绝缘材料层的材料可为氮化硅，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在具有接触槽1201的阵列区A的表面依次形成第一绝缘材料层和第二绝缘材料层，当然，也可通过其他方式形成第一绝缘材料层和第二绝缘材料层，在此不对第一绝缘材料层和第二绝缘材料层的形成方式做特殊限定。需要说明的是，在形成绝缘材料层210的过程中，为了工艺方便，可在外围区B的表面同时形成绝缘材料层210，随后可去除位于外围区B的表面的绝缘材料层210，只保留位于阵列区A表面的绝缘材料层210。举例而言，在阵列区A和外围区B同时形成绝缘材料层210之后，可在阵列区A的表面形成光刻胶层（图中未示出），光刻胶层在衬底1上的正投影可与阵列区A的边界重合；可以光刻胶层为掩膜，通过蚀刻工艺去除外围区B的绝缘材料层210，在此过程中，阵列区A内的绝缘材料层210因受光刻胶层的保护而保留下来。在去除覆盖于外围区B的表面的绝缘材料层210之后可去除光刻胶层，进而将覆盖在阵列区A表面的绝缘材料层210暴露出来。在本公开实施例中，完成步骤S310后的结构如图9所示。
步骤S320，在所述外围区B和所述绝缘材料层210的表面形成第二光阻层300，位于所述绝缘材料层210表面的所述第二光阻层300的厚度小于位于所述外围区B表面的所述第二光阻层300的厚度。
第二光阻层300的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。第二光阻层300可包括位于阵列区A上的第一部分301和位于外围区B上的第二部分302，其中，在垂直于衬底1的方向上，第一部分301的表面低于第二部分302的表面，使得在垂直于衬底1的方向上第一部分301的表面和第二部分302的表面呈现高度差。在本公开实施例中，完成步骤S320后的结构如图10所示。
步骤S330，对所述第二光阻层300和所述绝缘材料层210进行蚀刻，以去除位于所述接触槽1201以外的区域的所述绝缘材料层210，并将剩余的所述绝缘材料层210作为所述绝缘层2。
在对第二光阻层300进行蚀刻的过程中，可利用第二光阻层300中的第一部分301和第二部分302在垂直于衬底1的方向上的高度差去除阵列区A中与有源区11正对的部分的第二光阻层300，以及覆盖于有源区11表面的绝缘材料层210，并在暴露出位于接触槽1201以外的区域的有源区11的表面后停止蚀刻，进而保留位于接触槽1201内的绝缘材料层210，并将接触槽1201内剩余的绝缘材料层210作为绝缘层2。在本公开实施例中，完成步骤S330后的结构如图11所示。
步骤S340，在形成所述绝缘层2之后去除所述第二光阻层300。
在形成绝缘层2之后可通过灰化或其他工艺去除剩余的第二光阻层300，进而将外围区B的表面以及形成的绝缘层2的表面暴露出来。在本公开实施例中，完成步骤S340后的结构如图8所示。
在本公开的一些实施例中，如图10所示，外围区B可包括依次邻接分布的第一掺杂区13、沟道区14以及第二掺杂区15，本公开的半导体结构的形成方法还可包括步骤S410-步骤S430，其中：
步骤S410，在形成所述第二光阻层300之前，在所述外围区B的表面形成栅氧化层61。
如图10所示，可在形成第二光阻层300之前，在第一掺杂区13、沟道区14以及第二掺杂区15的表面形成栅氧化层61。第二光阻层300的第二部分可覆盖栅氧化层61的表面。举例而言，栅氧化层61的材料可为氧化硅，可通过原位水氧工艺或其他方式在第一掺杂区13、沟道区14以及第二掺杂区15的表面形成栅氧化层61，进而使得形成的栅氧化层61为较为致密的薄膜。
如图2所示，在步骤S140中，在所述绝缘层2和所述有源区11共同构成的结构的表面形成半导体层3。
如图12所示，半导体层3可以是覆盖于绝缘层2和有源区11共同构成的结构的表面的薄膜或涂层，在此不对半导体层3的具体形式做特殊限定。在本公开的一些实施例中，半导体层3的材料可为多晶硅，其内部可包括掺杂离子，掺杂离子可为n型掺杂离子（例如，磷离子）或p型掺杂离子（例如，硼离子），可通过掺杂离子调节半导体层3的功函数，进而有助于降低后续形成的位线结构的开启电压。
在本公开的一种示例性实施例中，在步骤S420中，在去除所述第二光阻层300之后，在所述阵列区A和所述外围区B同时形成所述半导体层3。
半导体层3可同时覆盖外围区B的栅氧化层61的表面以及绝缘层2和有源区11的表面。可通过同一次形成工艺同时在外围区B和阵列区A形成半导体层3，其中，在阵列区A的半导体层3由两个部分组成，位于接触槽1201中的半导体层3称为第一半导体层，该第一半导体层也位于浅沟槽隔离结构12的上方，该第一半导体层作为位线结构的一部分，后续在其侧壁形成绝缘阻隔层之后可通过具有绝缘阻隔层的第一半导体层将相邻的电容接触结构电性隔离，位于接触槽1201外的半导体层3称为第二半导体层，该第二半导体层位于有源区11的上方，该第二半导体层作为位线的一部分，并接触下方的有源区11，本公开实施例可一次性形成完整位线结构的半导体层3，避免先在有源区11中部沉积并刻蚀形成半导体层3，后再沉积刻蚀再形成一次半导体层3，克服了分两步刻蚀形成半导体层3容易发生颈缩，以及两次沉积的半导体层3之间产生界面氧化的问题。在外围区B的半导体层3位于栅氧化层61的上方，该半导体层3作为外围栅极的一部分。本公开实施例避免分两次工艺形成位于阵列的半导体层3和位于外围区B的半导体层3，可简化工艺，提高生产效率。在本公开实施例中，完成步骤S140后的结构如图12所示。
在本公开的一种示例性实施例中，在阵列区A和外围区B同时形成半导体层3可包括步骤S510及步骤S520，其中：
步骤S510，在所述绝缘层2、所述有源区11以及所述栅氧化层61的表面形成半导体材料层310。
如图13所示，半导体材料层310的材料可为多晶硅，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在绝缘层2、有源区11以及栅氧化层61的表面形成半导体材料层310，当然，也可通过其他方式形成半导体材料层310，在此不对形成半导体材料层310的具体形成方式做特殊限定。
步骤S520，对所述半导体材料层310进行离子掺杂，以形成所述半导体层3。
可对半导体材料层310内掺杂p型掺杂材料，以形成p型半导体层3。该p型掺杂材料可以是元素周期表中位于第III主族的元素，举例而言，其可以是硼，当然，还可以是其他元素的材料，在此不再一一列举。或者，可对半导体材料层310内掺杂n型掺杂材料，以形成n型半导体层3。该n型掺杂材料可以是元素周期表中位于第V主族的元素，举例而言，其可以是磷，当然，还可以是其他元素的材料，在此不再一一列举。需要说明的是，离子掺杂的方向如图13中箭头所示。
如图2所示，在步骤S150中，在所述半导体层3的表面形成导电层4。
导电层4可为单层膜层，也可为多层膜层。可选的，导电层4可包括第一导电层和第二导电层，第一导电层位于第二导电层和半导体层3之间。举例而言，第一导电层的材料可为氮化钛，第二导电层的材料可为钨，可通过氮化钛阻挡钨向半导体层3内扩散，进而提高器件的稳定性。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在半导体层3的表面形成导电层4，当然，也可以通过其他方式形成导电层4，在此不对导电层4的形成方式做特殊限定。例如，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在半导体层3的表面形成第一导电层（即，氮化钛层41），随后，通过化学沉积、物理气相沉积或原子层沉积等方式在第一导电层的表面形成第二导电层（即，钨层42）。在本公开实施例中，完成步骤S150后的结构如图14所示。
如图2所示，在步骤S160中，对所述导电层4和所述半导体层3进行蚀刻，以形成位线结构5，所述位线结构5在所述衬底1上的正投影贯穿沿所述第二方向y间隔分布的多个所述有源区11以及各所述有源区11之间的浅沟槽隔离结构12。
位线结构5可呈条状，并可沿第二方向y延伸。位线结构5可位于有源组101之上，其在衬底1上的正投影可穿过多个沿第二方向y间隔分布的有源区11，以及其下方的相邻有源区11之间的浅沟槽隔离结构12。位线结构5中位于接触槽1201内的部分可作为接触结构51，且接触结构51两侧形成有绝缘层2，后续在有源区11上形成电容接触结构时，由于电容接触结构与位线结构5之间保留有绝缘层2，不易发生短路，有助于提高形成电容接触结构过程中的工艺窗口，进而降低工艺难度。在本公开实施例中，完成步骤S160后的结构如图15-图17所示。
在本公开的一些实施例中，请继续参见图17所示，当有源组101的数量为多个时，位线结构5也可为多个，多个位线结构5可沿第一方向x间隔分布，且每个有源组101上可分别一一对应的形成一个位线结构5。
在对阵列区A中的半导体层3和导电层4进行蚀刻之前，本公开的形成方法还可执行步骤S430：蚀刻位于所述外围区B上的所述导电层4、所述半导体层3及所述栅氧化层61以形成栅极结构6，所述栅极结构6在所述衬底1上的正投影位于所述沟道区14之内。
在蚀刻形成位线结构5之前，可在外围区B内形成栅极结构6。举例而言，如图18所示，可在位于外围区B和阵列区A的导电层4的表面形成绝缘覆盖层7，绝缘覆盖层7的材料可为氮化硅，还可在绝缘覆盖层7的表面形成掩膜材料层8，掩膜材料层8可为多层膜层，例如，其可包括旋涂硬掩膜（SOH）和氮氧化硅层等，其中，旋涂硬掩膜（SOH）位于绝缘覆盖层7和氮氧化硅层之间。在本公开实施例中，还可在掩膜材料层8的表面形成光阻材料层600，光阻材料层600可包括显影区601，显影区601在衬底1上的正投影与外围区B中位于沟道区14之外的区域重合。如图19所示，可在显影区601对掩膜材料层8、绝缘覆盖层7、导电层4、半导体层3以及栅氧化层61进行蚀刻，蚀刻后可去除光阻材料层600和掩膜材料层8，并将外围区B内剩余的栅氧化层61、半导体层3、导电层4以及绝缘覆盖层7作为栅极结构6，此外，阵列区A的导电层4的表面的绝缘覆盖层7也可保留下来。随后可在栅极结构6的侧壁形成阻隔层700，该阻隔层700可包括依次分布的氮化硅层701-氧化硅层702-氮化硅层703。在形成阻隔层之后，可在外围区B内填充绝缘材料800，并使绝缘材料800的表面与栅极结构6的表面齐平，以便为后续工艺提供平整的基准。
第一掺杂区13、沟道区14、第二掺杂区15以及栅极结构6可组成晶体管，其中，第一掺杂区13可作为晶体管的源极区，第二掺杂区15可作为晶体管的漏极区，或者，第一掺杂区13可作为晶体管的漏极区，第二掺杂区15可作为晶体管的源极区。在该晶体管中，由于栅氧化层61比较致密，可有助于提高晶体管的栅控能力，进而提高晶体管的控制性能。
在本公开的一种示例性实施例中，对导电层4和半导体层3进行蚀刻可包括步骤S610-步骤S640，其中：
步骤S610，在所述导电层4上形成第二掩膜层400。
如图20所示，可通过化学气相沉积、物理气相沉积或原子层沉积等方式在导电层4远离衬底1的一侧形成第二掩膜层400，当然，也可通过其他方式形成第二掩膜层400，在此不对第二掩膜层400的形成方式做特殊限定。第二掩膜层400可为单层膜层，也可以是多层膜层形成的复合膜层结构，在此不做特殊限定。举例而言，第二掩膜层400为多层膜层形成的复合膜层结构，例如，其可包括氮化硅层、碳化物层、旋涂硬掩膜（Spin On Hardmasks，SOH）、氮氧化硅等。需要说明的是，当衬底1包括阵列区A和外围区B，且外围区B内形成有绝缘覆盖层7和绝缘材料800，阵列区A内形成有绝缘覆盖层7时，第二掩膜层400可位于绝缘覆盖层7和绝缘材料800共同构成的结构的表面，具体而言，第二掩膜层400中的氮化硅层位于绝缘覆盖层7和绝缘材料800共同构成的结构的表面。
步骤S620，在所述第二掩膜层400的表面形成第三光阻层500。
可通过旋涂或其它方式在第二掩膜层400背离衬底1的表面形成第三光阻层500，第三光阻层500的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。需要说明的是，第三光阻层500在衬底1上的正投影与第二掩膜层400在衬底1上的正投影重合。
步骤S630，对所述第三光阻层500进行曝光并显影以形成第二显影区501。
可采用掩膜版对第三光阻层500进行曝光，该掩膜版的图案可与位线结构5所需的图案匹配。随后，可对曝光后的第三光阻层500进行显影，从而形成第二显影区501，第二显影区501在衬底1上的正投影位于阵列区A，第二显影区501可露出第二掩膜层400的表面。需要说明的是，显影后剩余的第三光阻层500在衬底1上的正投影贯穿沿第二方向y间隔分布的多个有源区11，以及各有源区11之间的浅沟槽隔离结构12。在本公开实施例中，完成步骤S630后的结构如图20所示。
步骤S640，在所述第二显影区501对所述第二掩膜层400、所述导电层4和所述半导体层3进行蚀刻以形成所述位线结构5。
可通过非等向蚀刻工艺在显影区对位于阵列区A的第二掩膜层400及绝缘覆盖层7进行蚀刻，进而形成位线结构5。蚀刻后可去除第三光阻层500和第二掩膜层400的至少部分膜层，在此过程中，可保留绝缘覆盖层7，还可保留第二掩膜层400中覆盖于绝缘覆盖层7表面的氮化硅层，保留的绝缘覆盖层7和氮化硅层可共同作为绝缘介质层900，该绝缘介质层900可覆盖于栅极结构6的顶部以及位线结构5的顶部，可避免栅极结构6和/或位线结构5与后续形成的其他结构发生耦合或短路。在本公开实施例中，完成步骤S640后沿图15中aa’方向剖开的结构如图21所示。
在本公开的一些实施例中，如图22所示，衬底1内还可形成有多个字线结构9，字线结构9可沿第一方向x延伸，多个字线结构9可沿第二方向间隔分布。在本公开实施例中，完成步骤S640后沿图22中bb’方向剖开的结构如图23所示。如图22及图23所示，图中D区域为位线结构5对应的接触结构51所在区域，具体而言，D区域中位于接触槽1201内的部分为接触结构51。
在本公开的一种示例性实施例中，在形成位线结构5的过程中，可通过干法蚀刻的方式对第二掩膜层400、导电层4和半导体层3进行蚀刻，且在干法蚀刻过程中，可根据第二掩膜层400、导电层4和半导体层3以及半导体层3下方的绝缘层2的具体材料特性设置蚀刻气体，进而保证在蚀刻过程中既能保证导电层4和半导体层3被有效蚀刻其所结构所需位置，又不会损伤接触槽1201侧壁的绝缘层2，进而将位于接触槽1201侧壁的绝缘层2保留下来。整个制程工艺比较简单，且工艺难度较小；且在上述过程中，如图23所示，在cc’方向上，由于一次性形成完整位线结构5的半导体层3，避免先在有源区11中部沉积并刻蚀位线接触结构，后再沉积刻蚀位线结构5，克服了分两步刻蚀导致的负载效应和颈缩，以及两次沉积产生的界面氧化的问题，提高了位线结构轮廓的均匀性，提高产品良率。在dd’方向上，位线结构5的半导体层3可为两部分，其中一部分位于接触槽内，有助于降低半导体层3的整体高度，进而减小位线结构5的尺寸，有助于产品的集成化设计；同时，由于位线结构5尺寸减小，其与有源区11之间的距离减少，有助于提高信号传输速率。
例如，当导电层4包括第一导电层和第二导电层，第一导电层位于第二导电层和半导体层3之间。第一导电层的材料为氮化钛，第二导电层的材料为钨（即，导电层4包括氮化钛层41和钨层42，氮化钛层41位于半导体层3和钨层42之间），半导体层3的材料为多晶硅，绝缘层2表面的材料为氮化硅时，干法蚀刻的蚀刻气体可为溴化氢。
需要说明的是，尽管在附图中以特定顺序描述了半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开实施例还提供了一种半导体结构，如图16及图17所示，该半导体结构可包括衬底1、绝缘层2、半导体层3和导电层4和接触槽1201，其中：
衬底1包括阵列区A，阵列区A包括浅沟槽隔离结构12以及由浅沟槽隔离结构12分隔成的多个有源区11，多个有源区11组成多个沿第一方向x间隔分布的有源组101，有源组101包括沿第二方向y间隔分布的多个有源区11，第二方向y与第一方向x相交；
接触槽1201位于沿第二方向y间隔分布的相邻两个有源区11之间；
绝缘层2随形覆盖接触槽1201；
半导体层3覆盖绝缘层2和有源区11共同构成的结构的表面，半导体层3在衬底1上的正投影贯穿沿第二方向y间隔分布的多个有源区11以及各有源区11之间的浅沟槽隔离结构12；
导电层4位于半导体层3的表面，半导体层3与导电层4组成位线结构5。
如图3及图4所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是半导体材料，例如，其材料可为硅，但是不限于硅或其他半导体材料，在此不对衬底1的形状及材料做特殊限定。
在本公开的一些实施方式中，衬底1可为硅衬底，其内部形成有浅沟槽隔离结构12，浅沟槽隔离结构12可以通过在衬底1内形成沟槽后，再在沟槽内填充隔离材料层而形成。浅沟槽隔离结构12的材料可以包括氮化硅或氧化硅等，在此不做特殊限定。浅沟槽隔离结构12的截面形状可以根据实际需要进行设定。浅沟槽隔离结构12能在衬底1上分隔出多个有源区11。
请继续参见图3所示，多个有源区11可组成多个有源组101，多个有源组101可沿第一方向x间隔分布，每个有源组101均可包括多个沿第二方向y间隔分布的多个有源区11，第一方向x和第二方向y均可平行于衬底1，且第一方向x可与第二方向y相交，例如，第一方向x与第二方向y可相互垂直。需要说明的是，垂直可以是绝对垂直，也可以是大致垂直，在制造过程中难免会有偏差，在本公开中，可能由于制作工艺限制引起角度的偏差，使得第一方向x和第二方向y的夹角有一定的偏差，只要第一方向x和第二方向y的角度偏差在预设范围内，均可认为第一方向x与第二方向y垂直。举例而言，预设范围可为10°，即：第一方向x和第二方向y的夹角在大于或等于80°，小于或等于100°的范围内时均可认为第一方向x和第二方向y垂直。有源区11可沿第三方向延伸，第三方向可与衬底1平行，并与第一方向x及第二方向y分别相交，且第三方向与第一方向x和第二方向y的夹角均小于。
在本公开的一些实施例中，如图5所示，衬底1还可包括外围区B，外围区B与阵列区A可邻接分布，外围区B可环绕于阵列区A的外周。举例而言，阵列区A可为圆形区域、矩形区域或不规则图形区域，当然，也可以是其他形状的区域，在此不做特殊限定。外围区B可为环形区域，并可环绕于阵列区A的外周，其可以是圆环区域、矩形环区域或其他形状的环形区域，在此不再一一列举。
阵列区A可用于形成电容阵列、晶体管阵列、连接晶体管以及电容的字线结构和位线结构5，外围区B可用于形成外围晶体管。外围晶体管可通过控制字线及位线来实现晶体管及电容的存储及读取功能。在一些实施例中，外围区B可包括依次邻接分布的第一掺杂区13、沟道区14以及第二掺杂区15，沟道区14的表面设有栅极结构6，第一掺杂区13、沟道区14、第二掺杂区15以及栅极结构6可组成外围晶体管，其中，第一掺杂区13可作为外围晶体管的源极区，第二掺杂区15可作为外围晶体管的漏极区，或者，第一掺杂区13可作为外围晶体管的漏极区，第二掺杂区15可作为外围晶体管的源极区。
在本公开的一些实施例中，位于同一有源组101中的有源区11之间的浅沟槽隔离结构12的顶部低于有源区11的表面。举例而言，可对在第二方向y上位于有源区11之间的浅沟槽隔离结构12进行回蚀刻，以形成接触槽1201，如图6所示，接触槽1201可以是由衬底1表面向内凹陷形成的槽状结构。举例而言，接触槽1201可以是由浅沟槽隔离结构12的表面向内凹陷形成的槽状结构，接触槽1201的底部低于在第二方向y上与其邻接的有源区11的表面。接触槽1201的数量可为多个，在第二方向y上，每相邻两个有源区11之间形成有一个接触槽1201，各接触槽1201与各有源区11沿第二方向y交替分布。在本公开的一些实施例中，可通过蚀刻工艺在沿图3中aa’截线的位置向下回刻蚀浅沟槽隔离结构12，以及位于浅沟槽隔离结构12两侧的两个有源区11端部，进而在第二方向y间隔分布的相邻两个有源区11之间形成接触槽1201。在不同的有源组101中，不同的有源组101之间也可形成有接触槽1201，接触槽1201的蚀刻位置可参考图3中C区域，需要说明的是，图3中的C区域只是示例性的示出了部分接触槽1201的位置，并非全部接触槽1201的位置。本公开实施例中，在两个有源区11端部之间形成接触槽1201，是预先形成了后续将要形成的电容接触结构（图中未示出）的接触孔，该接触槽1201使得有源区11表面高度不一致，进而使得后续在有源区11端部位置形成的电容接触结构和在有源区11上形成位线结构的高度不一致，有助于防止电容接触结构和位线结构之间发生漏电流。之后，在接触槽1201中位于浅沟槽隔离结构12上方的位置处形成接触结构51，在还可在接触结构51的侧壁形成绝缘阻隔层（图中未示出），可通过该接触结构51和绝缘阻隔层防止分别连接两个有源区11的两个电容接触结构之间发生漏电流。例如，可通过干法蚀刻工艺或者湿法蚀刻工艺形成接触槽1201，在此不对形成接触槽1201的具体工艺方式做特殊限定。
如图8所示，绝缘层2可以是单层膜层，也可以是多层膜层构成的复合膜层结构，在此不做特殊限定。举例而言，绝缘层2可以包括第一绝缘层和第二绝缘层，其中，第一绝缘层可随形覆盖于接触槽1201的侧壁及底部，第二绝缘层位于第一绝缘层的表面。第二绝缘层和第一绝缘层位于接触槽1201的侧壁的部分的顶部均和与其相邻的有源区11的表面齐平。在本公开的一些实施例中，第一绝缘层的材料可为氧化硅，第二绝缘层的材料可为氮化硅。
半导体层3可覆盖绝缘层2和有源区11共同构成的结构的表面，且其在衬底1上的正投影贯穿沿第二方向y间隔分布的多个有源区11以及各有源区11之间的浅沟槽隔离结构12，半导体层3可以是覆盖于绝缘层2和有源区11共同构成的结构的表面的薄膜或涂层，在此不对半导体层3的具体形式做特殊限定。在本公开的一些实施例中，半导体层3的材料可为多晶硅，其内部可包括掺杂离子，掺杂离子可为n型掺杂离子（例如，磷离子）或p型掺杂离子（例如，硼离子），可通过掺杂离子调节半导体层3的功函数，进而有助于降低后续形成的位线结构5的开启电压。
导电层4可位于半导体层3的表面，其可包括氮化钛层41和钨层42，其中，氮化钛层41位于半导体层3和钨层42之间，可通过氮化钛阻止钨向半导体层3中扩散，有助于提高结构稳定性及器件良率。
半导体层3和导电层4共同构成位线结构5，位线结构5可呈条状，并可沿第二方向y延伸。位线结构5可位于有源组101之上，其在衬底1上的正投影可穿过多个沿第二方向y间隔分布的有源区11，以及其下方的相邻有源区11之间的浅沟槽隔离结构12。位线结构5中位于接触槽1201内的部分可作为接触结构51，由于接触结构51两侧形成有绝缘层2，后续在有源区11上形成电容接触结构时，由于电容接触结构与位线结构5之间保留有绝缘层2，不易发生短路，有助于提高形成电容接触结构过程中的工艺窗口，进而降低工艺难度。
在本公开的一些实施例中，当有源组101的数量为多个时，位线结构5也可为多个，多个位线结构5可沿第一方向x间隔分布，且每个有源组101上可分别一一对应的形成一个位线结构5。
本公开还提供了一种存储器，该存储器可包括上述任一实施方式中的半导体结构，其具体细节、形成工艺以及有益效果已经在对应的半导体结构及半导体结构的形成方法中进行了详细说明，此处不再赘述。
举例而言，该存储器可以是动态随机存取存储器（Dynamic Random AccessMemory，DRAM）、静态随机存取存储器（static random access memory，SRAM）等。当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区，所述阵列区包括浅沟槽隔离结构以及由所述浅沟槽隔离结构分隔成的多个有源区，多个所述有源区组成多个沿第一方向间隔分布的有源组，所述有源组包括沿第二方向间隔分布的多个有源区，所述第二方向与所述第一方向相交；
在所述第二方向上间隔分布的相邻两个所述有源区之间形成接触槽；
在所述接触槽的内壁形成绝缘层，所述绝缘层完全覆盖所述接触槽的整个内壁；
在所述绝缘层和所述有源区共同构成的结构的表面形成半导体层；
在所述半导体层的表面形成导电层；
对所述导电层和所述半导体层进行蚀刻，以形成位线结构，所述位线结构在所述衬底上的正投影贯穿沿所述第二方向间隔分布的多个所述有源区以及各所述有源区之间的浅沟槽隔离结构。
2.根据权利要求1所述的形成方法，其特征在于，形成所述接触槽包括：
在所述衬底的表面形成第一掩膜层；
在所述第一掩膜层的表面形成第一光阻层；
对所述第一光阻层进行曝光并显影，以形成第一显影区，所述第一显影区在所述衬底上的正投影覆盖位于所述有源区之间的所述浅沟槽隔离结构以及在所述第二方向上位于所述浅沟槽隔离结构两侧的两个所述有源区的端部；
在所述第一显影区对所述衬底进行蚀刻，以形成所述接触槽。
3.根据权利要求1所述的形成方法，其特征在于，所述衬底还包括外围区，形成所述绝缘层，包括：
在所述阵列区的表面形成绝缘材料层；
在所述外围区和所述绝缘材料层的表面形成第二光阻层，位于所述绝缘材料层表面的所述第二光阻层的厚度小于位于所述外围区表面的所述第二光阻层的厚度；
对所述第二光阻层和所述绝缘材料层进行蚀刻，以去除位于所述接触槽以外的区域的所述绝缘材料层，并将剩余的所述绝缘材料层作为所述绝缘层；
在形成所述绝缘层之后去除所述第二光阻层。
4.根据权利要求3所述的形成方法，其特征在于，所述外围区包括依次邻接分布的第一掺杂区、沟道区及第二掺杂区，所述形成方法还包括：
在形成所述第二光阻层之前，在所述外围区的表面形成栅氧化层；
在去除所述第二光阻层之后，在所述阵列区和所述外围区同时形成所述半导体层；
蚀刻位于所述外围区上的所述导电层、所述半导体层及所述栅氧化层以形成栅极结构，所述栅极结构在所述衬底上的正投影位于所述沟道区。
5.根据权利要求4所述的形成方法，其特征在于，在所述阵列区和所述外围区同时形成所述半导体层，包括：
在所述绝缘层、所述有源区以及所述栅氧化层的表面形成半导体材料层；
对所述半导体材料层进行离子掺杂，以形成所述半导体层。
6.根据权利要求1-5任一项所述的形成方法，其特征在于，所述位线结构的数量为多个，多个所述位线结构沿所述第一方向间隔分布，每个所述有源组上分别对应形成一个所述位线结构。
7.一种半导体结构，其特征在于，包括：
衬底，包括阵列区，所述阵列区包括浅沟槽隔离结构以及由所述浅沟槽隔离结构分隔成的多个有源区，多个所述有源区组成多个沿第一方向间隔分布的有源组，所述有源组包括沿第二方向间隔分布的多个有源区，所述第二方向与所述第一方向相交；
接触槽，位于沿所述第二方向间隔分布的相邻两个所述有源区之间；
绝缘层，随形覆盖所述接触槽，所述绝缘层完全覆盖所述接触槽的整个内壁；
半导体层，覆盖所述绝缘层和所述有源区共同构成的结构的表面，所述半导体层在所述衬底上的正投影贯穿沿所述第二方向间隔分布的多个所述有源区以及各所述有源区之间的浅沟槽隔离结构；
导电层，位于所述半导体层的表面，所述半导体层与所述导电层组成位线结构，所述半导体层和所述导电层经过同时蚀刻以形成所述位线结构。
8.根据权利要求7所述的半导体结构，其特征在于，所述位线结构的数量为多个，多个所述位线结构沿所述第一方向间隔分布，每个所述有源组上分别对应形成一个所述位线结构。
9.根据权利要求7或8所述的半导体结构，其特征在于，所述半导体结构还包括外围区，所述外围区包括依次邻接分布的第一掺杂区、沟道区及第二掺杂区，所述沟道区的顶部设有栅极结构。
10.一种存储器，其特征在于，包括权利要求7-9任一项所述的半导体结构。
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