CN115424983A - 半导体结构及其制备方法 - Google Patents

Abstract

本公开实施例提供一种半导体结构及其制备方法，涉及半导体技术领域。该半导体结构的制备方法包括提供具有阵列区和外围区的基底；形成覆盖基底的初始材料层；去除位于阵列区上的部分初始材料层，以在阵列区形成位线结构，并在相邻的位线结构之间形成存储节点接触结构；去除位于外围区上的初始材料层，以在外围区形成栅极结构。本公开通过先在阵列区上形成位线结构和存储节点接触结构，之后再在外围区上形成栅极结构。如此，可以避免形成位线结构和存储节点接触结构时多次热处理过程对栅极结构的损伤，提高了栅极结构的良率，进而提高了半导体结构的良率。

Description

半导体结构及其制备方法

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)，所形成的动态随机存储器通常包括阵列区和外围区，其中，阵列区用于设置多个存储单元和数据线(例如，位线结构和字线结构)。外围区内设置有逻辑电路，逻辑电路用于与阵列区内的数据线电性连接，以实现对数据信息的存储或者读取。

但是，在制备阵列区内的器件时，会对外围区的逻辑电路造成损伤，降低了半导体结构的良率。

发明内容

鉴于上述问题，本公开实施例提供一种半导体结构及其制备方法，用于提高半导体结构的良率。

本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：

提供具有阵列区和外围区的基底；

形成覆盖所述基底的初始材料层；

去除位于所述阵列区上的部分所述初始材料层，以在所述阵列区形成位线结构，并在相邻的所述位线结构之间形成存储节点接触结构；

去除位于所述外围区上的所述初始材料层，以在所述外围区形成栅极结构。

在一些实施例中，提供具有阵列区和外围区的基底，包括：在所述基底中形成间隔排列的多个有源区，在位于所述阵列区的所述有源区上方形成初始接触结构。

在一些实施例中，形成覆盖所述基底的初始材料层，包括：在所述基底上方沉积依次层叠设置的初始半导体层、初始导电层和初始绝缘层。

在一些实施例中，形成的所述初始绝缘层的厚度为40nm～60nm。

在一些实施例中，所述形成位线结构，包括：刻蚀位于所述阵列区的所述初始材料层和初始接触结构，形成间隔排列的多条位线和位线接触结构，每条所述位线通过所述位线接触结构连接所述有源区；其中，每条所述位线包括依次层叠设置的第一半导体层、第一导电层和第一绝缘层。

在一些实施例中，所述形成位线结构，还包括在每条所述位线的侧壁形成隔离层。

在一些实施例中，形成所述位线结构之后，进行第一热处理，所述第一热处理的条件为：在620℃～680℃条件下退火12h～18h。

在一些实施例中，所述形成存储节点接触结构，包括：在位于相邻的所述隔离层之间的区域中填充介质层，刻蚀所述介质层，形成阵列排布的多个通孔，每个所述通孔暴露所述有源区的表面，在所述通孔内填充半导体材料，形成所述存储节点接触结构。

在一些实施例中，所述形成栅极结构，包括：形成掩膜层，所述掩膜层覆盖位于所述阵列区和所述外围区的所述基底，图案化位于所述外围区的所述掩膜层，于外围区的所述有源区的上方形成栅极叠层，所述栅极叠层包括依次层叠设置的第二半导体层、第二导电层和第二绝缘层。

在一些实施例中，所述形成栅极结构，还包括：在所述栅极叠层的侧壁形成第一隔离结构，对所述有源区的第一掺杂区进行离子注入。

在一些实施例中，所述方法还包括：形成第二隔离结构，所述第二隔离结构覆盖所述第一隔离结构的侧壁，对所述有源区的第二掺杂区进行离子注入。

在一些实施例中，所述第二掺杂区的离子掺杂浓度大于所述第一掺杂区的离子掺杂浓度。

在一些实施例中，完成所述第二掺杂处理之后，进行第二热处理，所述第二热处理的条件为：在1250℃～1350℃条件下热处理0.4h～0.6h；再在320℃～380℃条件下退火8h～12h。

在一些实施例中，所述方法还包括：在所述外围区的所述基底上形成覆盖层，刻蚀所述覆盖层形成接触孔，所述接触孔暴露出所述第二掺杂区。

本公开实施例的第二方面提供一种半导体结构，半导体结构通过第一方面提供的半导体结构的制备方法制得。

本公开实施例所提供的半导体结构及其制备方法中，通过先在阵列区上形成位线结构和存储节点接触结构，之后再在外围区上形成栅极结构。如此，可以避免形成位线结构和存储节点接触结构时多次热处理过程对栅极结构的损伤，提高了栅极结构的良率，进而提高了半导体结构的良率。

除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的半导体结构的示意图；

图2为本公开实施例提供的半导体结构的制备方法的工艺流程图；

图3为本公开实施例提供的半导体结构的制备方法中形成初始接触结构的示意图；

图4为本公开实施例提供的半导体结构的制备方法中形成初始材料层的示意图；

图5为本公开实施例提供的半导体结构的制备方法中形成位线的示意图；

图6为本公开实施例提供的半导体结构的制备方法中形成位线结构的示意图；

图7为本公开实施例提供的半导体结构的制备方法中形成半导体材料的示意图；

图8为本公开实施例提供的半导体结构的制备方法中形成存储节点接触结构的示意图；

图9为本公开实施例提供的半导体结构的制备方法中形成材料层的示意图；

图10为本公开实施例提供的半导体结构的制备方法中形成掩膜层的示意图；

图11为本公开实施例提供的半导体结构的制备方法中形成栅极叠层的示意图；

图12为本公开实施例提供的半导体结构的制备方法中形成第一隔离结构的示意图；

图13为本公开实施例提供的半导体结构的制备方法中形成第一掺杂区的示意图；

图14为本公开实施例提供的半导体结构的制备方法中形成第二隔离结构；

图15为本公开实施例提供的半导体结构的制备方法中形成第二掺杂区的示意图；

图16为本公开实施例提供的半导体结构的制备方法中形成接触孔的示意图。

附图标记：

10：源极区；20：漏极区；

100：基底；110：有源区；111：沟道区；112：第一掺杂区；113：第二掺杂区；120：浅沟槽隔离结构；130：阵列区；140：外围区；

200：位线接触结构；210：初始接触结构；

300：初始材料层；310：初始半导体层；320：初始导电层；330：初始绝缘层；

400：位线结构；410：位线；411：第一半导体层；412：第一导电层；413：第一绝缘层；420：隔离层；421：第一隔离层；422：第二隔离层；423：第三隔离层；

500：介质层；510：通孔；520：填充区；

600：存储节点接触结构；610：半导体材料；

700：掩膜层；710：旋涂硬掩膜层；720：抗反射层；

800：栅极结构；810：栅极叠层；820：第一隔离结构；830：第二隔离结构；

900：覆盖层；910：接触孔。

具体实施方式

在制备位于阵列区内的器件时，通常会对外围区的晶体管造成损伤。经发明人研究发现，出现这种问题的原因在于，半导体结构的制备过程中的某些制程是共用的。例如，用于制备阵列区内的位线接触结构和位线的膜层与外围区内逻辑晶体管的栅极结构的膜层可以相同。且相关技术中制程通常为：先形成同时覆盖阵列区和外围区的初始材料层，之后，利用掩膜层遮挡住阵列区，刻蚀位于外围区上的初始材料层，以在外围区形成晶体管的栅极结构，之后，再对外围区内的有源区进行离子掺杂以形成源极区和漏极区；最后，再去刻蚀位于阵列区上的初始材料层，形成位线接触结构和位线。但是在形成位线接触结构和位线的过程中会经过多次热处理过程，且热处理过程会在外围区的晶体管的源漏区或者沟道区造成损伤，形成热效应干扰，例如，如图1所示，外围区的晶体管的源极区10和漏极区20中的掺杂离子发生热扩散，致使源极区10和漏极区20中的掺杂离子向基底中扩散，降低半导体结构的良率。

针对上述技术问题，本公开实施例提供了一种半导体结构及其制备方法，通过先在阵列区上形成位线结构和存储节点接触结构，之后再在外围区上形成栅极结构。如此，可以降低甚至避免形成位线结构和存储节点接触结构时多次热处理过程对栅极结构的损伤，提高了栅极结构的良率，进而提高了半导体结构的良率。

为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

请参考附图2，本公开实施例提供的一种半导体结构的制备方法，包括如下的步骤：

步骤S100：提供具有阵列区和外围区的基底。

请参考附图3，基底100用于支撑设置在其上的半导体器件。基底100可以为硅(Si)基底、锗(Ge)基底、硅锗(GeSi)基底、碳化硅(SiC)基底、绝缘体上硅(Silicon onInsulator，简称SOI)基底或者绝缘体上锗(Germanium on Insulator，简称GOI)基底等。

其中，基底100中形成间隔排列的多个有源区110，多个有源区110之间可以设置浅槽隔离(Shallow Trench Isolation，简称STI)结构120，通过浅沟槽隔离结构120将多个有源区110之间隔开来，以保证各有源区110之间彼此独立。示例性的，通过图案化制作工艺在基底内形成浅沟槽，并在浅沟槽内填充绝缘材料，从而在基底上定义出多个由浅沟槽隔离结构120分离的有源区110。其中，图案化制作工艺可以为自对准双图形(Self-AlignedDouble Patterning，简称SADP)工艺或者自对准四重图形(Self-Aligned QuadruplePatterning，简称SAQP)工艺。其中，绝缘材料可以包括氧化硅，但不仅限于此。

基底100具有阵列区130和外围区140，其中，阵列区130用于设置多个存储单元和数据线(例如，位线结构和字线结构)。外围区140内设置有逻辑电路，逻辑电路用于与阵列区130内的数据线电性连接，以实现对数据信息的存储或者读取。其中，每个存储单元包括晶体管以及与晶体管连接的电容器，电容器用于存储数据。

需要说明的是，阵列区130和外围区140都具有有源区110，只是阵列区130和外围区140的有源区110的个数和尺寸有所不同。此外阵列区130和外围区140同时位于同一基底100上，为了对说明书附图进行简化，本实施例中各个附图仅画出了部分阵列区和部分外围区，两条波浪线之间还有未画出的结构。

待形成有源区110之后，在位于阵列区130的有源区110上方形成初始接触结构210。示例性地，图形化位于阵列区130的有源区110，以在阵列区130的有源区110内形成位线接触区，该位线接触区的底部位于基底100内，该位线接触区用于形成位线接触结构(BitLine Contact，简称BLC)，以实现后续形成的位线结构与有源区110之间的电连接。需要理解的是，多个位线接触区呈阵列排布，同一条位线结构用于连接位于同一行或者同一列上的位线接触区。

利用沉积工艺在基底100上沉积初始接触结构210，并填充满全部的位线接触区。初始接触结构210的材质包括多晶硅，但是并不仅限于此。

通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等工艺，在位线接触区内形成初始接触结构210，初始接触结构210还延伸至位线接触区外，并覆盖在基底100的上表面上。

本实施例的初始接触结构在后续刻蚀用于形成位线结构的各个膜层时，会被同步刻蚀以形成位线接触结构200(请参见附图5)。位线接触结构200的部分位于基底100内，以便于增大位线接触结构200与有源区110的电连接的灵敏度，进而提高了位线结构与有源区110的电连接的灵敏度，提高了半导体结构的性能。

需要说明的是，在本实施例中的初始接触结构210还会覆盖的位于外围区140的基底100上，在后续的刻蚀工艺中用于作为栅极结构的一部分。

步骤S200：形成覆盖基底的初始材料层。

请继续参考附图3和附图4，采用沉积工艺形成初始材料层300，初始材料层300覆盖在基底100上，也就是说，初始材料层300覆盖在初始接触结构210上。需要说明的是，在此步骤中，初始材料层300不仅覆盖的位于阵列区130的基底100上，也覆盖在位于外围区140的基底100上。

初始材料层300为用于形成位线结构和栅极结构的材料层，例如，在基底100上方沉积依次层叠设置的初始半导体层310、初始导电层320和初始绝缘层330。

初始半导体层310设置在初始接触结构210上。初始半导体层310的材质包括氮化钛，初始半导体层310既具备导电性能，也具备阻挡性能，例如，氮化钛可以阻止初始导电层320中导电材料与基底100之间发生渗透，保证了后续形成的位线结构和栅极结构的导电性能。

初始导电层320设置在初始半导体层310上。其中，初始导电层320的材质包括钨或者多晶硅，钨和多晶硅具有较强的导电性能，进而可以保证后续形成的位线结构和栅极结构的导电性能。

初始绝缘层330设置在初始导电层320上。具体地，在700℃-800℃下，采用沉积工艺在初始导电层320上形成初始绝缘层330。其中，沉积初始绝缘层330所用的沉积时间位于12h左右。初始绝缘层330用于实现初始导电层320与后续设置在初始绝缘层330上的其他半导体器件的电性绝缘。初始绝缘层330的材质包括氮化硅，但不仅限于此。

其中，初始绝缘层330的厚度为40nm～60nm，鉴于初始绝缘层330的部分用于形成位线结构的第一绝缘层，相应地，后续形成第一绝缘层的厚度也位于40nm～60nm之间。相对于相关技术中的第一绝缘层的厚度在110nm～120nm相比，第一绝缘层的厚度显著地降低，大大降低了后续形成位线结构的深宽比，防止所形成的位线结构具有缩颈或者倾斜的缺陷，提高了位线结构的良率，进而提高了半导体结构的良率。

此外，初始材料层300的厚度降低，也可以降低位线刻蚀能力的需求，有助于进一步缩小半导体结构的尺寸。还有利于后续的存储节点接触结构的制备，降低存储节点接触结构的制备难度。

步骤S300：去除位于阵列区上的部分初始材料层，以在阵列区形成位线结构，并在相邻的位线结构之间形成存储节点接触结构。

示例性地，可以在初始材料层300上形成光刻胶层(图中未示出)，并图案化位于阵列区130上的光刻胶层，以在位于阵列区130上的光刻胶层内形成多个开口，多个开口沿第一方向间隔排布，每个开口沿第二方向延伸，第一方向和第二方向相交。其中，第一方向可以为附图5中的X方向，第二方向可以为附图5中的Y方向。

采用刻蚀液或者刻蚀气体，去除暴露在开口内的初始材料层300和初始接触结构210，以形成位于阵列区130的间隔排列的多条位线410和位线接触结构200，每条位线410通过位线接触结构200连接有源区110。

其中，每条位线410包括依次层叠设置的第一半导体层411、第一导电层412和第一绝缘层413。换而言之，在阵列区130中，保留下来的初始半导体层310构成第一半导体层411。保留下来的初始导电层320构成第一导电层412。保留下来的初始绝缘层330构成第一绝缘层413。被保留下来的初始接触结构210构成位线接触结构200。

之后，请参考附图6，在每条位线410的侧壁形成隔离层420，隔离层420覆盖在每条位线410在第一方向上的侧壁，以实现相邻位线410之间的相互绝缘。其中，隔离层420包括依次层叠设置的第一隔离层421、第二隔离层422和第三隔离层423，第一隔离层421设置在位线410的侧壁上。第一隔离层421和第三隔离层423的材质相同。例如，第一隔离层421和第三隔离层423的材质均包括氮化硅，但不仅限于此。第二隔离层422的材质包括氧化硅，但不仅限于此。

其中，隔离层420的沉积工艺中的沉积温度为650℃-750℃。沉积时间为7.5h-8.5h。

在形成位线结构400之后，需要对位线结构400进行第一热处理。示例性地，在620℃～680℃条件下，对位线结构400进行退火12h～18h。如此设置，可以增加位线结构400的性能稳定性。

请继续参考附图6，在位于相邻的隔离层420之间的区域中填充介质层500，沿垂直于基底100的方向，刻蚀介质层500，形成阵列排布的多个通孔510，每个通孔510暴露有源区110的表面。

采用沉积工艺在通孔510内填充半导体材料610，形成存储节点接触结构600。其中半导体材料610包括多晶硅。

示例性地，请参考附图7和附图8，采用沉积工艺在通孔510内填充满半导体材料610，半导体材料610填充满通孔510，并覆盖的位线结构400的顶面上，并高于位线结构400的顶面。回刻蚀半导体材料，保留位于通孔510内部分高度的半导体材料，以形成存储节点接触结构600，存储节点接触结构600的顶面低于位线结构400的顶面。

在本实施例中，通孔510的孔底还可以位于基底100内，如此，可以增大通孔510暴露的有源区110的面积，进而增大了存储节点接触结构600与有源区的接触面积，进而提高了半导体结构性能。

此外，本实施例所形成第一绝缘层的厚度小于相关技术中第一绝缘层的厚度，如此，使得位线结构400具有较小的深宽比，进而能够保证在相邻的位线结构400之间形成通孔510也具有较小的深宽比。如此，可以降低向通孔510内沉积半导体材料610的填充难度，降低甚至避免半导体材料610在通孔510的底部形成空隙，进而防止存储节点接触结构600内形成空隙，降低了存储节点接触结构600的电阻，也能降低甚至避免在后续的高温制程中存储节点接触结构形成高温坏点和热点，提高了存储节点接触结构600的导电能力。

需要说明的是，在本实施例中，可以在650℃-750℃下，沉积半导体材料，以提高存储节点接触结构600的致密性。

在去除位于阵列区130上的半导体材料610的同时，也会去除位于外围区140上的半导体材料，直至暴露出外围区140上的初始绝缘层330的顶面。

请参考附图9，在形成存储节点接触结构600之后，去除部分厚度的位线结构400，以降低最终形成的位线结构400的厚度，进而降低半导体结构的尺寸，便于半导体结构向小尺寸化和集成化方向发展。

存储节点接触结构600与介质层500之间形成填充区520，采用原子层沉积工艺在填充区520的侧壁上形成材料层530，以防止后续形成掩膜层或者其他膜层时对存储节点接触结构600造成损伤，提高了存储节点接触结构600的性能。需要说明的是，材料层530也会覆盖在位于外围区140的膜层上面。材料层530的材质包括氮化硅，但不仅限于此。

步骤S400：去除位于外围区上的初始材料层，以在外围区形成栅极结构。

示例性地，请参考附图10，形成掩膜层700，掩膜层700覆盖位于阵列区130和外围区140的基底100。

掩膜层700可以单一膜层，也可以为叠层结构。示例性地，掩膜层700包括旋涂硬掩膜层((Spin on Hardmask，简称SOH))710和抗反射层720。

请参考附图11，在抗反射层720上形成光刻胶层730，图案化位于外围区140的掩膜层700，并以图案化后的掩膜层700作为掩膜，去除位于外围区140上的部分初始材料层300，以在外围区140的有源区110的上方形成栅极叠层810。其中，栅极叠层810包括依次层叠设置的第二半导体层811、第二导电层812和第二绝缘层813。在外围区140中，第二半导体层811由剩余的初始半导体层310构成。第二导电层812由剩余的初始导电层320构成。第二绝缘层813由剩余的初始绝缘层330构成。需要说明的是，栅极叠层810还可以包括位于第二半导体层811与基底100之间的栅氧化层814。栅氧化层814具有较高的介电常数，降低栅极叠层810与后续形成源漏区之间的泄露电流，提高了半导体结构的性能。

其中，抗反射层720能够缓解或消除光刻胶层730的驻波效应，从而可以增加掩膜图案从掩膜版转移到光刻胶层730上的精准性，进而提高图形转移过程中的准确性。

在形成栅极叠层810之后，请参考附图12，在栅极叠层810的侧壁形成第一隔离结构820。示例性地，采用沉积工艺形成第一初始隔离结构(图中未示出)，第一初始隔离结构覆盖在栅极叠层810的侧面和顶面，以及暴露出来的基底100的顶面上。之后，回刻蚀第一初始隔离结构，去除位于栅极叠层810的顶面以及暴露出来的基底100的顶面上的第一初始隔离结构，保留位于栅极叠层810的侧面上的第一初始隔离结构，构成第一隔离结构820。

需要说明的是，在回刻蚀第一初始隔离结构时，也会为位于栅极叠层810的侧面上的第一初始隔离结构进行刻蚀，使得第一隔离结构820背离栅极叠层810的侧面为弧形面。

请参考附图13，有源区110包括沟道区111。栅极叠层810在有源区110的投影区域即为沟道区111。沟道区11可供电流流动，且沟道区111的电流流动受栅极叠层810的影响。其中，对于沟道区111中掺杂离子的类型为P型离子，以便于形成NMOS((N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)。对于沟道区111中掺杂离子的类型为N型离子，以便于形成PMOS((P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)。

请参考附图13，对有源区110的第一掺杂区进行离子注入。示例性地，通过等离子体注入工艺向位于沟道区111两侧的部分区域进行离子注入，以形成第一掺杂区112。其中，第一掺杂区112个数为两个，两个第一掺杂区112分别设置在沟道区111的两侧。

在进行离子注入的过程中，掺杂离子的注入方向可以与基底100相互垂直，也可以与基底100所在平面呈一定的夹角。

第一掺杂区112中掺杂离子的类型，与沟道区111中掺杂离子不同。在一示例中，沟道区111中掺杂离子的类型为P型离子，相应地，第一掺杂区112中掺杂离子的类型为N型离子。在另一示例中，沟道区111中掺杂离子的类型为N型离子，相应地，第一掺杂区112中掺杂离子的类型为P型离子。

请参考附图14，完成对第一掺杂区进行离子注入工艺之后，半导体结构的制备方法还包括：形成第二隔离结构830，第二隔离结构830覆盖第一隔离结构820的侧壁上。需要说明的是，第二隔离结构830的形成过程与第一隔离结构820的形成构成相同，本实施例在此再多加赘述。

栅极叠层810与设置在其侧壁上的第一隔离结构820和第二隔离结构830构成栅极结构800。第一隔离结构820和第二隔离结构830的材质相同或者不同。示例性地，第一隔离结构820的材质包括氧化硅，第二隔离结构830的材质包括氮化硅。

请参考附图15，对有源区110的第二掺杂区113进行离子注入。示例性地，通过等离子体注入工艺向位于第一掺杂区112远离沟道区111两侧的部分区域进行离子注入，以形成第二掺杂区113。其中，第二掺杂区113个数为两个，两个第二掺杂区113分别设置在第一掺杂区112的两侧。两个第二掺杂区中一个作为源极区，另一个作为漏极区。

第二掺杂区113的掺杂离子类型与第一掺杂区112的掺杂离子类型相同，只是，第二掺杂区113的离子掺杂浓度大于第一掺杂区112的离子掺杂浓度。本公开实施例通过在第二掺杂区113与沟道区111之间设置离子掺杂浓度较小的第一掺杂区112，可以有效减弱沟道区111与第二掺杂区113之间电场，分别改善了两个第二掺杂区的热电子退化现象，进而降低甚至避免第二掺杂区113与栅极叠层810之间的热电子退化导致的漏电流问题，保证晶体管的稳定性，从而提高了半导体结构操作时的可靠性。

完成第二掺杂处理之后，进行第二热处理，第二热处理的条件为：在1250℃～1350℃条件下热处理0.4h～0.6h；再在320℃～380℃条件下退火8h～12h。如此设置，可以对离子注入工艺中造成的晶格缺陷进行修复，提高半导体结构的性能。

本公开实施例提供的半导体结构的制备方法，通过先在阵列区130上形成位线结构400和存储节点接触结构600，之后再在外围区140上形成栅极结构800。如此，可以避免形成位线结构400和存储节点接触结构600时多次热处理过程对栅极结构的损伤，即，可以降低甚至避免位于外围区140中第一掺杂区112和第二掺杂区113发生掺杂离子的热迁移，并固定外围区140中第一掺杂区112和第二掺杂区113掺杂离子，提高了栅极结构的良率，进而提高了半导体结构的良率。

此外，本实施例先在阵列区130上形成位线结构400，此时，位线结构400中的第一绝缘层413的厚度相对于相关技术中位线绝缘层的厚度较小，大大降低了后续形成位线结构的深宽比，防止所形成的位线结构具有缩颈或者倾斜的缺陷，提高了位线结构的良率，进而提高了半导体结构的良率。

请参考附图16，半导体结构的制备方法还包括：在外围区140的基底100上形成覆盖层900，刻蚀覆盖层900形成接触孔910，接触孔910暴露出第二掺杂区。其中，覆盖层900的材质包括氧化硅，但并不仅限于此。

在形成接触孔之后，可以通过沉积工艺在接触孔910内形成导电插塞，该导电插塞用于实现第二掺杂区与后续形成的互连层的电连接，以将外界的电信号传输至第二掺杂区中。

本实施例是在完成位于阵列区130内的位线结构400和存储节点接触结构600，以及完成位于外围区140内的栅极结构800之后，再进行导电插塞的制程。与相关技术相比，可以避免再在覆盖层900上形成一定厚度的氮化硅层，以降低需要图案化膜层的厚度，进而可以提高图形的对准精度，即，可以提高接触孔910的制备精度，便于进一步缩小半导体结构的尺寸，增加半导体结构的存储面积。

且从附图16和附图1的对比可以明显得知，本公开实施例所提供的半导体结构中第一掺杂区112和第二掺杂区113中掺杂离子可以避免因位线结构和存储节点接触结构600的制程过程中的升温、烧结和退火引发的热迁移，固定了第一掺杂区112和第二掺杂区113的掺杂离子，提高了半导体结构的性能。

本公开实施例还提供一种半导体结构，该半导体结构通过上述实施例中的半导体结构的制备方法制得。因此，半导体结构具有上述任意实施例中的功能和有益效果，本实施例在此就不再多加赘述。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

提供具有阵列区和外围区的基底；

形成覆盖所述基底的初始材料层；

去除位于所述阵列区上的部分所述初始材料层，以在所述阵列区形成位线结构，并在相邻的所述位线结构之间形成存储节点接触结构；

去除位于所述外围区上的所述初始材料层，以在所述外围区形成栅极结构。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，提供具有阵列区和外围区的基底，包括：在所述基底中形成间隔排列的多个有源区，在位于所述阵列区的所述有源区上方形成初始接触结构。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成覆盖所述基底的初始材料层，包括：在所述基底上方沉积依次层叠设置的初始半导体层、初始导电层和初始绝缘层。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，形成的所述初始绝缘层的厚度为40nm～60nm。

5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述形成位线结构，包括：刻蚀位于所述阵列区的所述初始材料层和初始接触结构，形成间隔排列的多条位线和位线接触结构，每条所述位线通过所述位线接触结构连接所述有源区；其中，每条所述位线包括依次层叠设置的第一半导体层、第一导电层和第一绝缘层。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述形成位线结构，还包括在每条所述位线的侧壁形成隔离层。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，形成所述位线结构之后，进行第一热处理，所述第一热处理的条件为：在620℃～680℃条件下退火12h～18h。

8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述形成存储节点接触结构，包括：在位于相邻的所述隔离层之间的区域中填充介质层，刻蚀所述介质层，形成阵列排布的多个通孔，每个所述通孔暴露所述有源区的表面，在所述通孔内填充半导体材料，形成所述存储节点接触结构。

9.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述形成栅极结构，包括：形成掩膜层，所述掩膜层覆盖位于所述阵列区和所述外围区的所述基底，图案化位于所述外围区的所述掩膜层，于外围区的所述有源区的上方形成栅极叠层，所述栅极叠层包括依次层叠设置的第二半导体层、第二导电层和第二绝缘层。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述形成栅极结构，还包括：在所述栅极叠层的侧壁形成第一隔离结构，对所述有源区的第一掺杂区进行离子注入。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述方法还包括：形成第二隔离结构，所述第二隔离结构覆盖所述第一隔离结构的侧壁，对所述有源区的第二掺杂区进行离子注入。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第二掺杂区的离子掺杂浓度大于所述第一掺杂区的离子掺杂浓度。

13.根据权利要求11所述的半导体结构的制备方法，其特征在于，完成所述第二掺杂处理之后，进行第二热处理，所述第二热处理的条件为：在1250℃～1350℃条件下热处理0.4h～0.6h；再在320℃～380℃条件下退火8h～12h。

14.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述方法还包括：在所述外围区的所述基底上形成覆盖层，刻蚀所述覆盖层形成接触孔，所述接触孔暴露出所述第二掺杂区。

15.一种半导体结构，其特征在于，所述半导体结构通过权利要求1-14任一项所述的半导体结构的制备方法制得。

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