CN116113239A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其方法包括：在部分所述存储区上形成第一栅极层，所述第一栅极层沿第一方向延伸，且沿第二方向排列，所述第一方向与所述第二方向垂直；在所述外围区上形成第二栅极层，所述第二栅极层沿第一方向延伸，且沿第二方向排列，在沿所述第二方向上，相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值；以所述第一栅极层和所述第二栅极层为掩膜，刻蚀所述衬底，在所述存储区内形成有源区和相邻有源区之间的第一沟槽，在所述外围区形成第二沟槽，有源区的角部在所述第一沟槽的刻蚀工艺中被刻蚀，可以提高有源区角部的圆度，提高先进闪存的数据保留性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

NAND闪存是一种非易失性存储器,具有读写速度快、功耗低、存储密度高等优点，目前被广泛应用于电子产品中，如固态硬盘(SSD)、手机、数码相机等。进入21世纪以来，随着CPU主频以及IO频率的不断提高，传统硬盘由于读写速度慢等原因已经成为PC、服务器存储等领域发展的瓶颈。由于基于NAND Flash的存储相比于传统硬盘存储具有体积小、读写速度快、抗震动强、温湿度适应范围宽等优点，NAND闪存的市场份额正在迅速扩大,逐步取代传统硬盘。尤其在航天航空、国防军事等特殊的应用环境领域中，NAND闪存已经成为存储设备的首选。

NAND闪存向浮栅注入电荷的技术采用F-N隧道效应(Fowler Nordheimtunneling)，NAND闪存的编程和擦除电压很高(～22V)，隧穿氧化层需要较高的电场(～10MV/cm)。因此，随着芯片尺寸下降，编程和擦除电压无法大幅地下降。随着器件尺寸降低，窄沟道的浅沟槽隔离(shallow-trench isolation，STI)的边缘处，由于电场密集、硼离子的严重聚集，导致窄宽度效应，使数据保存性能变差，硅中的阈值电压分布的均匀性变差。

因此，现有的NAND闪存结构的性能有待进一步提高。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括存储区和与外围区；位于所述存储区内具有若干有源区和相邻有源区之间的第一沟槽，所述有源区的角部呈圆弧型；位于所述有源区顶部表面具有第一栅极层；位于部分所述外围区表面具有第二栅极层；位于所述第二栅极层两侧的外围区内具有若干第二沟槽。

可选的，包括：位于所述第一沟槽内具有第一隔离结构；位于所述第二沟槽内具有第二隔离结构。

可选的，所述第一栅极层沿第一方向延伸，且沿第二方向排列，所述第一方向与所述第二方向垂直。

可选的，所述第二栅极层沿第一方向延伸，且沿第二方向排列，在沿所述第二方向上，相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值。

相应地，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括存储区和与外围区；在部分所述存储区上形成第一栅极层，所述第一栅极层沿第一方向延伸，且沿第二方向排列，所述第一方向与所述第二方向垂直；在部分所述外围区上形成第二栅极层，所述第二栅极层沿第一方向延伸，且沿第二方向排列，在沿所述第二方向上，相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值；以所述第一栅极层和所述第二栅极层为掩膜，刻蚀所述衬底，在所述存储区内形成有源区和相邻有源区之间的第一沟槽，在所述外围区形成第二沟槽；在所述第一沟槽内形成第一隔离结构；在所述第二沟槽内形成第二隔离结构。

可选的，所述第一栅极层、所述第二栅极层的形成方法包括：在所述衬底上形成栅极材料层；在所述栅极材料层表面形成第一硬掩膜层，所述第一硬掩膜层暴露出部分所述存储区上的栅极材料层表面；在所述栅极材料层表面形成第二硬掩膜层，所述第二硬掩膜层暴露出部分所述外围区上的栅极材料层表面；以所述第一掩膜层刻蚀所述栅极材料层，形成所述第一栅极层；以所述第二掩膜层刻蚀所述栅极材料层，形成所述第二栅极层。

可选的，所述外围区包括高压区，所述第二栅极层位于部分所述高压区表面。

可选的，形成第一栅极层之前，还在所述存储区表面形成第一栅介质材料层；形成所述第二栅极层之前，还在所述高压区表面形成第二栅介质材料层，所述第二栅介质材料层的厚度大于所述第一栅介质材料层的厚度。

可选的，形成所述第一栅极层和所述第二栅极层后，且在形成所述第一沟槽和所述第二沟槽前，还包括：在所述存储区上形成光刻胶层，所述光刻胶层还位于所述第一栅极表面，所述光刻胶层暴露出所述高压区上的第二栅介质材料层和所述第二栅极层表面；以所述光刻胶层和所述第二栅极层为掩膜，刻蚀所述第二栅介质材料层，直到暴露出所述高压区表面，形成所述第二栅介质层；形成所述第二栅介质层后，去除所述光刻胶层。

可选的，在去除所述光刻胶后，且在形成所述第一沟槽前，还包括：以所述第一栅极层为掩膜刻蚀所述第一栅介质材料层，直到暴露出所述存储区表面，形成所述第一栅介质层。

可选的，所述第一栅介质材料层的厚度范围为65埃至75埃；所述第二栅介质材料层的厚度范围为350埃至460埃。

可选的，所述第一栅介质材料层的材料包括氧化硅；所述第二栅介质材料层的材料包括氧化硅。

可选的，所述外围区还包括低压区，所述第二栅极层还位于部分所述低压区表面。

可选的，刻蚀所述衬底的工艺为干法刻蚀工艺。

可选的，在沿所述第二方向上，所述第一距离值与所述第二距离值的比值范围为20：1至50：1。

现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，以所述第一栅极层和所述第二栅极层为掩膜，刻蚀所述衬底，在所述存储区内形成有源区和相邻有源区之间的第一沟槽，在所述外围区形成第二沟槽，由于相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值，使所述第二栅极层暴露出的外围区表面的面积大于所述第一栅极层暴露出的存储区表面的面积，在刻蚀工艺的负载效应(Loading Effect)下，所述第二沟槽的深度大于所述第一沟槽的深度，因此可以采用一步光刻即可以形成所述第一沟槽和所述第二沟槽，所述第一沟槽的形成过程不需要光罩，避免了光刻胶材料的影响，有源区的角部在所述第一沟槽的刻蚀工艺中被刻蚀，可以提高所述角部的圆度，从而可有效地降低有源区角部在写入和擦除时的电场，减缓写入/擦除循环时栅氧化层的退化，提高先进闪存的写入/擦除循环耐久性和数据保留性能。

进一步，以所述光刻胶层和所述第二栅极层为掩膜，刻蚀所述第二栅介质材料层，直到暴露出所述高压区表面，形成所述第二栅介质层，所述刻蚀过程将高压区表面的第二栅介质材料层打开，避免了因第二栅介质材料层较厚影响后续第二沟槽的刻蚀深度。

附图说明

图1至图3是一种半导体结构形成过程的剖面示意图；

图4至图8是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。

具体实施方式

如背景技术所述，NAND闪存结构的性能有待进一步提高。现结合一种半导体结构的形成方法进行说明分析。

需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。

图1至图3是一种半导体结构形成过程的剖面示意图。

请参考图1，提供衬底101，所述衬底101包括存储区I和与外围区，所述外围区包括低压区I和高压区II；在所述衬底101上形成浮栅材料层(图中未标出)；在所述浮栅材料层上形成图形化的硬掩膜层102，所述硬掩膜层102暴露出部分所述浮栅材料层；以所述硬掩膜层102为掩膜，刻蚀所述浮栅材料层，形成初始浮栅层103。

请参考图2，在所述存储区I上形成第一光刻胶层104，所述第一光刻胶层104暴露出所述外围区表面；形成所述第一光刻胶层104后，以所述硬掩膜层102为掩膜，刻蚀所述外围区，在所述外围区内形成第一浅沟槽105；形成所述第一浅沟槽105后，去除所述第一光刻胶层104。

请参考图3，去除所述第一光刻胶层104后，在所述外围区上形成第二光刻胶层106，所述第二光刻胶层106暴露出所述存储区I表面；以所述第二光刻胶层106为掩膜，刻蚀所述存储区I，形成若干有源区107，以及相邻有源区107内的第二浅沟槽108；形成所述第二浅沟槽108后，去除所述第二光刻胶层106。

上述方法用于形成NAND闪存结构，所述第一浅沟槽105深度低于所述第二浅沟槽108的深度，因此，所述第一浅沟槽105和所述第二浅沟槽108需要采用两次光刻工艺分别形成。所述第一浅沟槽105用于形成外围区的浅沟槽隔离区，所述第二浅沟槽108用于形成存储区I的浅沟槽隔离区。在形成所述第二浅沟槽108的刻蚀过程中，所述第二光刻胶层106内的聚合物材料，很容易被溅射到所述存储区表面。浅沟槽隔离的边缘处(即有源区107的边角D)最开始形成，在继续刻蚀的过程中，所述边角D因被聚合物材料覆盖而被保护，从而不会被进一步刻蚀，使最终形成的有源区107的边角D较尖锐。

如背景中所述，尖锐的有源区107的边角D容易导致电场的聚集，使形成的NAND闪存器件的数据保存性能变差，对器件的性能具有不利影响。

为了解决上述问题，本发明提供的一种半导体结构的形成方法中，以所述第一栅极层和所述第二栅极层为掩膜，刻蚀所述衬底，在所述存储区内形成有源区和相邻有源区之间的第一沟槽，在所述外围区形成第二沟槽，由于相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值，使所述第二栅极层暴露出的外围区表面的面积大于所述第一栅极层暴露出的存储区表面的面积，在刻蚀工艺的负载效应(Loading Effect)下，所述第二沟槽的深度大于所述第一沟槽的深度，因此可以采用一步光刻即可以形成所述第一沟槽和所述第二沟槽，所述第一沟槽的形成过程不需要光罩，避免了光刻胶材料的影响，有源区的角部在所述第一沟槽的刻蚀工艺中被刻蚀，可以提高所述角部的圆度，从而可有效地降低有源区角部在写入和擦除时的电场，减缓写入/擦除循环时栅氧化层的退化，提高先进闪存的写入/擦除循环耐久性和数据保留性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图8是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。

请参考图4，提供衬底200，所述衬底200包括存储区A和与外围区；在部分所述存储区A上形成第一栅极层201，所述第一栅极层201沿第一方向(图中未标出)延伸，且沿第二方向Y排列，所述第一方向与所述第二方向Y垂直；在部分所述外围区上形成第二栅极层202，所述第二栅极层202沿第一方向延伸，且沿第二方向Y排列，在沿所述第二方向Y上，相邻的所述第二栅极层202之间的具有第一距离值m，相邻的所述第一栅极层201之间具有第二距离值n，所述第一距离值m大于所述第二距离值n。

本实施例中，所述第一距离值m范围为0.8微米至1.2微米；所述第二距离值n的范围为0.025微米至0.040微米。

在沿所述第二方向Y上，所述第一距离值与所述第二距离值的比值范围为20：1至50：1。选择所述比值范围的原因在于，其一，保证所述存储区A有源区器件的尺寸；其二，利于在后续形成第二沟槽和第一沟槽的刻蚀工艺过程中，利用刻蚀工艺的负载效应下，形成不同深度的第一沟槽和第二沟槽，且第一沟槽和第二沟槽的深度可以分别达到不同器件区对隔离槽深度的需求。

所述第一栅极层201后续用于形成NAND闪存结构的浮栅。

所述第一栅极层201的材料包括多晶硅；所述第二栅极层202的材料包括多晶硅。

所述外围区包括高压区B，所述第二栅极层202位于部分所述高压区B表面。

本实施例中，所述外围区还包括低压区C，所述第二栅极层202还位于部分所述低压区C表面。

所述第一栅极层201、所述第二栅极层202的形成方法包括：在所述衬底200上形成栅极材料层(图中未标出)；在所述栅极材料层表面形成第一硬掩膜层203，所述第一硬掩膜层203暴露出部分所述存储区A上的栅极材料层表面；在所述栅极材料层表面形成第二硬掩膜层204，所述第二硬掩膜层204暴露出部分所述外围区B上的栅极材料层表面；以所述第一掩膜层203刻蚀所述栅极材料层，形成所述第一栅极层201；以所述第二掩膜层204刻蚀所述栅极材料层，形成所述第二栅极层202。

本实施例中，形成第一栅极层201之前，还在所述存储区A表面形成第一栅介质材料层205；形成所述第二栅极层202之前，还在所述高压区B表面形成第二栅介质材料层206，所述第二栅介质材料层206的厚度大于所述第一栅介质材料层205的厚度。

本实施例中，所述第一栅介质材料层205还位于所述低压区C表面。所述第一栅介质材料层205用于形成器件存储区和低压器件的栅介质层；所述第二栅介质材料层206的厚度较厚，利于提高形成的器件的阈值电压。本实施例中，所述第二栅介质材料层206用于形成高压器件的栅介质层。

所述第一栅介质材料层205的厚度范围为65埃至75埃；所述第二栅介质材料层206的厚度范围为350埃至460埃。

所述第一栅介质材料层205的材料包括氧化硅；所述第二栅介质材料层206的材料包括氧化硅。本实施例中，所述第一栅介质材料层205的材料为氧化硅；所述第二栅介质材料层206的材料为氧化硅。

后续，以所述第一栅极层201和所述第二栅极层202为掩膜，刻蚀所述衬底200，在所述存储区A内形成有源区和相邻有源区之间的第一沟槽，在所述外围区形成第二沟槽。

为避免在形成第二沟槽和第一沟槽的过程中，所述第二栅介质材料层206因厚度较高相对于所述第一栅介质材料层205不容易被打开，而影响第二沟槽的形成。本实施例中，形成所述第一栅极层201和所述第二栅极层202后，且在形成所述第一沟槽和所述第二沟槽前，请参考图5和图6。

请参考图5，在所述存储区A上形成光刻胶层207，所述光刻胶层207还位于所述第一栅极201表面，所述光刻胶层207暴露出所述高压区B上的第二栅介质材料层206和所述第二栅极层202表面；以所述光刻胶层207和所述第二栅极层202为掩膜，刻蚀所述第二栅介质材料层206，直到暴露出所述高压区B表面，形成所述第二栅介质层208。

刻蚀所述第二栅介质材料层206的刻蚀过程，将高压区B表面的第二栅介质材料层206打开，避免了因第二栅介质材料层206较厚影响后续第二沟槽的刻蚀深度。

请参考图6，形成所述第二栅介质层208后，去除所述光刻胶层207。

去除所述光刻胶层207的工艺包括灰化工艺。本实施例中，采用灰化工艺去除所述光刻胶层207。

请参考图7，以所述第一栅极层201和所述第二栅极层202为掩膜，刻蚀所述衬底200，在所述存储区A内形成有源区210和相邻有源区210之间的第一沟槽211，在所述外围区形成第二沟槽212。

由于相邻的所述第二栅极层202之间具有第一距离值m，相邻的所述第一栅极层201之间具有第二距离值n，所述第一距离值m大于所述第二距离值n，使所述第二栅极层202暴露出的外围区B表面的面积大于所述第一栅极层201暴露出的存储区A表面的面积，在刻蚀工艺的负载效应(Loading Effect)下，所述第二沟槽212的深度大于所述第一沟槽211的深度，因此可以采用一步光刻即可以形成所述第一沟槽211和所述第二沟槽212，所述第一沟槽211的形成过程不需要光罩，避免了光刻胶材料的影响，有源区210的角部E在所述第一沟槽211的刻蚀工艺中被刻蚀，可以提高所述角部E的圆度，从而可有效地降低有源区210角部在写入和擦除时的电场，减缓写入/擦除循环时栅氧化层的退化，提高先进闪存的写入/擦除循环耐久性和数据保留性能。

在去除所述光刻胶207后，且在形成所述第一沟槽211前，还以所述第一栅极层201为掩膜刻蚀所述第一栅介质材料层205，直到暴露出所述存储区A表面，形成所述第一栅介质层209。

本实施例中，还以所述第二栅极层202为掩膜刻蚀所述第一栅介质材料层205，直到暴露出所述低压区C表面，所述第一栅介质层209还位于所述低压区C和所述第二栅极层202之间。

本实施例中，所述第一栅介质层209和所述第一沟槽211和所述第二沟槽212在同一刻蚀工艺中形成。

本实施例中，刻蚀所述衬底200的工艺为干法刻蚀工艺。

请参考图8，在所述第一沟槽211内形成第一隔离结构213；在所述第二沟槽212内形成第二隔离结构214。

本实施例中，所述第一隔离结构213和第二隔离结构214的形成方法包括：在所述第一沟槽211内、所述第二沟槽212内形成初始介质材料层(图中未标出)，所述初始介质材料层还位于所述第一栅极201和第二栅极202侧壁，以及所述第一硬掩膜层203和所述第二硬掩膜层204侧壁和顶部表面；平坦化所述初始介质材料层，直到暴露出所述第一硬掩膜层203和所述第二硬掩膜层204顶部表面，形成介质材料层(图中未标出)；回刻所述介质材料层，直到暴露出所述衬底200表面。

所述第一隔离结构213和第二隔离结构214的材料包括介质材料，所述介质材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

相应的，本发明实施例还提供一种半导体结构，请继续参考图8，包括：衬底200，所述衬底200包括存储区A和与外围区；位于所述存储区A内具有若干有源区210和相邻有源区210之间的第一沟槽211，所述有源区210的角部呈圆弧型；位于所述有源区210顶部表面具有第一栅极层201；位于部分所述外围区表面具有第二栅极层202；位于所述第二栅极层202两侧的外围区内具有若干第二沟槽212。

本实施例中，所述外围区包括高压区B和低压区C，所述第二栅极层202位于部分所述高压区B和所述低压区C表面。

本实施例中，位于所述第一沟槽211内具有第一隔离结构213；位于所述第二沟槽212内具有第二隔离结构214。

本实施例中，所述第一栅极层201沿第一方向延伸，且沿第二方向Y排列，所述第一方向与所述第二方向Y垂直。

本实施例中，所述第二栅极层202沿第一方向延伸，且沿第二方向Y排列，在沿所述第二方向Y上，相邻的所述第二栅极层202之间的具有第一距离值m，相邻的所述第一栅极层201之间具有第二距离值n，所述第一距离值m大于所述第二距离值n。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括存储区和与外围区；

位于所述存储区内具有若干有源区和相邻有源区之间的第一沟槽，所述有源区的角部呈圆弧型；

位于所述有源区顶部表面具有第一栅极层；

位于部分所述外围区表面具有第二栅极层；

位于所述第二栅极层两侧的外围区内具有若干第二沟槽。

2.如权利要求1所述的半导体结构，其特征在于，包括：位于所述第一沟槽内具有第一隔离结构；位于所述第二沟槽内具有第二隔离结构。

3.如权利要求1所述的半导体结构，其特征在于，所述第一栅极层沿第一方向延伸，且沿第二方向排列，所述第一方向与所述第二方向垂直。

4.如权利要求1所述的半导体结构，其特征在于，所述第二栅极层沿第一方向延伸，且沿第二方向排列，在沿所述第二方向上，相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值。

5.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括存储区和与外围区；

在部分所述存储区上形成第一栅极层，所述第一栅极层沿第一方向延伸，且沿第二方向排列，所述第一方向与所述第二方向垂直；

在部分所述外围区上形成第二栅极层，所述第二栅极层沿第一方向延伸，且沿第二方向排列，在沿所述第二方向上，相邻的所述第二栅极层之间的具有第一距离值，相邻的所述第一栅极层之间具有第二距离值，所述第一距离值大于所述第二距离值；

以所述第一栅极层和所述第二栅极层为掩膜，刻蚀所述衬底，在所述存储区内形成有源区和相邻有源区之间的第一沟槽，在所述外围区形成第二沟槽；

在所述第一沟槽内形成第一隔离结构；

在所述第二沟槽内形成第二隔离结构。

6.如权利要求5所述的半导体结构形成方法，其特征在于，所述第一栅极层、所述第二栅极层的形成方法包括：在所述衬底上形成栅极材料层；在所述栅极材料层表面形成第一硬掩膜层，所述第一硬掩膜层暴露出部分所述存储区上的栅极材料层表面；在所述栅极材料层表面形成第二硬掩膜层，所述第二硬掩膜层暴露出部分所述外围区上的栅极材料层表面；以所述第一掩膜层刻蚀所述栅极材料层，形成所述第一栅极层；以所述第二掩膜层刻蚀所述栅极材料层，形成所述第二栅极层。

7.如权利要求5所述的半导体结构形成方法，其特征在于，所述外围区包括高压区，所述第二栅极层位于部分所述高压区表面。

8.如权利要求7所述的半导体结构形成方法，其特征在于，形成第一栅极层之前，还在所述存储区表面形成第一栅介质材料层；形成所述第二栅极层之前，还在所述高压区表面形成第二栅介质材料层，所述第二栅介质材料层的厚度大于所述第一栅介质材料层的厚度。

9.如权利要求8所述的半导体结构形成方法，其特征在于，形成所述第一栅极层和所述第二栅极层后，且在形成所述第一沟槽和所述第二沟槽前，还包括：在所述存储区上形成光刻胶层，所述光刻胶层还位于所述第一栅极表面，所述光刻胶层暴露出所述高压区上的第二栅介质材料层和所述第二栅极层表面；以所述光刻胶层和所述第二栅极层为掩膜，刻蚀所述第二栅介质材料层，直到暴露出所述高压区表面，形成所述第二栅介质层；形成所述第二栅介质层后，去除所述光刻胶层。

10.如权利要求9所述的半导体结构形成方法，其特征在于，在去除所述光刻胶后，且在形成所述第一沟槽前，还包括：以所述第一栅极层为掩膜刻蚀所述第一栅介质材料层，直到暴露出所述存储区表面，形成所述第一栅介质层。

11.如权利要求8所述的半导体结构形成方法，其特征在于，所述第一栅介质材料层的厚度范围为65埃至75埃；所述第二栅介质材料层的厚度范围为350埃至460埃。

12.如权利要求8所述的半导体结构形成方法，其特征在于，所述第一栅介质材料层的材料包括氧化硅；所述第二栅介质材料层的材料包括氧化硅。

13.如权利要求7所述的半导体结构形成方法，其特征在于，所述外围区还包括低压区，所述第二栅极层还位于部分所述低压区表面。

14.如权利要求5所述的半导体结构形成方法，其特征在于，刻蚀所述衬底的工艺为干法刻蚀工艺。

15.如权利要求5所述的半导体结构形成方法，其特征在于，在沿所述第二方向上，所述第一距离值与所述第二距离值的比值范围为20：1至50：1。

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