CN115706053A - 半导体结构的制作方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 238000000034 method Methods 0.000 claims abstract description 58
- 238000002955 isolation Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims description 310
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 19
- 239000000463 material Substances 0.000 description 13
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本公开提供了一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括提供基底；在基底上形成多个支撑结构，多个支撑结构沿第一方向间隔设置，相邻的支撑结构之间围合成栅极沟槽；在栅极沟槽内形成栅极结构；去除部分支撑结构，被保留下来的支撑结构构成间隔设置的两个隔离侧墙，两个隔离侧墙分别设置在相邻的栅极结构相对的侧壁上，并围合成填充区。本公开通过在栅极结构的两侧设置隔离侧墙，有效控制栅极结构两侧侧壁的形貌，防止栅极结构出现颈缩现象，从而有效提高产品良率和半导体结构的性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)具有体积小、集成度高、功耗低等优点，同时速度比只读存储器(ROM，Read Only Memory)快。随着半导体行业和集成电路器件技术的不断发展，对半导体结构中的轮廓的优化能有效的提高产品良率。
而现有的栅极结构的工艺制程中，容易使栅极结构的侧壁形成颈缩现象，导致半导体结构的性能大大降低，从而严重影响了产品良率。
发明内容
以下是对本公开详细描述的主题的概述。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，所述制作方法包括：
提供基底；
在所述基底上形成多个支撑结构，多个所述支撑结构沿第一方向间隔设置，相邻的所述支撑结构之间围合成栅极沟槽；
在所述栅极沟槽内形成栅极结构，所述栅极结构的顶面与所述支撑结构的顶面平齐；
去除部分所述支撑结构，被保留下来的所述支撑结构构成间隔设置的两个隔离侧墙，两个所述隔离侧墙分别设置在相邻的所述栅极结构相对的侧壁上，并围合成填充区。
根据本公开的一些实施例，所述在所述基底上形成多个支撑结构中，包括：
在所述基底上形成第一初始牺牲层；
去除部分所述第一初始牺牲层，被保留下来的所述第一初始牺牲层构成第一牺牲层，相邻的所述第一牺牲层之间围合成第一凹槽，所述第一凹槽暴露出所述基底的顶面；
在所述第一凹槽内形成所述支撑结构；
去除被保留下来的所述第一牺牲层。
根据本公开的一些实施例，所述半导体结构的制作方法还包括：
在所述基底上形成介电层；
在所述介电层上形成所述第一初始牺牲层。
根据本公开的一些实施例，所述在所述第一凹槽内形成所述支撑结构中，包括：
在所述第一凹槽的侧壁上形成侧壁保护层，位于所述第一凹槽内的所述侧壁保护层围合成第二凹槽；
在所述第二凹槽的内壁上形成第二初始牺牲层，所述第二初始牺牲层延伸至所述第二凹槽的外部，并覆盖在所述第一牺牲层的顶面上；
去除部分所述第二初始牺牲层，暴露出所述第一牺牲层的顶面，被保留下来的所述第二初始牺牲层构成第二牺牲层，其中，所述侧壁保护层构成所述隔离侧墙，所述第二凹槽构成所述填充区，所述第二牺牲层和所述侧壁保护层构成所述支撑结构。
根据本公开的一些实施例，所述在所述第一凹槽的侧壁上形成侧壁保护层中，包括：
在所述第一凹槽的内壁上形成初始侧壁保护层，所述初始侧壁保护层延伸至所述第一凹槽的外部，并覆盖在所述第一牺牲层的顶面上；
去除所述第一凹槽底部和所述第一牺牲层顶面的所述初始侧壁保护层，被保留下来的所述初始侧壁保护层构成所述侧壁保护层。
根据本公开的一些实施例，所述在所述第一凹槽的侧壁上形成侧壁保护层，位于所述第一凹槽内的所述侧壁保护层围合成第二凹槽中，包括:
在所述第二凹槽的底部进行第一次离子注入，以在所述基底内形成轻掺杂区，其中，所述第二凹槽的侧壁上相对的所述侧壁保护层之间的间隙界定所述轻掺杂区的形成轮廓。
根据本公开的一些实施例，所述半导体结构的制作方法还包括：
在所述第二凹槽的内壁上形成第一氧化层，位于所述第二凹槽内的所述第一氧化层围合成第三凹槽；
在所述第三凹槽内形成第二初始氧化层，所述第二初始氧化层延伸至所述第三凹槽的外部，并覆盖在所述第一牺牲层的顶面上，其中，所述第一氧化层和所述第二初始氧化层构成所述第二初始牺牲层。
根据本公开的一些实施例，所述在所述第二凹槽的内壁上形成第一氧化层中，包括：
在所述第二凹槽的内壁形成第一初始氧化层，所述第一初始氧化层延伸至所述第二凹槽的外部，并覆盖在所述第一牺牲层和所述侧壁保护层的顶面上；
去除所述第二凹槽底部、以及所述第一牺牲层和所述侧壁保护层顶部的所述第一初始氧化层，被保留下来的所述第一初始氧化层构成所述第一氧化层。
根据本公开的一些实施例，所述在所述第二凹槽的内壁上形成第一氧化层，位于所述第二凹槽内的所述第一氧化层围合成第三凹槽中，包括：
在所述第三凹槽的底部进行第二次离子注入，形成源漏区。
根据本公开的一些实施例，所述在所述栅极沟槽内形成栅极结构中，包括：
在所述栅极沟槽内形成多晶硅层，所述多晶硅层的顶面低于所述支撑结构的顶面；
在所述多晶硅层上形成导电层，所述导电层的顶面低于所述支撑结构的顶面；
在所述导电层上形成隔离层，所述隔离层的顶面与所述支撑结构的顶面平齐，其中，所述多晶硅层、所述导电层和所述隔离层构成所述栅极结构。
根据本公开的一些实施例，所述在所述栅极沟槽内形成多晶硅层中，包括：
在所述栅极沟槽内形成初始多晶硅层；
去除部分所述初始多晶硅层，被保留下来的所述初始多晶硅层构成所述多晶硅层。
根据本公开的一些实施例，所述在所述多晶硅层上形成导电层中，包括：
在所述多晶硅层上形成初始导电层；
去除部分所述初始导电层，被保留下来的所述初始导电层构成所述导电层。
根据本公开的一些实施例，所述在所述导电层上形成隔离层中，包括：
在所述导电层上形成初始隔离层；
去除部分所述初始隔离层，并暴露出所述支撑结构的顶面，被保留下来的所述初始隔离层构成所述隔离层。
根据本公开的一些实施例，所述半导体结构的制作方法还包括：
在所述填充区内形成第一光刻胶层，所述第一光刻胶层延伸至所述填充区的外部，并覆盖在所述栅极结构的顶面上。
本公开的第二方面提供了一种半导体结构，所述半导体结构通过如第一方面所述的半导体结构制作方法制得。
本公开实施例所提供的半导体结构的制作方法及半导体结构中，通过在栅极结构的两侧形成隔离侧墙，有效控制栅极结构两侧侧壁的形貌，防止栅极结构出现颈缩现象，从而有效提高产品良率和半导体结构的性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
图2是根据一个示例性实施例示出的半导体结构的制作方法中基底的示意图。
图3是根据一个示例性实施例示出的半导体结构的制作方法中形成第一凹槽的示意图。
图4是根据一个示例性实施例示出的半导体结构的制作方法中形成初始侧壁保护层的示意图。
图5是根据一个示例性实施例示出的半导体结构的制作方法中形成侧壁保护层和第二凹槽的示意图。
图6是根据一个示例性实施例示出的半导体结构的制作方法中形成轻掺杂区的示意图。
图7是根据一个示例性实施例示出的半导体结构的制作方法中形成第一初始氧化层的示意图。
图8是根据一个示例性实施例示出的半导体结构的制作方法中形成第一氧化层和第三凹槽的示意图。
图9是根据一个示例性实施例示出的半导体结构的制作方法中形成源漏区的示意图。
图10是根据一个示例性实施例示出的半导体结构的制作方法中形成第二初始牺牲层的示意图。
图11是根据一个示例性实施例示出的半导体结构的制作方法中形成第二牺牲层的示意图。
图12是根据一个示例性实施例示出的半导体结构的制作方法中形成栅极沟槽和支撑结构的示意图。
图13是根据一个示例性实施例示出的半导体结构的制作方法中形成初始多晶硅层的示意图。
图14是根据一个示例性实施例示出的半导体结构的制作方法中形成多晶硅层的示意图。
图15是根据一个示例性实施例示出的半导体结构的制作方法中形成初始导电层的示意图。
图16是根据一个示例性实施例示出的半导体结构的制作方法中形成导电层的示意图。
图17是根据一个示例性实施例示出的半导体结构的制作方法中形成初始隔离层的示意图。
图18是根据一个示例性实施例示出的半导体结构的制作方法中形成隔离层及栅极结构的示意图。
图19是根据一个示例性实施例示出的半导体结构的制作方法中形成填充区的示意图。
图20是根据一个示例性实施例示出的半导体结构的制作方法中形成第一光刻胶层的示意图。
图21是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
附图标记：
10、基底；20、介电层；
30、第一牺牲层；31第一初始牺牲层；
40、第一凹槽；50、第二光刻胶层；
60、支撑结构；61、侧壁保护层；
70、第二凹槽；80、栅极沟槽；
90、栅极结构；91、多晶硅层；
92、导电层；93、隔离层；
100、隔离侧墙；110、填充区；
120、第一光刻胶层；130、轻掺杂区；
140、第一氧化层；150、第三凹槽；
160、源漏区；610、初始侧壁保护层；
620、第二初始牺牲层；910、初始多晶硅层；
920、初始导电层；930、初始隔离层；
1401、第一初始氧化层。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
现有制作半导体结构的方法中，针对栅极结构的工艺制程中，容易使栅极结构的侧壁形成颈缩现象，导致半导体结构的性能大大降低，从而严重影响了产品良率。
针对上述技术问题，本公开实施例提供的半导体的制作方法及半导体结构，通过在栅极结构的两侧形成隔离侧墙，有效控制栅极结构两侧侧壁的形貌，防止栅极结构出现颈缩现象，从而有效提高产品良率和半导体结构的性能。
本公开示例性的实施例中提供了一种半导体结构的制作方法，如图1所示，图1示出了根据一示例性的实施例提供的半导体结构的制作方法的流程图，图2-图20为半导体结构的制作方法的各个阶段的示意图，下面结合图2-图20对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S100：提供基底。
步骤S110：在基底上形成多个支撑结构，多个支撑结构沿第一方向间隔设置，相邻的支撑结构之间围合成栅极沟槽。
步骤S120：在栅极沟槽内形成栅极结构，栅极结构的顶面与支撑结构的顶面平齐。
步骤S130：去除部分支撑结构，被保留下来的支撑结构构成间隔设置的两个隔离侧墙，两个隔离侧墙分别设置在相邻的栅极结构相对的侧壁上，并围合成填充区。
示例性地，如图2所示，在步骤S100中，基底10作为储存器的支撑部件，用于支撑设在其上的其他部件。基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅氧化合物中的一种或者多种。
在本实施例中，基底10可以是具有浅沟槽隔离结构的半导体基底，该半导体基底的材质可以包括二氧化硅。
在步骤S110中，如图2所示，可以通过原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺、旋涂法或其上述各个工艺形成的组合等工艺在基底10上形成依次层叠设置的介电层20和第一初始牺牲层31。
其中，介电层20可以是氧化物层，也可以由高K材料形成。当采用高K材料时，能够提高单位面积电容器的电容值，有利于提高载流子的迁移率，提高器件性能。高K材料例如可以为ZrOx、HfOx、ZrTiOx、RuOx、AlOx中的一种或多种材料组合。可采用原子层沉积工艺(Atomic layer deposition，ALD)来制备高K材料的介电层20，以保证介电层20的成膜质量和厚度均一性。
第一初始牺牲层31可以是通过旋涂法工艺在介电层20上所形成的旋涂碳层(SpinOn Carbon，SOC)。
而后，如图3所示，去除部分第一初始牺牲层31，被保留下来的第一初始牺牲层31构成第一牺牲层30，同时相邻的第一牺牲层30之间围合成第一凹槽40，第一凹槽40的底部暴露出介电层20的顶面。
在去除部分第一初始牺牲层31的过程中，可以通过在第一初始牺牲层31上形成第二光刻胶层50(如图2所示)，其中，第二光刻胶层50为正性光刻胶，通过曝光或显影刻蚀的方式在第二光刻胶层50上形成第二掩膜图案，以具有第二掩膜图案的第二光刻胶层50作为掩膜版，去除未被第二掩膜图案遮挡的第一牺牲层30，以形成多个间隔设置的第一凹槽40。
在第一凹槽40内形成支撑结构60。
示例性地，在第一凹槽40内形成支撑结构60的过程中，可以先在第一凹槽40的侧壁上形成侧壁保护层61，侧壁保护层61的顶面与第一牺牲层30的顶面平齐。此时，位于第一凹槽40内的两个侧壁之间的侧壁保护层61围合成第二凹槽70。
其中，在形成侧壁保护层61时，可以采用以下方法：
首先，在第一凹槽40的内壁上形成初始侧壁保护层610，该初始侧壁保护层610延伸至第一凹槽40的外部，并覆盖在第一牺牲层30的顶面上，初始侧壁保护层610可以是通过原子层堆积工艺沉积的一层氮化硅层，然后可以通过干法刻蚀除去位于第一凹槽40底部以及位于第一牺牲层30顶面上的初始侧壁保护层610，被保留下来的初始侧壁保护层610构成侧壁保护层61。
而后，可以通过原子层沉积工艺、化学气相沉积工艺和物理气相沉积工艺在第二凹槽70的内壁上形成第二初始牺牲层620，第二初始牺牲层620延伸至第二凹槽70的的外部，并覆盖在第一牺牲层30的顶面上。第二初始牺牲层620可以包括氧化物层。
可以通过等离子体刻蚀去除部分第二初始牺牲层620，以暴露出第一牺牲层30的顶面，被保留下来的第二初始牺牲层620构成第二牺牲层62。其中，第二牺牲层62和侧壁保护层61构成支撑结构60。多个支撑结构60沿第一方向间隔设置，其中，第一方向为图19中所示的X方向，相邻的支撑结构60之间围合成栅极沟槽80。
参照图12所示，通过干法刻蚀工艺去除被保留下来的第一牺牲层30，从而相邻的支撑结构60之间围合成栅极沟槽80。在本实施例中，可以通过通入氧气等刻蚀气体去除第一牺牲层30，即通入氧气去除旋涂碳层。
在一些实施例中，如图6至图9所示，在第二凹槽70形成以后，还可以在第二凹槽70的底部进行第一次离子注入，以在基底10内形成轻掺杂区130。需要说明的是，该轻掺杂区130可以是沿第二凹槽70底部朝向基底10方向的延伸线与基底10交界的位置处所形成的，并且可以是设在第二凹槽70底部相对设置的两个区域内。同时，第二凹槽70的侧壁上相对的侧壁保护层61之间的间隙可界定轻掺杂区130的形成轮廓，例如，沿垂直于基底10的顶面的纵截面为例，该轻掺杂区130的纵截面的形状可以包括与基底10顶面连接的方形段以及与方形段的下端连接的圆顶段。
在形成轻掺杂区130的第二凹槽70的内壁上，通过原子层沉积工艺形成一层第一氧化层140。位于第二凹槽70内的第一氧化层140围合成第三凹槽150。而后再第三凹槽150内填充第二初始氧化层，第二初始氧化层延伸至第三凹槽150的外部，并覆盖在第一牺牲层30的顶面上。第一氧化层140和第二初始氧化层的材质可以相同，也可以不相同，在本实施例中，第一氧化层140与第二初始氧化层的材质相同，且两者共同构成第二初始牺牲层620。
其中，在第一氧化层140的形成过程可以是，在第二凹槽70的内壁形成一层第一初始氧化层1401，第一初始氧化层1401延伸至第二凹槽70的外部，并覆盖在第一牺牲层30和侧壁保护层61的顶面上。而后通过干法刻蚀去除第二凹槽70底部、第一牺牲层30和侧壁保护层61顶部的第一初始氧化层1401，以暴露出介电层20的顶面以及第一牺牲层30和侧壁保护层61的顶面，被保留下来的第一初始氧化层1401构成第一氧化层140。
当形成第三凹槽150后，通过离子注入工艺对第三凹槽150的底部进行第二次离子注入，以在第三凹槽150的底部形成源漏区160。需要说明的是，该源漏区160可以是沿第三凹槽150底部朝向基底10方向的延伸线与基底10交界的位置处所形成的，并且可以是设在第二凹槽70底部相对设置的两个区域内。沿垂直于基底10的顶面的纵截面，源漏区160的纵截面面积大于轻掺杂区130的纵截面面积，同时，源漏区160在垂直于基底10顶面方向的截面上的投影区域与轻掺杂区130在垂直于基底10顶面方向的截面上的投影区域部分重合。
在步骤S120中，如图12所示，在栅极沟槽80内形成栅极结构90，栅极结构90的顶面与支撑结构60的顶面平齐。
在本实施例中，栅极结构90包括在栅极沟槽80内依次沉积而成的多晶硅层91、导电层92和隔离层93，多晶硅层91的顶面低于支撑结构60的顶面，导电层92的顶面低于支撑结构60的顶面，隔离层93的顶面与支撑结构60的顶面平齐。
其中，在形成多晶硅层91时，可以采用以下方法：
如图13至图18所示，可以通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在栅极沟槽80内沉积一层初始多晶硅层910，而后回刻去除部分初始多晶硅层910，使初始多晶硅层910的顶面低于支撑结构60的顶面，被保留下来的初始多晶硅层910构成多晶硅层91。
在形成导电层92时，可以通过以下方法：
通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在栅极沟槽80内的多晶硅层91上沉积一层初始导电层920，回刻去除部分初始导电层920，使初始导电层920的顶面低于支撑结构60的顶面，被保留下来的初始导电层920构成导电层92。在本实施例中，导电层92包括氮化钛层、钨层其中的至少一种。
再以原子层沉积工艺在导电层92上沉积一层初始隔离层930，回刻去除部分初始隔离层930，直至暴露出支撑结构60的顶面为止，被保留下来的初始隔离层930构成隔离层93。在本实施例中，隔离层93的材质可以氮化硅。
在步骤S130中，如图19所示，去除部分支撑结构60，被保留下来的支撑结构60构成间隔设置的两个隔离侧墙100，该两个隔离侧墙100分别设置在相邻的栅极结构90相对的侧壁上，并围合成填充区110。
其中，在去除部分支撑结构60的过程中，可以在隔离层93的顶面和支撑结构60的顶面上形成一层第三光刻胶层，通过曝光或显影刻蚀在第三光刻胶层上形成第三掩膜图案，以具有第三掩膜图案的第三光刻胶层为掩膜版，对部分支撑结构60进行刻蚀，并去除部分支撑结构60，直至暴露出介电层20的顶面。在本实施例中，去除的部分支撑结构60为第二牺牲层62，被保留下来的支撑结构60均为侧壁保护层61，即侧壁保护层61构成了隔离侧墙100。需要说明的是，隔离侧墙100还可以包括侧壁保护层61和部分第二牺牲层62，或者，参照图19中X方向所示，隔离侧墙还可以只包括部分厚度的侧壁保护层61。
在本实施例中，通过在栅极结构的两侧形成隔离侧墙，有效控制栅极结构两侧侧壁的形貌，防止栅极结构出现颈缩现象，从而有效提高产品良率和半导体结构的性能。
根据一个示例性的实施例，如图21所示，图21示出了根据本实施例提供的半导体结构的制备方法的流程图，其包括以下步骤：
步骤S200：提供基底。
步骤S210：在基底上形成多个支撑结构，多个支撑结构沿第一方向间隔设置，相邻的支撑结构之间围合成栅极沟槽。
步骤S220：在栅极沟槽内形成栅极结构，栅极结构的顶面与支撑结构的顶面平齐。
步骤S230：去除部分支撑结构，被保留下来的支撑结构构成间隔设置的两个隔离侧墙，两个隔离侧墙分别设置在相邻的栅极结构相对的侧壁上，并围合成填充区。
步骤S240：在填充区内形成第一光刻胶层，第一光刻胶层延伸至填充区的外部，并覆盖在栅极结构的顶面上。
示例性地，如图20所示，在步骤S240中，在填充区110内填充第一光刻胶层120，并使第一光刻胶层120的顶面覆盖在栅极结构90的顶面上，并超出栅极结构90的顶面预定高度，而后再进行后续阵列区的工序。
其中，需要说明的是，在本实施例中的步骤S200至步骤S230与上述实施例中的步骤S100至步骤S130相同，本实施例在此不再阐述。
如图20所示，本公开实施例还提供了一种半导体结构，该半导体结构由上述实施例中的半导体结构的制作方法制得。其中，本实施例中的半导体结构包括基底10、设在基底10的介电层20以及设在介电层20上间隔开设置的栅极结构90。其中，在每个栅极结构90的两侧均设置有隔离侧墙100，同时在基底10内设置有源漏区160，源漏区160可以是沿隔离侧墙100的底部朝向基底10方向的延伸线与基底10交界的位置处所形成的。
通过在栅极结构的两侧设置隔离侧墙，以有效控制栅极结构两侧侧壁的形貌，防止栅极结构出现颈缩现象，从而有效提高产品良率和半导体结构的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供基底；
在所述基底上形成多个支撑结构，所述多个支撑结构沿第一方向间隔设置，相邻的所述支撑结构之间围合成栅极沟槽；
在所述栅极沟槽内形成栅极结构，所述栅极结构的顶面与所述支撑结构的顶面平齐；
去除部分所述支撑结构，被保留下来的所述支撑结构构成间隔设置的两个隔离侧墙，两个所述隔离侧墙分别设置在相邻的所述栅极结构相对的侧壁上，并围合成填充区。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述在所述基底上形成多个支撑结构中，包括：
在所述基底上形成第一初始牺牲层；
去除部分所述第一初始牺牲层，被保留下来的所述第一初始牺牲层构成第一牺牲层，相邻的所述第一牺牲层之间围合成第一凹槽，所述第一凹槽暴露出所述基底的顶面；
在所述第一凹槽内形成所述支撑结构；
去除被保留下来的所述第一牺牲层。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
在所述基底上形成介电层；
在所述介电层上形成所述第一初始牺牲层。
4.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述在所述第一凹槽内形成所述支撑结构中，包括：
在所述第一凹槽的侧壁上形成侧壁保护层，位于所述第一凹槽内的侧壁保护层围合成第二凹槽；
在所述第二凹槽的内壁上形成第二初始牺牲层，所述第二初始牺牲层延伸至所述第二凹槽的外部，并覆盖在所述第一牺牲层的顶面上；
去除部分所述第二初始牺牲层，暴露出所述第一牺牲层的顶面，被保留下来的所述第二初始牺牲层构成第二牺牲层，其中，所述侧壁保护层构成所述隔离侧墙，所述第二凹槽构成所述填充区，所述第二牺牲层和所述侧壁保护层构成所述支撑结构。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述在所述第一凹槽的侧壁上形成侧壁保护层中，包括：
在所述第一凹槽的内壁上形成初始侧壁保护层，所述初始侧壁保护层延伸至所述第一凹槽的外部，并覆盖在所述第一牺牲层的顶面上；
去除所述第一凹槽底部和所述第一牺牲层顶面的所述初始侧壁保护层，被保留下来的所述初始侧壁保护层构成所述侧壁保护层。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述在所述第一凹槽的侧壁上形成侧壁保护层，位于所述第一凹槽内的所述侧壁保护层围合成第二凹槽中，包括:
在所述第二凹槽的底部进行第一次离子注入，以在所述基底内形成轻掺杂区，其中，所述第二凹槽的侧壁上相对的所述侧壁保护层之间的间隙界定所述轻掺杂区的形成轮廓。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
在所述第二凹槽的内壁上形成第一氧化层，位于所述第二凹槽内的所述第一氧化层围合成第三凹槽；
在所述第三凹槽内形成第二初始氧化层，所述第二初始氧化层延伸至所述第三凹槽的外部，并覆盖在所述第一牺牲层的顶面上，其中，所述第一氧化层和所述第二初始氧化层构成所述第二初始牺牲层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述在所述第二凹槽的内壁上形成第一氧化层中，包括：
在所述第二凹槽的内壁形成第一初始氧化层，所述第一初始氧化层延伸至所述第二凹槽的外部，并覆盖在所述第一牺牲层和所述侧壁保护层的顶面上；
去除所述第二凹槽底部、以及所述第一牺牲层和所述侧壁保护层顶部的所述第一初始氧化层，被保留下来的所述第一初始氧化层构成所述第一氧化层。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述在所述第二凹槽的内壁上形成第一氧化层，位于所述第二凹槽内的所述第一氧化层围合成第三凹槽中，包括：
在所述第三凹槽的底部进行第二次离子注入，形成源漏区。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述在所述栅极沟槽内形成栅极结构中，包括：
在所述栅极沟槽内形成多晶硅层，所述多晶硅层的顶面低于所述支撑结构的顶面；
在所述多晶硅层上形成导电层，所述导电层的顶面低于所述支撑结构的顶面；
在所述导电层上形成隔离层，所述隔离层的顶面与所述支撑结构的顶面平齐，其中，所述多晶硅层、所述导电层和所述隔离层构成所述栅极结构。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述在所述栅极沟槽内形成多晶硅层中，包括：
在所述栅极沟槽内形成初始多晶硅层；
去除部分所述初始多晶硅层，被保留下来的所述初始多晶硅层构成所述多晶硅层。
12.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述在所述多晶硅层上形成导电层中，包括：
在所述多晶硅层上形成初始导电层；
去除部分所述初始导电层，被保留下来的所述初始导电层构成所述导电层。
13.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述在所述导电层上形成隔离层中，包括：
在所述导电层上形成初始隔离层；
去除部分所述初始隔离层，并暴露出所述支撑结构的顶面，被保留下来的所述初始隔离层构成所述隔离层。
14.根据权利要求1-13任一项所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
在所述填充区内形成第一光刻胶层，所述第一光刻胶层延伸至所述填充区的外部，并覆盖在所述栅极结构的顶面上。
15.一种半导体结构，其特征在于，通过权利要求1-14任一项所述半导体结构制作方法制得。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110926564.8A CN115706053A (zh) | 2021-08-12 | 2021-08-12 | 半导体结构的制作方法及半导体结构 |
| PCT/CN2021/116946 WO2023015642A1 (zh) | 2021-08-12 | 2021-09-07 | 半导体结构的制作方法及半导体结构 |
| US17/647,740 US20230050925A1 (en) | 2021-08-12 | 2022-01-12 | Method of manufacturing semiconductor structure and semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110926564.8A CN115706053A (zh) | 2021-08-12 | 2021-08-12 | 半导体结构的制作方法及半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115706053A true CN115706053A (zh) | 2023-02-17 |
Family
ID=85180971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110926564.8A Pending CN115706053A (zh) | 2021-08-12 | 2021-08-12 | 半导体结构的制作方法及半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN115706053A (zh) |
| WO (1) | WO2023015642A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116031145B (zh) * | 2023-03-27 | 2023-06-30 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法及半导体结构 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103915321A (zh) * | 2013-01-06 | 2014-07-09 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| CN105575908B (zh) * | 2014-10-15 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US10332983B1 (en) * | 2018-03-26 | 2019-06-25 | International Business Machines Corporation | Vertical field-effect transistors including uniform gate lengths |
| EP3651189A1 (en) * | 2018-11-08 | 2020-05-13 | IMEC vzw | A method for producing a gate cut structure on an array of semiconductor fins |
| US10651173B1 (en) * | 2018-11-29 | 2020-05-12 | Globalfoundries Inc. | Single diffusion cut for gate structures |
| CN111211134B (zh) * | 2020-01-14 | 2023-02-03 | 长江存储科技有限责任公司 | 一种3d存储器及其制造方法 |
-
2021
- 2021-08-12 CN CN202110926564.8A patent/CN115706053A/zh active Pending
- 2021-09-07 WO PCT/CN2021/116946 patent/WO2023015642A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023015642A1 (zh) | 2023-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |