CN116031145B - 一种半导体结构的制备方法及半导体结构 - Google Patents

Abstract

本公开实施例提供了一种半导体结构的制备方法及半导体结构，其中，方法包括：提供包括第一掩膜层的基底，并在第一掩膜层中形成第一开口。形成第一介质层，第一介质层覆盖第一开口的侧壁及底部，并覆盖第一掩膜层的顶表面；形成填充层，填充层至少填充第一开口并覆盖第一介质层的顶表面；执行刻蚀工艺，以形成第二开口。

Description

一种半导体结构的制备方法及半导体结构

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构的制备方法及半导体结构。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，DRAM）作为一种重要的半导体器件，其可用来作为电子装置运算时的数据存储或储存程序，以进行数据处理。然而，随着动态随机存取存储器（Dynamic Random Access Memory，DRAM）不断朝着小型化、高集成度的方向发展，在动态随机存取存储器（Dynamic Random Access Memory，DRAM）的制备过程中，仍存在许多降低半导体器件的性能的因素。

发明内容

本公开实施例提供了一种半导体结构的制备方法，所述制备方法包括：

提供基底，所述基底包括第一掩膜层；

刻蚀所述第一掩膜层，以在所述第一掩膜层中形成第一开口；

形成第一介质层，所述第一介质层覆盖所述第一开口的侧壁及底部，并覆盖所述第一掩膜层的顶表面；

形成填充层，所述填充层至少填充所述第一开口并覆盖所述第一介质层的顶表面；

执行刻蚀工艺，去除至少部分所述填充层、至少部分所述第一介质层及部分所述第一掩膜层，以形成第二开口。

在一些实施例中，提供基底，包括：

提供衬底，所述衬底至少包括核心区；

在所述衬底上形成晶体管结构，所述晶体管结构至少位于所述核心区；

形成导电结构及位于所述导电结构上的目标层，所述导电结构用于连接所述晶体管结构和所述目标层；

形成位于所述目标层上方的第一掩膜层。

在一些实施例中，形成所述第二开口之后，还包括：

以所述第一掩膜层为掩膜刻蚀所述目标层。

在一些实施例中，在形成所述目标层之后，形成所述第一掩膜层之前，所述制备方法还包括：

形成第二掩膜层，所述第二掩膜层覆盖所述目标层。

在一些实施例中，在形成所述第二开口之后，所述制备方法，还包括：

以所述第一掩膜层为掩膜，刻蚀位于所述第二开口下方的所述第二掩膜层，以在所述第二掩膜层中形成第四开口。

在一些实施例中，在形成所述第一掩膜层之后，刻蚀所述第一掩膜层之前，所述制备方法还包括：

在所述第一掩膜层上形成第一掩膜图案；

在所述第一掩膜层中形成所述第一开口，包括：

以所述第一掩膜图案为掩膜刻蚀所述第一掩膜层，以在所述第一掩膜层中形成第一开口；其中，部分所述第一开口在所述衬底上的正投影位于所述导电结构在所述衬底上的正投影的至少一侧。

在一些实施例中，所述第一开口的数量为多个，在形成所述填充层之后，执行所述刻蚀工艺之前，所述制备方法还包括：

在所述填充层上形成第二掩膜图案，所述第二掩膜图案暴露相邻两个第一开口之间的部分区域；

执行刻蚀工艺，包括：

以所述第二掩膜图案为掩膜刻蚀所述填充层，以形成第三开口，所述第三开口暴露出所述第一介质层；

去除所述第二掩膜图案；

刻蚀位于所述第三开口下方的第一介质层和第一掩膜层以形成所述第二开口，所述第二开口位于相邻两个第一开口之间的部分区域。

在一些实施例中，在形成所述第二开口之后，所述制备方法还包括：

去除所述填充层，并去除位于所述第一开口侧壁、底部及位于所述第一掩膜层顶表面的所述第一介质层。

在一些实施例中，在形成所述填充层之后，执行所述刻蚀工艺之前，所述制备方法还包括：

在所述填充层上形成第二掩膜图案，所述第二掩膜图案暴露出至少部分所述第一开口所在的区域以及相邻两个第一开口之间的部分区域；

执行刻蚀工艺，包括：

以所述第二掩膜图案为掩膜刻蚀所述填充层，以形成第三开口，所述第三开口暴露出所述第一介质层，并暴露出位于所述第一开口的部分所述填充层；

去除所述第二掩膜图案；

执行刻蚀工艺，去除位于所述第三开口下方的所述填充层、第一掩膜层和部分所述第一介质层，以形成初始第二开口；

去除保留的所述第一介质层以形成所述第二开口，所述第二开口在所述衬底上的正投影与所述第一开口在所述衬底上的正投影存在重叠区。

在一些实施例中，执行刻蚀工艺，包括：

去除位于所述第一掩膜层顶表面暴露的所述第一介质层，保留位于所述第一开口侧壁及底部的所述第一介质层；

去除暴露的所述第一掩膜层并去除位于所述第一开口中的所述填充层，以形成所述初始第二开口。

本公开实施例还提供了一种半导体结构，所述半导体结构包括：

衬底；

位于所述衬底上的目标结构，所述目标结构之间设置有第一沟槽和第二沟槽；

位于所述衬底上的隔离结构，所述隔离结构包括位于第一沟槽的第一隔离图形及位于第二沟槽的第二隔离图形，所述第一隔离图形沿第一方向延伸且沿第二方向间隔排布，所述第二隔离图形桥接相邻两个所述第一隔离图形；

其中，沿所述第二方向上，所述相邻两个所述第一隔离图形在所述第二隔离图形对应的桥接区域的相背侧壁的间距，等于所述相邻两个所述第一隔离图形在非桥接区域的相背侧壁的间距。

本公开实施例还提供了一种半导体结构，所述半导体结构包括：

衬底；

目标层，所述目标层位于所述衬底上方；

位于所述目标层上的第一掩膜层，所述第一掩膜层中设置有第一开口和初始第二开口，至少部分所述初始第二开口在所述衬底上的正投影与所述第一开口在所述衬底上的正投影存在重叠区；

第一介质层，所述第一介质层覆盖所述第一开口的侧壁和底部。

在一些实施例中，所述第一开口沿第一方向延伸，所述初始第二开口沿第二方向延伸，所述第一方向垂直于所述第二方向，所述初始第二开口沿所述第二方向的宽度与所述第一开口沿所述第二方向的宽度的比值大于3。

本公开实施例所提供半导体结构的制备方法及半导体结构，其中，所述制备方法包括：提供基底，所述基底包括第一掩膜层；刻蚀所述第一掩膜层，以在所述第一掩膜层中形成第一开口；形成第一介质层，所述第一介质层覆盖所述第一开口的侧壁及底部，并覆盖所述第一掩膜层的顶表面；形成填充层，所述填充层至少填充所述第一开口并覆盖所述第一介质层的顶表面；执行刻蚀工艺，去除至少部分所述填充层、至少部分所述第一介质层及部分所述第一掩膜层，以形成第二开口。可以理解的，为获得符合期望的掩膜图案，第一掩膜层可能要经过多次的刻蚀工艺才能获得最终符合预期的图案结构。在本公开实施例中，在形成第一开口之后，于第一开口的侧壁、底部及第一掩膜层的顶表面上形成了第一介质层的做法，有利于防止后续刻蚀工艺进行时，对被第一开口暴露出来的第一掩膜层的侧壁及位于第一掩膜层下方的其他材料层产生不利的损坏或损伤，从而可以在第一掩膜层的图案往下转移的后续工艺中获得边缘光滑、结构完整的目标结构，进而可有效提高最终获得的半导体结构的性能。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的制备方法的流程框图；

图2为本公开实施例提供的基底在制备过程中的结构示意图之一；

图3为本公开实施例提供的基底在制备过程中的结构示意图之二；

图4为本公开实施例提供的基底在制备过程中的结构示意图之三；

图5为本公开实施例提供的基底在制备过程中的结构示意图之四；

图6为本公开实施例提供的半导体结构在制备过程中的结构示意图之一；

图7为本公开实施例提供的半导体结构在制备过程中的结构示意图之二；

图8为本公开实施例提供的半导体结构在制备过程中的结构示意图之三；

图9为本公开实施例提供的半导体结构在制备过程中的结构示意图之四；

图10为本公开实施例提供的半导体结构在不同位置处形成第二开口时的工艺流程图之一；

图11为本公开实施例提供的半导体结构在不同位置处形成第二开口时的工艺流程图之二；

图12为本公开实施例提供的半导体结构在不同位置处形成第二开口时的工艺流程图之三；

图13为本公开实施例提供的半导体结构在不同位置处形成第二开口时的工艺流程图之四；

图14为图13中所示的半导体结构的俯视示意图；

图15为本公开实施例提供的半导体结构在不同位置处刻蚀目标层时的工艺流程图之一；

图16为本公开实施例提供的半导体结构在不同位置处刻蚀目标层时的工艺流程图之二；

图17为本公开实施例提供的半导体结构在形成隔离结构后的结构示意图；

图18为图17所示的半导体结构的俯视示意图。

实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在半导体结构如动态随机存取存储器中，导电线结构是非常重要的组成部分，其常用来在位于不同层的功能结构之间形成电连接。在常规操作，通常采用先形成导电材料层，接着在导电材料层上形成预期的图案结构，这些图案结构经过层层的向下转移后最终可在导电材料层上获得所期望的导电线结构。

然而，在具体的形成导电线结构的工艺过程中，仍存在许多不利因素，这些不利因素极易造成最终获得的导电线结构出现边缘缺失、结构不完整甚至接触不良的情况出现，影响着最终获得的半导体结构电性能的正常发挥。

基于此，提出了本公开实施例的以下技术方案：

本公开实施例提供了一种半导体结构的制备方法，如图1所示，制备方法包括了如下几个步骤：

步骤S101：提供基底，基底包括第一掩膜层；

步骤S102：刻蚀第一掩膜层，以在第一掩膜层中形成第一开口；

步骤S103：形成第一介质层，第一介质层覆盖第一开口的侧壁及底部，并覆盖第一掩膜层的顶表面；

步骤S104：形成填充层，填充层至少填充第一开口并覆盖第一介质层的顶表面；

步骤S105：执行刻蚀工艺，去除至少部分填充层、至少部分第一介质层及部分第一掩膜层，以形成第二开口。

可以理解的，为获得符合期望的掩膜图案，第一掩膜层可能要经过多次的刻蚀工艺才能获得最终符合预期的图案结构。在本公开实施例中，在形成第一开口之后，于第一开口的侧壁、底部及第一掩膜层的顶表面上形成了第一介质层的做法，有利于防止后续刻蚀工艺进行时，对被第一开口暴露出来的第一掩膜层的侧壁及位于第一掩膜层下方的其他材料层产生不利的损坏或损伤，从而可以在第一掩膜层的图案往下转移的后续工艺中获得边缘光滑、结构完整的目标结构，进而可有效提高最终获得的半导体结构的性能。

应该理解的是，虽然图1中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。

图2至图5为本公开实施例提供的基底在制备过程中的结构示意图；图6至图9为本公开实施例提供的半导体结构在制备过程中的结构示意图；图10至图13为本公开实施例提供的半导体结构在不同位置处形成第二开口时的工艺流程图；其中，（1）图为本公开实施例提供的半导体结构在其中一个位置处形成第二开口时的工艺流程图，（2）图为本公开实施例提供的半导体结构在另一个位置处形成第二开口时的工艺流程图；图14为图13中所示的半导体结构的俯视示意图；其中，（1）图为对应图13中的（1）图提供的半导体结构的俯视示意图，（2）图为对应图13中的（2）图提供的半导体结构的俯视示意图；图15和图16为本公开实施例提供的半导体结构在不同位置处刻蚀目标层时的工艺流程图；其中，（1）图为本公开实施例提供的半导体结构在其中一个位置处刻蚀目标层时的工艺流程图，（2）图为本公开实施例提供的半导体结构在另一个位置处刻蚀目标层时的工艺流程图；图17为本公开实施例提供的半导体结构在形成隔离结构后的结构示意图；其中，（1）图为本公开实施例提供的半导体结构在其中一个位置处在形成隔离结构后的结构示意图，（2）图为本公开实施例提供的半导体结构在另一个位置处在形成隔离结构后的结构示意图；图18为图17所示的半导体结构的俯视示意图；其中，（1）图为对应图17中的（1）图提供的半导体结构的俯视示意图，（2）图为对应图17中的（2）图提供的半导体结构的俯视示意图。

下面结合附图对本公开实施例提供的半导体结构的制备方法再作进一步详细的说明。

首先，执行步骤S101，如图2至图5所示，提供基底20，基底20包括第一掩膜层11。

在一些实施例中，提供基底20，包括：

提供衬底10，衬底10至少包括核心区21；

在衬底10上形成晶体管结构T，晶体管结构T至少位于核心区21；

形成导电结构15及位于导电结构15上的目标层12，导电结构15用于连接晶体管结构T和目标层12；

形成位于目标层12上方的第一掩膜层11。

这里，衬底可以为半导体衬底；半导体衬底的材料具体包括单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底等）、或III-V化合物半导体材料（例如为氮化镓（GaN）衬底、砷化镓（GaAs）衬底、磷化铟（InP）衬底等）、或II-VI化合物半导体材料、或有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底为硅衬底。

可选的，衬底除包含核心区外，还可以包含其他区域，包括但不限于外围区、阵列区等。但不限于此，在实际操作中衬底还可以包含除上述区域外的其他区域，具体的，可根据实际情况来确定，在此不做具体限制。

继续参考图5所示，可以看出，在一些实施例中，晶体管结构T可包含栅极（图未标识）、位于栅极（图未标识）下方的栅极氧化层（图未标识）及位于栅极（图未标识）两侧的两个源/漏区（图未标识）。

可选的，在一些具体的实施例中，导电结构15可位于晶体管结构T的两个源/漏区上。

在实际操作中，导电结构15的材料包括但不限于导电材料，例如：诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合，在一些具体的实施例中，导电结构15的材料可以为钨或者氮化钛等。

可选的，目标层12的材料可以与导电结构15的材料相同。但不限于此，目标层12的材料也可以不同于导电结构15所包含的材料。在一些具体的实施例中，目标层12的材料可以包括钨。下面将以目标层12的材料包含导电材料的情况来对本公开实施例提供的制备方法做进一步详细的介绍。

需要说明的是，目标层的材料包括导电材料的情况仅为本公开实施例提供的制备方法的一种可能的实施方式的举例，并非为本公开应用场景的唯一限定。在实际操作中，目标层的材料还可以为其他类型的材料，当位于目标层上的掩膜层中掩膜图案的获得需要经过多次刻蚀工艺，且该过程中掩膜层及其周围的材料容易受到损伤的情况时，均可采用本公开实施例提供的方法对这些材料进行有效的保护，以提高最终获得的目标结构及包含该目标结构的半导体结构的性能。

继续参考图5所示，可以看出，在一些实施例中，在形成目标层12之后，形成第一掩膜层11之前，制备方法还包括：

形成第二掩膜层14，第二掩膜层14覆盖目标层12。

在一些实施例中，如图5所示，形成第二掩膜层14，包括：

形成第一子层141，第一子层141覆盖目标层12的表面；

形成第二子层142，第二子层142覆盖第一子层141的表面；其中，第一子层141和第二子层142构成第二掩膜层14。

这里，第一子层141的材料包括但不限于先进图膜（Advanced Patterning Film，APF）材料等，第二子层142的材料包括但不限于氮氧化物，例如，氮氧化硅等，但不限于此，在一些实施例中，第一子层141和第二子层142的材料还可以为其他适合的材料，在此不做具体限制。

可以理解的，在本公开实施例中，通过在目标层12和第一掩膜层11之间形成第二掩膜层14的做法，为第一掩膜层11最终获得的图案结构向下转移的过程中，进行多次转移提供了有利条件，有助于最终在目标层12获得的图案结构精度的提高。

接着，执行步骤S102，如图6和图7所示，刻蚀第一掩膜层11，以在第一掩膜层11中形成第一开口H1。

在一些实施例中，在形成第一掩膜层11之后，刻蚀第一掩膜层11之前，制备方法还包括：

在第一掩膜层11上形成第一掩膜图案M1；

在第一掩膜层11中形成第一开口H1，包括：

以第一掩膜图案M1为掩膜刻蚀第一掩膜层11，以在第一掩膜层11中形成第一开口H1；其中，部分第一开口H1在衬底10上的正投影位于导电结构15在衬底10上的正投影的至少一侧。

可选的，第一掩膜图案M1的材料可以包括光刻胶材料，但不限于此，第一掩膜图案M1的材料也可以为其他材料，具体可根据实际情况灵活选择，在此不做具体限定。

可以理解的，当第一开口H1在衬底10上的正投影位于导电结构15在衬底10上的正投影的至少一侧时，由于导电结构15在衬底10上的正投影会落入两个源/漏区在衬底10上的正投影限定范围内，因此，在一些实施例中，第一开口H1在衬底10上的正投影可以位于晶体管结构T在衬底10上的正投影的两侧。当衬底10中包含多个晶体管结构T且多个晶体管结构T之间无需进行电连接时，经第一开口H1向下转移至目标层12形成的目标结构16（具体请参考图16）即可实现多个晶体管结构T之间的电连接处于彼此断开的状态，有助于实现多个晶体管结构T分别处于不同工作状态的需求。

但不限于此，在实际操作中，由于第一开口H1可以在衬底10上的多个位置均有分布，当第一开口H1形成在衬底10上的位置发生变化时，第一开口H1和晶体管结构T之间在衬底10上的正投影之间的对应关系也可以为其他情况，具体的，操作者可根据需求进行调整，在此不做具体限定。

接下来，执行步骤S103，如图8所示，形成第一介质层13，第一介质层13覆盖第一开口H1的侧壁及底部，并覆盖第一掩膜层11的顶表面。

在一些实施例中，第一介质层13的材料包括但不限于氮化物材料，可选的，第一介质层13的材料可以包括氮化硅。但不限于此，在一些其他的实施例中，第一介质层13的材料还可以为其他可能的组成，只要能在后续工艺过程中对被第一开口H1暴露出来的第一掩膜层11及位于第一掩膜层11下方的材料层产生保护作用的材料都可用来作为第一介质层13的材料。在实际操作中，可根据需求和具体情况来进行灵活选择，在此不做具体限制。

在实际操作中，第一介质层13的形成可以使用一种或多种薄膜沉积工艺形成；具体地，薄膜沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。

在该实施例中，在形成第一开口H1之后，分别在第一开口H1的侧壁、底部及第一掩膜层11的顶表面上均形成第一介质层13的方式，有利于防止后续形成第二开口H2时的刻蚀工艺过程中，对被第一开口H1暴露出来的第一掩膜层11的侧壁及位于第一掩膜层11下方的其他材料层（例如第二掩膜层14）产生不利的损坏或损伤，从而可以在第一掩膜层11的图案往下转移的后续工艺中获得边缘光滑、结构完整的目标结构16（具体请参考图16），进而可有效提高最终获得的半导体结构的性能。尤为重要的是，当目标结构16（具体请参考图16）为具有导电功能的结构且该结构具有光滑边缘及完整结构时，最终获得的半导体结构便可获得优良的接触性能及较小的接触电阻，有利于半导体结构导电性能的提高及功耗的降低。

另外，在该实施例中，由于第一介质层13的形成可对被第一开口H1暴露出来的第一掩膜层11及位于第一掩膜层11下方的第二掩膜层14产生良好的保护作用，使得在设计后续将要形成的第二开口H2（尤其是第二开口H2可能与第一开口H1存在交叠）时，设计者在思维层面上可以挣脱因两开口之间存在交叠而导致损伤产生的顾虑，从而实现第二开口H2在设计尺寸、公差范围或其他数值方面的考量可以具有更大的裕度或具有更宽的选择范围。因此，第一介质层13的形成有利于打开目标结构图案设计及位于其上方的各掩膜层中图案设计时的窗口，而这些窗口的打开则有利于提高实际制备出的半导体结构的良率和可靠性。

在一些实施例中，第一介质层13的厚度范围在1nm至4nm之间（包括端点值）。可选的，第一介质层13的厚度范围可以为1.5nm、2nm、2.5nm、3nm、3.5nm、3.8nm等。

但不限于此，在一些其他实施例中，第一介质层13的厚度范围还可以为其他合适的数值，具体可根据实际情况进行确定，在此不做具体限定。

然后，执行步骤S104，如图9所示，形成填充层17，填充层17至少填充第一开口H1并覆盖第一介质层13的顶表面。

可选的，在形成填充层17之后，制备方法还可以包括：形成抗反射层（图未标识），抗反射层（图未标识）覆盖填充层17的表面。

在一些实施例中，填充层17的材料包括但不限于旋涂硬掩膜层，旋涂硬掩膜层可以包括非晶碳层或非晶硅层等。

但不限于此，填充层17也可以为其他合适的材料，在此不做具体限制，可根据需求灵活选择。

可选的，抗反射层（图未标识）的材料包括但不限于氮氧化物，例如，氮氧化硅等，但不限于此，在一些实施例中，抗反射层（图未标识）的材料还可以为其他适合的材料。

可以理解的，由于半导体结构中通常设置有较多数量的功能结构（包括但不限于N型晶体管结构、P型晶体管结构、电阻结构及电容结构等），且多个功能结构之间的电连接关系在位于衬底10的不同区域和不同位置处的表现可能并不相同，这便要求在目标层12中最终获得的各个目标结构16（包括但不限于图16所示的结构）中的至少部分需要表现为不同的形貌。因此，在形成位于第一掩膜层11中的图案结构过程中通常需要经过多步刻蚀的操作，而且在至少部分不同位置处所形成的图案结构需要存在一定的差异。

事实上，在位于衬底10不同区域和不同位置处的目标结构16（包括但不限于图16所示的结构）之间除形貌差异外，还可能存在其他差异，例如分布密度的差异等，在此不一一列举。

因此，本公开实施例提供的半导体结构还提供了在不同位置处（也适用于在不同区域的情况）获得不同目标结构16（包括但不限于图16所示的结构）的制备方法。在后面的步骤中，将结合附图对获得不同目标结构16（包括但不限于图16所示的结构）的方法做进一步详细的说明。需要说明的是，这些描述仅为本公开实施例一种可能的实施方式的举例，并非为本公开实施例应用场景的唯一限定。

最后，执行步骤S105，如图10至图14所示，执行刻蚀工艺，去除至少部分填充层17、至少部分第一介质层13及部分第一掩膜层11，以形成第二开口H2。

在本公开一个实施例中，如图10、图11及图12中的（1）图所示，在半导体结构的其中一个位置处，第一开口H1的数量为多个，在形成填充层17之后，执行刻蚀工艺之前，制备方法还包括：

在填充层17上形成第二掩膜图案M2，第二掩膜图案M2暴露相邻两个第一开口H1之间的部分区域；

执行刻蚀工艺，包括：

以第二掩膜图案M2为掩膜刻蚀填充层17，以形成第三开口H3，第三开口H3暴露出第一介质层13；

去除第二掩膜图案M2；

刻蚀位于第三开口H3下方的第一介质层13和第一掩膜层11以形成第二开口H2，第二开口H2位于相邻两个第一开口H1之间的部分区域。

可选的，在另一些实施例中，在形成第三开口H3之后，形成第二开口H2时，也可以采用以第二掩膜图案M2为掩膜，通过刻蚀位于第三开口H3下方的第一介质层13和第一掩膜层11的方式来形成第二开口H2。此时，在获得第二开口H2之后，执行将第二掩膜图案M2去除的工艺即可。

在实际操作中，可根据具体需求，例如：方便工艺执行或者兼顾其他工艺步骤等角度来选择第二开口H2的形成方式，在此不做具体限制。

在一些实施例中，如图13和图14中的（1）图所示，在形成第二开口H2之后，制备方法还包括：

去除填充层17，并去除位于第一开口H1侧壁、底部及位于第一掩膜层11顶表面的第一介质层13。

在该实施中，第一开口H1和第二开口H2具有相同的延伸方向。这里，第一开口H1和第二开口H2可以均沿第一方向延伸，第一方向为平行于衬底10平面的方向。

此时，当以该实施例提供的第一掩膜层11为掩膜继续往下刻蚀至目标层12时，位于单个晶体管结构T上的两个导电结构15的中间区域上方的部分目标层12会被去除掉，最终可使位于单个晶体管结构T上的两个导电结构15之间保持彼此电隔离的状态。可选的，除位于两个导电结构15的中间区域上方的部分目标层12会被去除外，位于两个导电结构15两侧且远离中间区域的位置上方的部分目标层12也可进行去除，如此，当上述晶体管结构T周围还存在其他功能结构（包括但不限于晶体管结构）时，导电结构15和这些功能结构之间也可保持电隔离的状态。

但不限于此，在一些其他的实施例中，第一开口H1和第二开口H2的延伸方向也可以不同，例如，在一些实施中，第一开口H1和第二开口H2的延伸方向之间还可以为相互垂直的关系，又或者第一开口H1延伸的方向和第二开口H2延伸的方向之间可以存在一定夹角。

下面将详细介绍第一开口H1和第二开口H2的延伸方向之间为相互垂直的关系的情况。可以理解的，对于其他情况，例如第一开口H1延伸的方向和第二开口H2延伸的方向之间呈一定夹角的情况也可根据下述的实施方式通过些许调整或整合的方法来获得。

在本公开另一些实施例中，如图10、图11、图12、图13及图14中的（2）图所示，在半导体结构的另一个位置处，在形成填充层17之后，执行刻蚀工艺之前，制备方法还包括：

在填充层17上形成第二掩膜图案M2，第二掩膜图案M2暴露出至少部分第一开口H1所在的区域以及相邻两个第一开口H1之间的部分区域（如图10中的（2）图所示）；

执行刻蚀工艺，包括：

以第二掩膜图案M2为掩膜刻蚀填充层17，以形成第三开口H3，第三开口H3暴露出第一介质层13，并暴露出位于第一开口H1的部分填充层17（如图11中的（2）图所示）；

去除第二掩膜图案M2（如图12中的（2）图所示）；

执行刻蚀工艺，去除位于第三开口H3下方的填充层17、第一掩膜层11和部分第一介质层13，以形成初始第二开口H2a（如图12中的（2）图所示）；

去除保留的第一介质层13以形成第二开口H2，第二开口H2在衬底10上的正投影与第一开口H1在衬底10上的正投影存在重叠区（如图13及图14中的（2）图所示）。

可选的，在另一些实施例中，在形成第三开口H3之后，形成初始第二开口H2a时，也可以采用以第二掩膜图案M2为掩膜，通过刻蚀位于第三开口H3下方的填充层17、第一掩膜层11和部分第一介质层13的方式来形成初始第二开口H2a。此时，在获得初始第二开口H2a之后，执行将第二掩膜图案M2去除的工艺即可。

但不限于此，可以理解的，在一些实施例中，当填充层17和第二掩膜图案M2之间还包含其他掩膜层时，在去除第二掩膜图案M2之后，刻蚀填充层17、第一掩膜层11和部分第一介质层13时还可采用以其他掩膜层为掩膜的方式来形成初始第二开口H2a。

在实际操作中，可根据具体需求，例如：方便工艺执行或者兼顾其他工艺步骤等角度来选择初始第二开口H2a的形成方式，具体可根据需求灵活选择，在此不做具体限制。

继续参考图13及图14中的（2）图，可以看出，第一开口H1沿第一方向延伸，第二开口H2沿第二方向延伸，第一方向垂直于第二方向。

可以理解的，当第一开口H1和第二开口H2所包含的图案继续往下转移至目标层12时，经第一开口H1向下转移形成的第一沟槽T1（具体请参考图18）可以在第一方向上将目标层12切成多个部分，而经第二开口H2向下转移形成的第二沟槽T2（具体请参考图18）可以在第二方向上将目标层12切成多个部分。

继续参考图12中的（2）图，可以看出，在一些实施例中，执行刻蚀工艺，包括：

去除位于第一掩膜层11顶表面暴露的第一介质层13，保留位于第一开口H1的侧壁及底部的第一介质层13；

去除暴露的第一掩膜层11并去除位于第一开口H1中的填充层17，以形成初始第二开口H2a。

从图12中的（1）图和（2）图，可以看出，在形成（1）图中的第二开口H2或（2）图中的初始第二开口H2a之后，原先覆盖第一开口H1侧壁及底部区域中的第一介质层13依然存在，这便意味着在刻蚀形成第二开口H2或初始第二开口H2a的过程中，刻蚀液或刻蚀气体不会对位于第一开口H1侧壁的第一掩膜层11及位于第一开口H1底部的其他材料层，例如第二掩膜层14产生腐蚀或损伤，为后续形成在目标层12中的目标结构16（具体请参考图16）保持边缘光滑、结构完整的状态提供了有利条件。

需要说明的是，虽然在两个位置处的处理方式不一样，且在图10、图11、图12、图13及图14中分别采用（1）图和（2）图来对应两位置处的具体操作，但在具体执行过程中，两位置处的操作可以在同一步骤中实现，不会增加额外的操作步骤和复杂度，可有效节约半导体结构的制备时间并提高生产效率。

可以理解的，在上述任一实施例中，在形成第二开口H2或者形成初始第二开口H2a之后，去除第一介质层13采用的工艺包括湿法刻蚀工艺。

在一些实施例中，执行湿法刻蚀工艺时，第一介质层13和第一掩膜层11的去除选择比大于50。

而在此之前的其他步骤中，可选的，去除第一介质层13的工艺可以包括干法去除工艺。但不限于此，这些工艺也可以为湿法刻蚀工艺。

可选的，在实际操作中，关于在各步骤中去除第一介质层13的工艺方式可以选择干法去除工艺或湿法刻蚀工艺中的任意一种或其组合，具体可根据实际情况进行选择，在此不做具体限制。

可以看出，无论是湿法刻蚀工艺还是干法去除工艺来去除第一介质层13的方式，都属于较成熟的工艺方式，并不会增加半导体结构制备过程中的困难及风险程度，且可与制备过程中的其他工艺具有较好的兼容性。因此，本公开实施例中第一介质层的引入，在一方面可有利于最终获得的半导体结构具有较好的性能；同时，在另一方面又不会对半导体结构的制备过程产生任何不良影响。

需要说明的是，在半导体结构的多个位置处形成第二开口H2的实施例中，即图10、图11、图12、图13及图14中的（1）图和（2）图所示的半导体结构中，位于衬底10和目标层12之间的结构示出的为晶体管结构T，但这些附图仅仅是本公开实施例提供的半导体结构中一种可能的实施例方式的举例，并非为本公开实施例实际应用场景的唯一限定。事实上，位于衬底10和目标层12之间的结构还可以为其他功能结构（包括但不限于电容、电阻、导电结构或其他结构等），在此不一一列举，操作者可根据实际情况进行灵活选择，在此不做具体限定。

在一些实施例中，如图15和图16所示，在形成第二开口H2之后，制备方法还包括：

以第一掩膜层11为掩膜刻蚀目标层12。

可选的，可通过将第一掩膜层11的图案先转移至第二掩膜层14中，然后再将形成在第二掩膜层14中的图案继续向下转移的方式来达到刻蚀目标层12的目的。下面将结合附图对该实施过程进行进一步详细的描述。

首先，在一些实施例中，如图15中的（1）图和（2）图所示，在形成第二开口H2之后，制备方法，还包括：

以第一掩膜层11为掩膜，刻蚀位于第二开口H2下方的第二掩膜层14，以在第二掩膜层14中形成第四开口H4。

接着，在一些实施例中，如图16中的（1）图和（2）图所示，在形成第四开口H4之后，制备方法还包括：

以第二掩膜层14为掩膜，刻蚀位于第四开口H4下方的目标层12，以在目标层12中形成目标结构16。

虽然在本公开实施例提供的制备方法中，第一掩膜层11经过多次刻蚀之后才获得最终向下转移的图案，但由于在本公开实施例中在形成第一开口H1之后，在第一开口H1的侧壁及底部引入了第一介质层13的缘故，使得多次刻蚀过程并未对最初被第一开口H1暴露出第一掩膜层11侧壁及底部的材料造成损伤或缺失，进而可以使最终获得的目标结构16在获得完整结构的同时还具有光滑无缺损的边缘，可有效提高最终获得的半导体结构的性能。

特别是在图16中的（2）图所示的半导体结构中，与（1）图相比，（2）图中结构的困难点在于所形成的第二开口H2和第一开口H1存在交叠区的情况，即便如此，由于第一介质层13发挥了较好的保护作用，使得最终获得的目标结构16同样可以在获得完整结构的同时还具有光滑无缺损的边缘，可有效提高最终获得的半导体结构的性能。

进一步的，虽然在本公开实施例提供的第一掩膜层11为经过两次刻蚀获得了最终向下转移的图案的情况，但在实际应用中，当第一掩膜层11需要经历更多次数量的刻蚀次数，例如3次、4次、5次、10次甚至更多次时，特别是多次刻蚀存在交叠区的情况时，均可参考本公开实施例提供的方法通过一次或多次第一介质层13的形成来获得具有良好性能的目标结构，以提高最终获得的半导体结构的性能。

可以理解的，如图17中的（1）图和（2）图、图18中的（1）图和（2）图所示，第一开口H1在目标层12中转移后形成了第一沟槽T1，第二开口H2在目标层12中转移后形成了第二沟槽T2，在形成目标结构16之后，制备方法还可以包括：

在第一沟槽T1和第二沟槽T2中填充隔离材料以形成隔离结构P，隔离结构P包括位于第一沟槽T1的第一隔离图形P1及位于第二沟槽T2的第二隔离图形P2。

在一些实施例中，如图17中的（2）图和图18中的（2）图所示，第一隔离图形P1沿第一方向延伸且沿第二方向间隔排布，第二隔离图形P2桥接相邻两个第一隔离图形P1；

其中，沿第二方向上，相邻两个第一隔离图形P1在第二隔离图形P2对应的桥接区域22的相背侧壁的间距，等于相邻两个第一隔离图形P1在非桥接区域23的相背侧壁的间距。

继续参考图17中的（2）图和图18中的（2）图所示，若将相邻两个第一隔离图形P1在第二隔离图形P2对应的桥接区域22的相背侧壁的间距记为L1，并将相邻两个第一隔离图形P1在非桥接区域23的相背侧壁的间距记为L2，则上述两间距之间的关系可以表示为L1=L2。

在该实施例中，上述桥接区域22为以第一掩膜层11经多次刻蚀后获得的图案为基础，所形成的第二隔离图形P2所在的区域。可以理解的，若是在没有任何保护的情况下，直接对第一掩膜层11进行多次刻蚀时，很容易对多次刻蚀存在重叠区（例如，桥接区域22）的位置上产生损伤，从而在多次转移直至形成第二隔离图形P2后位于该区域的两种隔离图形产生侧壁凸出、边缘不平滑、结构不完整的情况。而在本公开实施例中，通过在第一掩膜层11上设置第一介质层13的做法，可有效避免上述不良情况的发生，有利于保护最终形成的目标结构16、第一隔离图形P1及第二隔离图形P2均获得良好的形貌，从而有助于最终获得的半导体结构性能的提升。

需要说明的是，在图15、图16及图17中的（1）图和（2）图所示的半导体结构中，位于衬底10和目标层12之间的结构示出的为晶体管结构T，但这些附图仅仅是本公开实施例提供的半导体结构中一种可能的实施例方式的举例，并非为本公开实施例实际应用场景的唯一限定。事实上，位于衬底10和目标层12之间的结构还可以为其他功能结构（包括但不限于电容、电阻、导电结构或其他结构等）的情况，甚至是在局部区域不包含功能结构的情况，在此不一一列举，操作者可根据实际情况进行灵活选择，在此不做具体限定。

本公开实施例还提供了一种半导体结构，如图12中的（2）图所示，半导体结构包括：

衬底10；

目标层12，目标层12位于衬底10上方；

位于目标层12上的第一掩膜层11，第一掩膜层11中设置有第一开口H1和初始第二开口H2a，至少部分初始第二开口H2a在衬底10上的正投影与第一开口H1在衬底10上的正投影存在重叠区；

第一介质层13，第一介质层13覆盖第一开口H1的侧壁和底部。

在该实施例中，第一开口H1侧壁及底部区域中存在第一介质层13的做法，有利于在形成第一开口H1之后获得初始第二开口H2a的过程中，刻蚀液或刻蚀气体不会对位于第一开口H1侧壁的第一掩膜层11及位于第一开口H1底部的其他材料层，例如第二掩膜层14产生腐蚀或损伤，可为后续形成在目标层12中的目标结构16(包括但不限于图16中的（2）图所示的结构)保持边缘光滑、结构完整的状态提供有利条件。

另外，在该实施例中，由于第一介质层13的存在可对被第一开口H1暴露出来的第一掩膜层11及位于第一掩膜层11下方的第二掩膜层14产生良好的保护作用，使得在设计后续将要形成的初始第二开口H2a时，设计者在思维层面上可以挣脱因两开口之间存在交叠而导致损伤产生的顾虑，从而实现初始第二开口H2a在设计尺寸、公差范围或其他数值方面的考量可以具有更大的裕度或具有更宽的选择范围。因此，第一介质层13的存在有利于打开目标结构图案设计及位于其上方的各掩膜层中图案设计时的窗口，而这些窗口的打开则有利于提高实际获得的半导体结构的良率和可靠性。

在一些实施例中，第一开口H1沿第一方向延伸，初始第二开口H2a沿第二方向延伸，第一方向垂直于第二方向，初始第二开口H2a沿第二方向的宽度与第一开口H1沿第二方向的宽度的比值大于3。

在该实施例中，初始第二开口H2a沿第二方向的宽度与第一开口H1沿第二方向的宽度的比值大于3的做法，有利于在实际操作中，当继续以第一开口H1和初始第二开口H2a包含的图案为基础，在目标层12中获得最终的目标结构16（如图17和图18中的（2）图所示）时，位于两个第一开口H1之间的目标结构16（即在非桥接区域23中的目标结构16）可以具有较大的宽度，从而可降低第二方向上的应力对目标结构16的影响。可以理解的，应力的降低可有效减少目标结构16产生变形或坍塌的风险，有利于提高半导体结构的稳定性和可靠性。

除上述结构外，在本公开另一实施例中，还提供了另一种半导体结构，如图17和图18中的（2）图所示，半导体结构包括：

衬底10；

位于衬底10上的目标结构16，目标结构16之间设置有第一凹槽T1和第二凹槽T2；

位于衬底10上的隔离结构P，隔离结构P包括位于第一凹槽T1的第一隔离图形P1及位于第二凹槽T2的第二隔离图形P2，第一隔离图形P1沿第一方向延伸且沿第二方向间隔排布，第二隔离图形P2桥接相邻两个第一隔离图形P1；

其中，沿第二方向上，相邻两个第一隔离图形P1在第二隔离图形P2对应的桥接区域22的相背侧壁的间距，等于相邻两个第一隔离图形P1在非桥接区域23的相背侧壁的间距。

继续参考图17中的（2）图和图18中的（2）图所示，若将相邻两个第一隔离图形P1在第二隔离图形P2对应的桥接区域22的相背侧壁的间距记为L1，并将相邻两个第一隔离图形P1在非桥接区域23的相背侧壁的间距记为L2，则上述两间距之间的关系可以表示为L1=L2。

在实际操作中，在形成第二隔离图形P2时，可通过在目标结构16上方设置掩膜层（例如图11的（2）图中的第一掩膜层11），然后对掩膜层（例如图11的（2）图中的第一掩膜层11）进行多次刻蚀后形成的图案经过向下转移的方式来获得目标结构16。上述过程中，在多次刻蚀存在重叠区的位置会落入例如图18中的（2）图所示的桥接区域22在衬底10上的投影限定的范围内。可以理解的，若是在没有任何保护的情况下，直接对目标结构16上方设置掩膜层（例如图11的（2）图中的第一掩膜层11）进行多次刻蚀时，很容易对多次刻蚀存在重叠区（例如，图18的（2）图中的桥接区域22）的位置上产生损伤，使得最终在该位置处获得的两种隔离图形产生侧壁凸出、边缘不平滑、结构不完整的情况。

而在本公开实施例中，通过在第一掩膜层11上设置第一介质层13的做法，可有效避免上述不良情况的发生，有利于保护最终形成的目标结构16、第一隔离图形P1及第二隔离图形P2均获得良好的形貌，从而有助于最终获得的半导体结构性能的提升。

在上述任一实施例中，第一介质层13的厚度范围在1nm至4nm之间（包括端点值）。可选的，第一介质层13的厚度范围可以为1.5nm、2nm、2.5nm、3nm、3.5nm、3.8nm等。

但不限于此，在一些其他实施例中，第一介质层13的厚度范围还可以为其他合适的数值，具体可根据实际情况进行确定，在此不做具体限定。

可选的，目标层的材料可以与导电结构的材料相同。但不限于此，目标层的材料也可以不同于导电结构所包含的材料。在一些具体的实施例中，目标层的材料可以包括钨。本公开实施例中是以目标层的材料包含导电材料的情况为例来对本公开实施例提供的半导体结构来进行说明。

需要说明的是，目标层12的材料包括导电材料的情况仅为本公开实施例提供的制备方法的一种可能的实施方式的举例，并非为本公开应用场景的唯一限定。在实际操作中，目标层12的材料还可以为其他类型的材料，当位于目标层12上的掩膜层中掩膜图案的获得需要经过多次刻蚀工艺，且该过程中掩膜层及其周围的材料容易受到损伤的情况时，均可采用本公开实施例提供的方法对这些材料进行有效的保护，以提高最终获得的目标结构及包含该目标结构的半导体结构的性能。

在一些实施例中，第一介质层13的材料包括但不限于氮化物材料，可选的，第一介质层13的材料可以包括氮化硅。但不限于此，在一些其他的实施例中，第一介质层13的材料还可以为其他可能的组成，只要能在后续工艺过程中对被第一开口H1暴露出来的第一掩膜层11及位于第一掩膜层11下方的材料层产生保护作用的材料都可用来作为第一介质层13的材料。在实际操作中，可根据需求和具体情况来进行灵活选择，在此不做具体限制。

在实际操作中，第一介质层13的形成可以使用一种或多种薄膜沉积工艺形成；具体地，薄膜沉积工艺包括但不限于化学气相沉积（CVD）工艺、等离子体增强化学气相沉积（PECVD）工艺、原子层沉积（ALD）工艺或其组合。

在一些其他实施例中，如图13和图14所示，位于初始第二开口H2a中的第一介质层13还可以包含被去除的情况，此时形成的开口结构可以称之为第二开口H2。

可以理解的，本公开实施例提供的半导体结构，还可以包括采用上述任一实施例中提供的制备方法所获得的结构。因此，除上述情况外，本公开实施例提供的半导体结构在不同位置处获得的第一开口H1和第二开口H2之间的相对位置关系还可以为其他情况。

例如，在一些实施例中，如图13和图14中的（1）图所示，第一开口H1和第二开口H2具有相同的延伸方向。这里，第一开口H1和第二开口H2可以均沿第一方向延伸，第一方向为平行于衬底10平面的方向。

这里，虽然在本公开实施例提供的半导体结构中，第一掩膜层11为仅包括由两次刻蚀工艺最终获得两种开口的情况。但在实际应用中，当第一掩膜层11需要经历更多次数量的刻蚀次数，例如3次、4次、5次、10次甚至更多次来形成多种开口结构时，特别是多种开口结构之间存在交叠区的情况时，均可参考本公开实施例提供的设置第一介质层13的方式来获得具有边缘光滑、结构完整的图案结构，以提高最终获得的半导体结构的性能。

需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他包含类似结构或类似需求的半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (13)

1.一种半导体结构的制备方法，其特征在于，所述制备方法包括：

提供基底，所述基底包括第一掩膜层；

刻蚀所述第一掩膜层，以在所述第一掩膜层中形成多个第一开口；

形成第一介质层，所述第一介质层覆盖所述第一开口的侧壁及底部，并覆盖所述第一掩膜层的顶表面；

形成填充层，所述填充层至少填充所述第一开口并覆盖所述第一介质层的顶表面；

执行刻蚀工艺，在去除位于所述第一开口之间的部分所述填充层和部分所述第一介质层且保留下来的所述第一介质层仍覆盖所述第一开口的侧壁及底部之后，至少去除位于所述第一开口之间的部分所述第一掩膜层以及填充于所述第一开口中的部分所述填充层，以形成第二开口。

2.根据权利要求1所述的制备方法，其特征在于，提供基底，包括：

提供衬底，所述衬底至少包括核心区；

在所述衬底上形成晶体管结构，所述晶体管结构至少位于所述核心区；

形成导电结构及位于所述导电结构上的目标层，所述导电结构用于连接所述晶体管结构和所述目标层；

形成位于所述目标层上方的第一掩膜层。

3.根据权利要求2所述的制备方法，其特征在于，形成所述第二开口之后，还包括：

以所述第一掩膜层为掩膜刻蚀所述目标层。

4.根据权利要求2所述的制备方法，其特征在于，在形成所述目标层之后，形成所述第一掩膜层之前，所述制备方法还包括：

形成第二掩膜层，所述第二掩膜层覆盖所述目标层。

5.根据权利要求4所述的制备方法，其特征在于，在形成所述第二开口之后，所述制备方法，还包括：

以所述第一掩膜层为掩膜，刻蚀位于所述第二开口下方的所述第二掩膜层，以在所述第二掩膜层中形成第四开口。

6.根据权利要求2所述的制备方法，其特征在于，在形成所述第一掩膜层之后，刻蚀所述第一掩膜层之前，所述制备方法还包括：

在所述第一掩膜层上形成第一掩膜图案；

在所述第一掩膜层中形成所述第一开口，包括：

以所述第一掩膜图案为掩膜刻蚀所述第一掩膜层，以在所述第一掩膜层中形成第一开口；其中，部分所述第一开口在所述衬底上的正投影位于所述导电结构在所述衬底上的正投影的至少一侧。

7.根据权利要求1-6中任一项所述的制备方法，其特征在于，在形成所述填充层之后，执行所述刻蚀工艺之前，所述制备方法还包括：

在所述填充层上形成第二掩膜图案，所述第二掩膜图案暴露相邻两个第一开口之间的部分区域；

执行刻蚀工艺，包括：

以所述第二掩膜图案为掩膜刻蚀所述填充层，以形成第三开口，所述第三开口暴露出所述第一介质层；

去除被第三开口暴露出的所述第一介质层并去除所述第二掩膜图案；

在保留下来的所述第一介质层仍覆盖所述第一开口的侧壁及底部之后，所述制备方法还包括：

刻蚀位于所述第三开口下方的第一掩膜层以形成位于一个位置处的所述第二开口，所述第二开口位于相邻两个第一开口之间的部分区域。

8.根据权利要求7所述的制备方法，其特征在于，在形成所述第二开口之后，所述制备方法还包括：

去除所述填充层，并去除位于所述第一开口侧壁、底部及位于所述第一掩膜层顶表面的所述第一介质层。

9.根据权利要求2-6中任一项所述的制备方法，其特征在于，在形成所述填充层之后，执行所述刻蚀工艺之前，所述制备方法还包括：

在所述填充层上形成第二掩膜图案，所述第二掩膜图案暴露出至少部分所述第一开口所在的区域以及相邻两个第一开口之间的部分区域；

执行刻蚀工艺，包括：

以所述第二掩膜图案为掩膜刻蚀所述填充层，以形成第三开口，所述第三开口暴露出所述第一介质层，并暴露出位于所述第一开口的部分所述填充层；

去除被第三开口暴露出的部分所述第一介质层并去除所述第二掩膜图案；

执行刻蚀工艺，去除位于所述第三开口下方的所述填充层、第一掩膜层，以形成位于另一个位置处的初始第二开口；

去除保留的所述第一介质层以形成所述第二开口，所述第二开口在所述衬底上的正投影与所述第一开口在所述衬底上的正投影存在重叠区。

10.根据权利要求9所述的制备方法，其特征在于，执行刻蚀工艺，包括：

去除位于所述第一掩膜层顶表面暴露的所述第一介质层，保留位于所述第一开口的侧壁及底部的所述第一介质层；

去除暴露的所述第一掩膜层并去除位于所述第一开口中的所述填充层，以形成所述初始第二开口。

11.一种半导体结构，其特征在于，半导体结构采用权利要求1-10中任一项所述的方法制成；所述半导体结构包括：

衬底；

位于所述衬底上的目标结构，所述目标结构之间设置有第一沟槽和第二沟槽；

位于所述衬底上的隔离结构，所述隔离结构包括位于第一沟槽的第一隔离图形及位于第二沟槽的第二隔离图形，所述第一隔离图形沿第一方向延伸且沿第二方向间隔排布，所述第二隔离图形桥接相邻两个所述第一隔离图形；

其中，沿所述第二方向上，所述相邻两个所述第一隔离图形在所述第二隔离图形对应的桥接区域的相背侧壁的间距，等于所述相邻两个所述第一隔离图形在非桥接区域的相背侧壁的间距。

12.一种半导体结构，其特征在于，半导体结构采用权利要求1-10中任一项所述的方法制成；所述半导体结构包括：

衬底；

目标层，所述目标层位于所述衬底上方；

位于所述目标层上的第一掩膜层，所述第一掩膜层中设置有多个沿第一方向延伸的第一开口和沿第二方向延伸的初始第二开口，至少部分所述初始第二开口在所述衬底上的正投影与所述第一开口在所述衬底上的正投影存在重叠区；

第一介质层，所述第一介质层覆盖所述第一开口的侧壁和底部；

其中，沿所述第二方向上，相邻两个所述第一开口在所述初始第二开口对应的区域位置处的相背侧壁的间距，等于相邻两个所述第一开口在初始第二开口之外的区域位置处的相背侧壁的间距。

13.根据权利要求12所述的半导体结构，其特征在于，所述第一开口沿第一方向延伸，所述初始第二开口沿第二方向延伸，所述第一方向垂直于所述第二方向，所述初始第二开口沿所述第二方向的宽度与所述第一开口沿所述第二方向的宽度的比值大于3。

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