CN116096085A - 一种半导体结构的制备方法及半导体结构 - Google Patents

Abstract

本公开实施例提供了一种半导体结构的制备方法和半导体结构，其中，所述制备方法包括：提供衬底，衬底至少包括阵列区和外围区，且阵列区和外围区上均设置有有源区；在衬底上形成第一介质层；执行第一刻蚀工艺，去除部分第一介质层和部分衬底，以形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽；形成第一半导体层，第一半导体层覆盖部分第一凹槽；形成位于第一半导体层上的第二介质层，第二介质层填充第一凹槽且至少覆盖阵列区的表面；执行平坦化工艺，去除第二介质层及部分第一介质层和第一半导体层，以使保留下来的第一半导体层的表面与第一介质层的表面齐平。

Description

一种半导体结构的制备方法及半导体结构

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构的制备方法及半导体结构。

背景技术

随着技术的发展和进步，半导体器件不断朝着小型化、高集成度的方向发展。动态随机存储器(Dynamic Random Access Memory，DRAM)作为一种重要的半导体器件，其可用来作为电子装置运算时的数据存储或储存程序，以进行数据处理。然而，在动态随机存储器的实际应用过程中，常存在可靠性较低的问题。

发明内容

本公开实施例提供了一种半导体结构的制备方法，所述制备方法包括：

提供衬底，所述衬底至少包括阵列区和外围区，且所述阵列区和外围区上均设置有有源区；在所述衬底上形成第一介质层；

执行第一刻蚀工艺，去除部分所述第一介质层和部分所述衬底，以形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽；

形成第一半导体层，所述第一半导体层覆盖部分所述第一凹槽；

形成位于第一半导体层上的第二介质层，所述第二介质层填充所述第一凹槽且至少覆盖所述阵列区的表面；

执行平坦化工艺，去除所述第二介质层及部分所述第一介质层和所述第一半导体层，以使保留下来的所述第一半导体层的表面与所述第一介质层的表面齐平。

在一些实施例中，在所述衬底上形成第一介质层，包括：

形成第一子层，所述第一子层覆盖所述衬底的表面：

形成第二子层，所述第二子层覆盖所述第一子层的表面。

在一些实施例中，形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽，包括：

执行第一刻蚀工艺，去除部分所述第一介质层和部分所述衬底，以在所述阵列区中形成暴露出部分有源区的多个所述第一凹槽的同时，于所述外围区中形成多个暴露出部分有源区且相互连通的子凹槽，多个所述子凹槽构成所述第二凹槽。

在一些实施例中，在执行所述第一刻蚀工艺之后，形成所述第一半导体层之前，所述制备方法还包括：

形成绝缘材料层，所述绝缘材料层覆盖所述第一凹槽的侧壁和底部并覆盖所述第二凹槽及衬底的表面；

执行第二刻蚀工艺，去除所述绝缘材料层覆盖所述第一凹槽底部的部分，及去除所述绝缘材料层覆盖所述第二凹槽底表面和衬底表面的部分，保留在所述第一凹槽和第二凹槽侧壁表面的绝缘材料层构成绝缘层。

在一些实施例中，形成所述第一半导体层，包括：

形成第一半导体材料层，所述第一半导体材料层填充所述第一凹槽并覆盖所述第二凹槽及所述衬底的表面；

执行回蚀刻工艺，去除所述第一半导体材料层覆盖所述第二凹槽及所述衬底表面的部分，并去除位于第一凹槽内的部分所述第一半导体材料层以形成所述第一半导体层，其中，所述第一半导体层的上表面低于所述第一凹槽的上表面。

在一些实施例中，形成位于所述第一半导体层上的所述第二介质层，包括：

形成所述第二介质层，所述第二介质层填充所述第一凹槽未被所述第一半导体层覆盖的部分，且覆盖所述阵列区、所述第二凹槽及位于第二凹槽周围的所述外围区的表面。

在一些实施例中，执行所述平坦化工艺，包括：

执行平坦化工艺，去除位于所述阵列区表面及位于第二凹槽周围的外围区表面的所述第二介质层，并去除部分所述第一介质层和部分所述第一半导体层，以使保留下来的所述第一半导体层的表面与所述第一介质层的表面齐平。

在一些实施例中，所述平坦化工艺包括物理机械研磨工艺。

在一些实施例中，至少部分所述第一介质层的材料与所述第二介质层的材料相同。

在一些实施例中，在执行所述平坦化工艺之后，所述制备方法还包括：

形成第一掩膜层，所述第一掩膜层覆盖所述阵列区；

以所述第一掩膜层为掩膜，去除位于所述外围区的第一介质层及覆盖所述第二凹槽表面的绝缘层及第二介质层，以暴露出所述第二凹槽。

在一些实施例中，在暴露出所述第二凹槽之后，所述制备方法还包括：

形成位于所述外围区的第二掩膜层，所述第二掩膜层在所述衬底上的正投影暴露出所述第二凹槽；

对被所述第二凹槽暴露出来的所述有源区执行原位氧化工艺，以在所述第二凹槽的表面形成氧化层；

去除所述第一掩膜层和所述第二掩膜层。

在一些实施例中，在去除所述第一掩膜层和所述第二掩膜层之后，所述制备方法还包括：

形成第二半导体材料层，所述第二半导体材料层覆盖所述阵列区、所述氧化层及位于第二凹槽周围的所述外围区的表面；

将位于所述阵列区表面及位于第二凹槽周围的所述外围区表面的第二半导体材料层执行减薄工艺，保留下来的所述第二半导体材料层构成第二半导体层；其中，位于阵列区的第二半导体层具有齐平的表面；

形成导电材料层，所述导电材料层覆盖所述第二半导体层的表面。

在一些实施例中，在形成所述导电材料层之后，所述方法还包括：

执行第三刻蚀工艺，去除部分所述导电材料层及部分所述第二半导体层，以形成位于阵列区的位线结构及位于外围区的外围栅极结构。

本公开实施例还提供了一种半导体结构，所述半导体结构包括：

衬底，所述衬底至少包括阵列区和外围区，且所述阵列区和外围区上均设置有有源区；

位于所述阵列区且暴露出部分有源区的多个第一凹槽，以及位于所述外围区且暴露出部分有源区的至少一个第二凹槽；其中，所述第二凹槽包含多个子凹槽；

第一半导体层，所述第一半导体层填充所述第一凹槽；

第一介质层，所述第一介质层覆盖位于所述第一凹槽之间的所述衬底的表面且所述第一介质层的表面与所述第一半导体层的表面齐平。

在一些实施例中，所述半导体结构还包括绝缘层，所述绝缘层位于所述第一凹槽的侧壁，所述第一半导体层填充所述第一凹槽未被所述绝缘层覆盖的至少部分空腔。

本公开实施例所提供的半导体结构的制备方法及半导体结构，其中所述制备方法包括：提供衬底，所述衬底至少包括阵列区和外围区，且所述阵列区和外围区上均设置有有源区；在所述衬底上形成第一介质层；执行第一刻蚀工艺，去除部分所述第一介质层和部分所述衬底，以形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽；形成第一半导体层，所述第一半导体层覆盖部分所述第一凹槽；形成位于第一半导体层上的第二介质层，所述第二介质层填充所述第一凹槽且至少覆盖所述阵列区的表面；执行平坦化工艺，去除所述第二介质层及部分所述第一介质层和所述第一半导体层，以使保留下来的所述第一半导体层的表面与所述第一介质层的表面齐平。由于第一半导体层仅填充部分凹槽，使得第一半导体层和第一介质层的表面处于不平整的状态，通过形成位于第一半导体层上的第二介质层之后，可使阵列区的表面获得平整状态。接着，通过借助于平坦化工艺的执行，在将第二介质层、部分第一介质层和部分第一半导体层去除后，位于阵列区的表面便相应获得了平整的状态(即保留下来的所述第一半导体层的表面与所述第一介质层的表面齐平)，为后续工艺的执行提供了良好的条件。可以理解的，当后续在阵列区上继续形成其他结构如位线结构时，最终获得的位线结构也可以相应获得较好的表面平整度及结构均一性。因此，本公开实施例提供的制备方法可有效提高最终获得的半导体结构的稳定性和可靠性。另外，在外围区也形成凹槽的做法有利于后续形成在外围区的结构(例如，晶体管结构)也获得较好的性能。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的制备方法的流程框图；

图2至图17为本公开实施例提供的半导体结构在制备过程中的工艺流程图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在动态随机存储器(Dynamic Random Access Memory，DRAM)的结构中，位线插塞是一个重要的组成部分，其一端与位于衬底中的有源区连接，另一端与位线结构进行连接。在实际制备位线插塞的过程中，通常采用先在衬底中形成多个凹槽，然后在凹槽中填充接触材料层后执行刻蚀工艺的方式来获得位线插塞。但在实际操作中，常会遇到刻蚀气体分布不均匀或者刻蚀时间控制不当的问题，使得在实际工艺中，难以获得结构均一性良好的位线插塞，进一步的，后续形成在位线插塞上的其他结构的性能也会受到不良的影响。

基于此，提出了本公开实施例的以下技术方案：

本公开实施例提供了一种半导体结构的制备方法，如图1所示，制备方法包括了如下几个步骤：

步骤S101：提供衬底，衬底至少包括阵列区和外围区，且阵列区和外围区上均设置有有源区；在衬底上形成第一介质层；

步骤S102：执行第一刻蚀工艺，去除部分第一介质层和部分衬底，以形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽；

步骤S103：形成第一半导体层，第一半导体层覆盖部分第一凹槽；

步骤S104：形成位于第一半导体层上的第二介质层，第二介质层填充第一凹槽且至少覆盖阵列区的表面；

步骤S105：执行平坦化工艺，去除第二介质层及部分第一介质层和第一半导体层，以使保留下来的第一半导体层的表面与第一介质层的表面齐平。

由于第一半导体层仅填充部分凹槽，使得第一半导体层和第一介质层的表面处于不平整的状态，通过形成位于第一半导体层上的第二介质层之后，可使阵列区的表面获得平整状态。接着，通过借助于平坦化工艺的执行，在将第二介质层、部分第一介质层和部分第一半导体层去除后，位于阵列区的表面便相应获得了平整的状态(即保留下来的第一半导体层的表面与第一介质层的表面齐平)，为后续工艺的执行提供了良好的条件。可以理解的，当后续在阵列区上继续形成其他结构如位线结构时，最终获得的位线结构也可以相应获得较好的表面平整度及结构均一性。因此，本公开实施例提供的制备方法可有效提高最终获得的半导体结构的稳定性和可靠性。另外，在外围区也形成凹槽的做法有利于后续形成在外围区的结构(例如，晶体管结构)也获得较好的性能。

为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。

图2至图17为本公开实施例提供的半导体结构在制备过程中的工艺流程图。

下面结合附图对本公开实施例提供的半导体结构的制备方法再做进一步详细的说明。

首先，执行步骤S101，如图2和图3所示，提供衬底10，衬底10至少包括阵列区21和外围区22，且阵列区21和外围区22上均设置有有源区13；在衬底10上形成第一介质层11。

在一些实施例中，衬底10还包括隔离结构STI，隔离结构STI将衬底隔离出多个有源区13。

这里，衬底可以为半导体衬底；半导体衬底的材料具体包括单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、或III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、或II-VI化合物半导体材料、或有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底为硅衬底。

在一些实施例中，隔离结构STI的材料包括但不限于氧化物、氮化物及氮氧化物等中的至少一种或其组合。在一些具体的实施例中，隔离结构STI的材料可以为氧化硅、氮化硅、氧化硅组成的复合层。但不限于此，在实际工艺中，隔离结构STI还可以为其他材料，具体可根据实际情况灵活选择，在此不做特别限定。

继续参考图3所示，可以看出，在一些实施例中，在衬底10上形成第一介质层11，包括：

形成第一子层L1，第一子层L1覆盖衬底10的表面：

形成第二子层L2，第二子层L2覆盖第一子层L1的表面。

这里，第一子层的材料包括但不限于氧化物材料，第二子层的材料包括但不限于氮化物材料。在一些具体的实施例中，第一子层的材料包括但不限于氧化硅等，第二子层的材料包括但不限于氮化硅等。

在实际操作中，第一介质层的形成可以使用一种或多种薄膜沉积工艺形成；具体地，薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。

接着，执行步骤S102，如图4所示，执行第一刻蚀工艺，去除部分第一介质层11和部分衬底10，以形成位于阵列区21且暴露出部分有源区13的多个第一凹槽T1以及位于外围区22且暴露出部分有源区13的至少一个第二凹槽T2。

在一些实施例中，形成位于阵列区21且暴露出部分有源区13的多个第一凹槽T1以及位于外围区22且暴露出部分有源区13的至少一个第二凹槽T2，包括：

执行第一刻蚀工艺，去除部分第一介质层11和部分衬底10，以在阵列区21中形成暴露出部分有源区13的多个第一凹槽T1的同时，于外围区22中形成多个暴露出部分有源区13且相互连通的子凹槽131，多个子凹槽131构成第二凹槽T2。

可选的，第一刻蚀工艺可以包括但不限于干法刻蚀工艺或者湿法刻蚀工艺中的至少一种或其组合。在一些实施例中，第一刻蚀工艺可以采用干法刻蚀工艺来完成。

在一些实施例中，多个相互连通的子凹槽的底部可以呈波浪形连接状态。

在该实施例中，为在同一步骤中，同步获得第一凹槽和第二凹槽，可在刻蚀形成第一凹槽的同时，在外围区中，采用在邻近位置同步刻蚀多个子凹槽的操作，当第一凹槽形成时，位于外围区中的多个子凹槽即可实现相互连通，从而可以同步获得第二凹槽。

在一些实施例中，在平行于衬底表面的方向上，子凹槽的尺寸可以小于或等于第一凹槽的尺寸。但不限于此，在一些实施例中，子凹槽的尺寸也可以大于第一凹槽的尺寸，具体可根据实际情况灵活选择，在此不做具体限定。

在本公开实施例中，在外围区也形成有沟槽的方式可有效提高后续形成在外围区的结构(如晶体管结构)的性能。可以理解的，与传统结构中，设置在外围区的晶体管为平面型晶体管的结构相比，底部设置有凹槽结构的晶体管结构的沟道长度可有效增加，从而可防止短沟道效应的出现，显著的提高了晶体管结构的性能。另外，由于在外围区中晶体管结构的底部设置凹槽的方式可显著增加沟道长度，使得随形覆盖在沟道上方的栅极结构的尺寸也可随之增加，因此，与平面型晶体管结构相比，当占用衬底的尺寸大小相同时，底部设置有凹槽结构的晶体管结构可以具有更大的沟道长度和栅极长度，从而可以获得更佳的性能(例如导通电阻小、阈值电压低等，同时还可降低漏电流)。

同时，当半导体结构需要进一步提高集成度时，底部设置有凹槽结构的晶体管结构即使在一定程度上减小了对衬底尺寸的占用，也不会影响其性能的正常发挥，从而有利于半导体结构朝着提高集成度的方向发展，同时还可做到对性能的兼顾。

进一步的，在本公开实施例中，第二凹槽还包含多个子凹槽的设置，在一方面，克服了第一凹槽和第二凹槽由于尺寸相差太大不能同时形成的缺点；另一方面，与第二凹槽未包含多个子凹槽的设置相比，第二凹槽还包含多个子凹槽(多个相互连通的子凹槽的底部可以呈波浪形连接状态)的设置还有利于进一步增加了第二凹槽位于底部位置的表面的面积，从而在后续获得的结构中，无论是在沟道长度还是栅极长度方面都可以有更大幅度的提升，进一步的提升了晶体管结构的性能。

此外，多个子凹槽的设置也进一步的符合半导体结构朝着提高集成度的方向发展，同时，也做到了对性能的兼顾。

需要说明的是，在本公开实施例的附图中，仅示意性示出了第二凹槽包含两个子凹槽的情况，在实际操作中，子凹槽的数量并不局限于附图所示的数量。可选的，在一些实施例中，子凹槽的数量还可以为3个、4个、5个、8个、10个、几十个甚至更多个等。具体的可根据实际情况选择子凹槽的数量，在此不做具体限制。

接下来，执行步骤S103，如图7和图8所示，形成第一半导体层141，第一半导体层141覆盖部分第一凹槽T1。

可以理解的，在一些实施例中，如图5和图6所示，在执行第一刻蚀工艺之后，形成第一半导体层141之前，制备方法还包括：

形成绝缘材料层17a，绝缘材料层17a覆盖第一凹槽T1的侧壁和底部并覆盖第二凹槽T2及衬底10的表面；

执行第二刻蚀工艺，去除绝缘材料层17a覆盖第一凹槽T1底部的部分，及去除绝缘材料层17a覆盖第二凹槽T2底表面和衬底10表面的部分，保留在第一凹槽T1和第二凹槽T2侧壁表面的绝缘材料层17a构成绝缘层17。

这里，绝缘层的材料包括但不限于氮化物，例如氮化硅等。

可以理解的，由于在多个第一凹槽之间也设置有源区，后续形成的位线结构除了包括通过位线插塞与有源区直接连接的部分外，还会包括位于第一凹槽之间的有源区上方但不与其直接进行连接的部分。当第一凹槽的侧壁上覆盖有绝缘层时，在位于第一凹槽之间的区域内，位线结构和位于其下方但不与其直接进行接触的有源区之间可以产生较好的电隔离效果，防止短路现象的发生。同时，当第一凹槽的侧壁上覆盖有绝缘层时，还可有效提高位于第一凹槽附近的有源区之间的电隔离效果。因此，本公开实施例提供的半导体结构可以具有较高的可靠性。

可选的，在一些实施例中，绝缘层17的厚度范围在1nm至4nm之间(包括端点值)，例如1nm、1.5nm、2nm、2.5nm、3nm、3.5nm等。

继续参考图7和图8所示，可以看出，在一些实施例中，形成第一半导体层141，包括：

形成第一半导体材料层141a，第一半导体材料层141a填充第一凹槽T1并覆盖第二凹槽T2及衬底10的表面；

执行回蚀刻工艺，去除第一半导体材料层141a覆盖第二凹槽T2及衬底10表面的部分，并去除位于第一凹槽T1内的部分第一半导体材料层141a以形成第一半导体层141，其中，第一半导体层141的上表面低于第一凹槽T1的上表面。

这里，第一半导体层的材料包括但不限于导电材料。在一些实施例中，第一半导体层的材料可以为多晶硅。

在实际操作中，可选的，回蚀刻工艺的执行可以采用干法刻蚀工艺来实现。但不限于此，在一些其他的实施例中，回蚀刻工艺也可以采用其他常规技术来实现，在此不做具体限定。

然后，执行步骤S104，如图9所示，形成位于第一半导体层141上的第二介质层12，第二介质层12填充第一凹槽T1且至少覆盖阵列区21的表面。

可选的，至少部分第一介质层11的材料与第二介质层12的材料可以相同。

这里，第二介质层的材料可以与第二子层的材料相同。可选的，在一些实施例中，第二介质层的材料包括但不限于氮化硅等。

在该实施例中，由于在上一步骤中，第一半导体层仅填充部分凹槽，使得第一半导体层和第一介质层的表面处于不平整的状态，通过形成位于第一半导体层上的第二介质层之后，可使阵列区的表面获得一个平整状态，从而为执行平坦化工艺的步骤后阵列区获得平整的表面提供了有利条件。

在实际操作中，第二介质层除覆盖阵列区的表面外，还可以覆盖外围区的表面。例如：

在一些实施例中，如图9所示，形成位于第一半导体层141上的第二介质层12，包括：

形成第二介质层12，第二介质层12填充第一凹槽T1未被第一半导体层141覆盖的部分，且覆盖阵列区21、第二凹槽T2及位于第二凹槽T2周围的外围区22的表面。

可以理解的，第二介质层还覆盖外围区表面的设置可以有效减小阵列区和外围区的表面之间的高度差，为后续平坦化工艺的执行提供了良好的条件。

最后，执行步骤S105，如图10所示，执行平坦化工艺，去除第二介质层12及部分第一介质层11和第一半导体层141，以使保留下来的第一半导体层141的表面与第一介质层11的表面齐平。

在一些实施例中，执行平坦化工艺，包括：

执行平坦化工艺，去除位于阵列区21表面及位于第二凹槽T2周围的外围区22表面的第二介质层12，并去除部分第一介质层11和部分第一半导体层141，以使保留下来的第一半导体层141的表面与第一介质层11的表面齐平。

这里，在实际操作中，第一半导体层的表面可以与第二子层的表面齐平。

可以理解的，执行平坦化工艺步骤之后，保留下来的第一半导体层可作为半导体结构的位线插塞使用，此时，由于作为位线插塞功能的第一半导体层和位于其周围的第一介质层具有齐平的表面，可使得后续将要形成在阵列区上的位线材料层也相应获得平整的表面，有利于提高后续由位线材料层刻蚀形成的位线结构之间的平整度和均一性，进而使半导体结构也可获得较高的稳定性和可靠性。

在一些实施例中，平坦化工艺包括物理机械研磨工艺。

这里，由于平坦化工艺采用的是物理机械研磨工艺，较少涉及到各材料之间的研磨选择比问题，有利于最终获得的第一半导体层和第一介质层之间获得较佳的平整状态。

可以理解的，在完成上述步骤的操作之后，还可以执行一些其他操作以获得更多的结构。例如：

在一些实施例中，如图11所示，在执行平坦化工艺之后，制备方法还包括：

形成第一掩膜层M1，第一掩膜层M1覆盖阵列区21；

以第一掩膜层M1为掩膜，去除位于外围区22的第一介质层11及覆盖第二凹槽T2表面的绝缘层17及第二介质层12，以暴露出第二凹槽T2。

在一些实施例中，如图12、图13和图14所示，在暴露出第二凹槽T2之后，制备方法还包括：

形成位于外围区22的第二掩膜层M2，第二掩膜层M2在衬底10上的正投影暴露出第二凹槽T2；

对被第二凹槽T2暴露出来的有源区13执行原位氧化工艺，以在第二凹槽T2的表面形成氧化层16；

去除第一掩膜层M1和第二掩膜层M2。

在实际操作中，第一掩膜层和第二掩膜层的材料可以包括但不限于光刻胶等。

可选的，氧化层16的形成除了采用原位氧化工艺之外，还可以采用材料沉积的方式来形成，具体可根据实际情况来灵活选择，在此不做具体限定。

在一些实施例中，如图14、图15和图16所示，在去除第一掩膜层M1和第二掩膜层M2之后，制备方法还包括：

形成第二半导体材料层142a，第二半导体材料层142a覆盖阵列区21、氧化层16及位于第二凹槽T2周围的外围区22的表面；

将位于阵列区21表面及位于第二凹槽T2周围的外围区22表面的第二半导体材料层142a执行减薄工艺，保留下来的第二半导体材料层142a构成第二半导体层142；其中，位于阵列区21的第二半导体层142具有齐平的表面；

形成导电材料层15，导电材料层15覆盖第二半导体层142的表面。

这里，第二半导体材料层的材料可以与第一半导体层的材料相同，也可以不同，在此不做具体限制。可选的，在一些实施例中，第二半导体材料层的材料可以包括但不限于多晶硅等。构成导电材料层的材料可以包括但不限于金属材料，例如钨等。

可选的，继续参考图15所示，可以看出，在一些实施例中，在形成导电材料层15之前，制备方法还可以包括：

形成阻挡层18，阻挡层18覆盖第二半导体层142的表面。

这里，阻挡层可作为防扩散阻挡层使用，以防止导电材料层所包含的金属材料向下扩散，从而提高最终获得的半导体结构的可靠性。

继续参考图16，可以看出，在一些实施例中，在形成导电材料层15之后，制备方法还可以包括：

形成盖帽材料层19a，盖帽材料层19a覆盖导电材料层15的表面。

这里，形成盖帽材料层的材料包括绝缘材料，例如氮化物材料等，可选的，在一些具体的实施例中，盖帽材料层可以为氮化硅。但不限于此，实际应用中，盖帽材料层还可以为其他材料，具体可根据实际情况进行确定，在此不做具体限制。

可以理解的，由于位于阵列区的第一半导体层和第一介质层的表面齐平，使得后续形成在阵列区上方的第二半导体层也可以获得具有较高平整度的表面，为后续形成的位线结构具有较高的表面平整度和较好的结构一致性提供了有利条件，有助于最终获得的半导体结构具有较高的稳定性和可靠性。

可以理解的，在一些实施例中，如图17所示，在形成导电材料层15之后，方法还包括：

执行第三刻蚀工艺，去除部分导电材料层15及部分第二半导体层142，以形成位于阵列区21的位线结构BL及位于外围区22的外围栅极结构PG。

继续参考图17，可选的，在一些实施例中，在形成位线结构BL和外围栅极结构PG之前，方法还包括：

执行第四刻蚀工艺，去除部分盖帽材料层19a，以分别形成位于位线结构BL上方的盖帽层19及位于外围栅极结构PG上方的盖帽层19。

在该实施例中，在位线结构和外围栅极结构上方形成有盖帽层的做法有助于保护位线结构及外围栅极结构在后续的工艺过程不受到污染或损伤，从而有利于最终形成的半导体结构性能的提高。

可选的，在形成外围栅极结构之后，还可以通过掺杂等工艺操作，在外围栅极的两侧继续形成源/漏区等结构，以最终获得位于外围区的晶体管结构。

在该实施例中，由于前述的原因，所获得的位线结构也相应获得了较高的表面平整度及较好的结构一致性，当后续还包含其他操作步骤来获得其他结构时，良好的位线结构为后续操作步骤的执行提供了有利条件，有助于最终获得的半导体结构具有较好的稳定性和可靠性。

另外，由于在外围栅极结构的下方形成有凹槽结构，使得位于外围区的晶体管结构的性能可以得到有效的提升。甚至在一些需要提高集成度的实施例中，即使在一定程度上减少上述晶体管结构对衬底尺寸的占用，也不会影响晶体管结构正常性能的发挥。因此，本公开实施例提供的位于外围区的晶体管结构除了常规应用外，还可应用于对集成度需求较高的半导体结构中。

可以理解的，在一些其他的实施例中，在形成导电材料层之后，执行第三刻蚀工艺的步骤操作时，除上述操作外，还可将图17中位于第一凹槽侧壁的绝缘层及位于多条位线结构之间的衬底表面的第二子层一并去除，此时，所获得的半导体结构也可以具有较好的稳定性和可靠性，且还可获得有较小的重量。

本公开实施例还提供了一种半导体结构，如图17所示，半导体结构包括：

衬底10，衬底10至少包括阵列区21和外围区22，且阵列区21和外围区22上均设置有有源区13；

位于阵列区21且暴露出部分有源区13的多个第一凹槽T1，以及位于外围区22且暴露出部分有源区13的至少一个第二凹槽T2；其中，第二凹槽T2包含多个子凹槽131；

第一半导体层141，第一半导体层141填充第一凹槽T1；

第一介质层11，第一介质层11覆盖位于第一凹槽T1之间的衬底10的表面且第一介质层11的表面与第一半导体层141的表面齐平。

在一些实施例中，第一凹槽和第二凹槽可以在同一工艺步骤中获得。可以理解的，为在同一步骤中，同步获得第一凹槽和第二凹槽，可在刻蚀形成第一凹槽的同时，在外围区中，采用在邻近位置同步刻蚀多个子凹槽的操作，当第一凹槽形成时，位于外围区中的多个子凹槽即可实现相互连通，从而可以同步获得第二凹槽。

在一些实施例中，在平行于衬底表面的方向上，子凹槽的尺寸可以小于或等于第一凹槽的尺寸。但不限于此，在一些实施例中，子凹槽的尺寸也可以大于第一凹槽的尺寸，具体可根据实际情况灵活选择，在此不做具体限定。

在一些实施例中，多个相互连通的子凹槽的底部可以呈波浪形连接状态。

在本公开实施例中，在外围区也形成有沟槽的方式可有效提高后续形成在外围区的结构(如晶体管结构)的性能。可以理解的，与传统结构中，设置在外围区的晶体管为平面型晶体管的结构相比，底部设置有凹槽结构的晶体管结构的沟道长度可有效增加，从而可防止短沟道效应的出现，显著的提高了晶体管结构的性能。另外，由于在外围区中晶体管结构的底部设置凹槽的方式可显著增加沟道长度，使得随形覆盖在沟道上方的栅极结构的尺寸也可随之增加，因此，与平面型晶体管结构相比，当占用衬底的尺寸大小相同时，底部设置有凹槽结构的晶体管结构可以具有更大的沟道长度和栅极长度，从而可以获得更佳的性能。

同时，当半导体结构需要进一步提高集成度时，底部设置有凹槽结构的晶体管结构即使在一定程度上减小了对衬底尺寸的占用，也不会影响其性能的正常发挥，从而有利于半导体结构朝着提高集成度的方向发展，同时还可做到对性能的兼顾。

进一步的，在本公开实施例中，第二凹槽还包含多个子凹槽的设置，在一方面，克服了第一凹槽和第二凹槽由于尺寸相差太大不能同时形成的缺点；另一方面，与第二凹槽未包含多个子凹槽的设置相比，第二凹槽还包含多个子凹槽(多个相互连通的子凹槽的底部可以呈波浪形连接状态)的设置还有利于进一步增加了第二凹槽位于底部位置的表面的面积，从而在后续获得的结构中，无论是在沟道长度还是栅极长度方面都可以有更大幅度的提升，进一步的提升了晶体管结构的性能。

此外，多个子凹槽的设置也进一步的符合半导体结构朝着提高集成度的方向发展，同时，也做到了对性能的兼顾。

需要说明的是，在本公开实施例的附图中，仅示意性示出了第二凹槽包含两个子凹槽的情况，在实际操作中，子凹槽的数量并不局限于附图所示的数量。可选的，在一些实施例中，子凹槽的数量还可以为3个、4个、5个、8个、10个、几十个甚至更多个等。具体的可根据实际情况选择子凹槽的数量，在此不做具体限制。

继续参考图17所示，可以看出，在一些实施例中，半导体结构还包括绝缘层17，绝缘层17位于第一凹槽T1的侧壁，第一半导体层141填充第一凹槽T1未被绝缘层17覆盖的至少部分空腔。

这里，绝缘层的材料包括但不限于氮化物，例如氮化硅等。

在实际工艺中，第一半导体层可作为半导体结构的位线插塞使用，且在位线插塞上方还会设置有位线结构，位线结构可以沿平行于衬底平面的第一方向延伸。

可以理解的，由于在多个第一凹槽之间也设置有源区，而位线结构除了包括通过位线插塞与有源区直接连接的部分外，还会包括位于第一凹槽之间的有源区上方但不与其直接进行连接的部分。当第一凹槽的侧壁上覆盖有绝缘层时，在位于第一凹槽之间的区域内，位线结构和位于其下方但不与其直接进行接触的有源区之间可以产生较好的电隔离效果，防止短路现象的发生。同时，当第一凹槽的侧壁上覆盖有绝缘层时，还可有效提高位于第一凹槽附近的有源区之间的电隔离效果。因此，本公开实施例提供的半导体结构可以具有较高的可靠性。

可选的，在一些实施例中，绝缘层17的厚度范围在1nm至4nm之间(包括端点值)，例如1nm、1.5nm、2nm、2.5nm、3nm、3.5nm等。

但不限于此，可以理解的，在一些其他的实施例中，半导体结构也可以不设置图17中示出的位于第一凹槽侧壁的绝缘层及位于多条位线结构之间的衬底表面的第二子层，此时，半导体结构也可以具有较好的稳定性和可靠性，且还可获得有较小的重量。

可以理解的，半导体结构可采用上述任一实施例中涉及到的制备方法来获得。

需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，所述制备方法包括：

提供衬底，所述衬底至少包括阵列区和外围区，且所述阵列区和外围区上均设置有有源区；在所述衬底上形成第一介质层；

执行第一刻蚀工艺，去除部分所述第一介质层和部分所述衬底，以形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽；

形成第一半导体层，所述第一半导体层覆盖部分所述第一凹槽；

形成位于第一半导体层上的第二介质层，所述第二介质层填充所述第一凹槽且至少覆盖所述阵列区的表面；

执行平坦化工艺，去除所述第二介质层及部分所述第一介质层和所述第一半导体层，以使保留下来的所述第一半导体层的表面与所述第一介质层的表面齐平。

2.根据权利要求1所述的制备方法，其特征在于，在所述衬底上形成第一介质层，包括：

形成第一子层，所述第一子层覆盖所述衬底的表面：

形成第二子层，所述第二子层覆盖所述第一子层的表面。

3.根据权利要求1所述的制备方法，其特征在于，形成位于阵列区且暴露出部分有源区的多个第一凹槽以及位于外围区且暴露出部分有源区的至少一个第二凹槽，包括：

执行第一刻蚀工艺，去除部分所述第一介质层和部分所述衬底，以在所述阵列区中形成暴露出部分有源区的多个所述第一凹槽的同时，于所述外围区中形成多个暴露出部分有源区且相互连通的子凹槽，多个所述子凹槽构成所述第二凹槽。

4.根据权利要求1所述的制备方法，其特征在于，在执行所述第一刻蚀工艺之后，形成所述第一半导体层之前，所述制备方法还包括：

形成绝缘材料层，所述绝缘材料层覆盖所述第一凹槽的侧壁和底部并覆盖所述第二凹槽及衬底的表面；

执行第二刻蚀工艺，去除所述绝缘材料层覆盖所述第一凹槽底部的部分，及去除所述绝缘材料层覆盖所述第二凹槽底表面和衬底表面的部分，保留在所述第一凹槽和第二凹槽侧壁表面的绝缘材料层构成绝缘层。

5.根据权利要求1所述的制备方法，其特征在于，形成所述第一半导体层，包括：

形成第一半导体材料层，所述第一半导体材料层填充所述第一凹槽并覆盖所述第二凹槽及所述衬底的表面；

执行回蚀刻工艺，去除所述第一半导体材料层覆盖所述第二凹槽及所述衬底表面的部分，并去除位于第一凹槽内的部分所述第一半导体材料层以形成所述第一半导体层，其中，所述第一半导体层的上表面低于所述第一凹槽的上表面。

6.根据权利要求1-5中任一项所述的制备方法，其特征在于，形成位于所述第一半导体层上的所述第二介质层，包括：

形成所述第二介质层，所述第二介质层填充所述第一凹槽未被所述第一半导体层覆盖的部分，且覆盖所述阵列区、所述第二凹槽及位于第二凹槽周围的所述外围区的表面。

7.根据权利要求6所述的制备方法，其特征在于，执行所述平坦化工艺，包括：

执行平坦化工艺，去除位于所述阵列区表面及位于第二凹槽周围的外围区表面的所述第二介质层，并去除部分所述第一介质层和部分所述第一半导体层，以使保留下来的所述第一半导体层的表面与所述第一介质层的表面齐平。

8.根据权利要求1或7所述的制备方法，其特征在于，所述平坦化工艺包括物理机械研磨工艺。

9.根据权利要求7所述的制备方法，其特征在于，至少部分所述第一介质层的材料与所述第二介质层的材料相同。

10.根据权利要求9所述的制备方法，其特征在于，在执行所述平坦化工艺之后，所述制备方法还包括：

形成第一掩膜层，所述第一掩膜层覆盖所述阵列区；

以所述第一掩膜层为掩膜，去除位于所述外围区的第一介质层及覆盖所述第二凹槽表面的绝缘层及第二介质层，以暴露出所述第二凹槽。

11.根据权利要求10所述的制备方法，其特征在于，在暴露出所述第二凹槽之后，所述制备方法还包括：

形成位于所述外围区的第二掩膜层，所述第二掩膜层在所述衬底上的正投影暴露出所述第二凹槽；

对被所述第二凹槽暴露出来的所述有源区执行原位氧化工艺，以在所述第二凹槽的表面形成氧化层；

去除所述第一掩膜层和所述第二掩膜层。

12.根据权利要求11所述的制备方法，其特征在于，在去除所述第一掩膜层和所述第二掩膜层之后，所述制备方法还包括：

形成第二半导体材料层，所述第二半导体材料层覆盖所述阵列区、所述氧化层及位于第二凹槽周围的所述外围区的表面；

将位于所述阵列区表面及位于第二凹槽周围的所述外围区表面的第二半导体材料层执行减薄工艺，保留下来的所述第二半导体材料层构成第二半导体层；其中，位于阵列区的第二半导体层具有齐平的表面；

形成导电材料层，所述导电材料层覆盖所述第二半导体层的表面。

13.根据权利要求12所述的制备方法，其特征在于，在形成所述导电材料层之后，所述方法还包括：

执行第三刻蚀工艺，去除部分所述导电材料层及部分所述第二半导体层，以形成位于阵列区的位线结构及位于外围区的外围栅极结构。

14.一种半导体结构，其特征在于，所述半导体结构包括：

衬底，所述衬底至少包括阵列区和外围区，且所述阵列区和外围区上均设置有有源区；位于所述阵列区且暴露出部分有源区的多个第一凹槽，以及位于所述外围区且暴露出部分有源区的至少一个第二凹槽；其中，所述第二凹槽包含多个子凹槽；

第一半导体层，所述第一半导体层填充所述第一凹槽；

第一介质层，所述第一介质层覆盖位于所述第一凹槽之间的所述衬底的表面且所述第一介质层的表面与所述第一半导体层的表面齐平。

15.根据权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括绝缘层，所述绝缘层位于所述第一凹槽的侧壁，所述第一半导体层填充所述第一凹槽未被所述绝缘层覆盖的至少部分空腔。

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